CN116548078A - 半导体设备及其制造方法 - Google Patents

半导体设备及其制造方法 Download PDF

Info

Publication number
CN116548078A
CN116548078A CN202180006971.5A CN202180006971A CN116548078A CN 116548078 A CN116548078 A CN 116548078A CN 202180006971 A CN202180006971 A CN 202180006971A CN 116548078 A CN116548078 A CN 116548078A
Authority
CN
China
Prior art keywords
channel
layer
stack
landing pad
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180006971.5A
Other languages
English (en)
Inventor
颜丙杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN116548078A publication Critical patent/CN116548078A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开内容的方面提供了一种存储器系统、半导体设备以及用于半导体设备的制造方法。半导体设备包括具有栅极层和绝缘层的存储器堆叠体，并且栅极层和绝缘层交替堆叠。半导体设备还包括形成在存储器堆叠体中的第一沟道孔中的第一沟道结构。第一沟道结构包括与第一沟道结构的沟道层连接的沟道插塞。半导体设备还包括隔离堆叠体，隔离堆叠体包括着陆衬垫层和隔离层。着陆衬垫层的第一部分铺设在沟道插塞上。半导体设备包括形成在隔离堆叠体中的第一触点结构。第一触点结构经由着陆衬垫层的第一部分中的开口连接到沟道插塞。

Description

半导体设备及其制造方法
技术领域
本申请描述了总体上涉及存储器系统、半导体设备以及用于半导体设备的制造工艺的实施例。
背景技术
半导体制造商开发了垂直设备技术，例如三维(3D)NAND闪存存储器技术等，以实现更高的晶体管密度而不需要更小的晶体管。在一些示例中，3D NAND存储器设备包括垂直存储器单元串的阵列。每个垂直存储器单元串包括串联连接的多个存储器单元。增加垂直存储器单元串中的存储器单元的数量可以增加数据存储密度。
发明内容
本公开内容的方面提供了一种半导体设备。半导体设备包括具有栅极层和绝缘层的存储器堆叠体，并且栅极层和绝缘层交替堆叠。半导体设备还包括形成在存储器堆叠体中的第一沟道孔中的第一沟道结构。第一沟道结构包括与第一沟道结构的沟道层连接的沟道插塞。半导体设备还包括隔离堆叠体，隔离堆叠体包括着陆衬垫层和隔离层。着陆衬垫层的第一部分铺设在沟道插塞上。半导体设备包括形成在隔离堆叠体中的第一触点结构。第一触点结构经由着陆衬垫层的第一部分中的开口连接到沟道插塞。
在一些实施例中，着陆衬垫层从第一沟道孔的顶部铺设在第一沟道结构的凹槽中。着陆衬垫层的第一部分铺设在凹槽的底部处。在示例中，凹槽与沟道插塞对准。在另一示例中，凹槽比沟道插塞宽。
在一些实施例中，第一沟道结构包括在第一沟道结构的沟道层与存储器堆叠体中的顶部栅极层之间的阻挡绝缘层、电荷存储层和隧穿绝缘层。
在一些其他实施例中，第一沟道结构包括在第一沟道结构的沟道层与存储器堆叠体中的顶部栅极层之间的绝缘层。在一些示例中，第一沟道结构包括在第一沟道结构的沟道层与存储器堆叠体中的另一栅极层之间的阻挡绝缘层、电荷存储层和隧穿绝缘层。
在一些示例中，隔离层和着陆衬垫层的蚀刻选择性超过10。在示例中，隔离层由氧化硅形成，并且着陆衬垫层由氮化硅和/或氮掺杂的碳(NDC)形成。
在一些示例中，着陆衬垫层的第二部分铺设在存储器堆叠体中的顶部栅极层之上的顶部绝缘层上。半导体设备包括形成在隔离堆叠体中的第二触点结构，第二触点结构的底部着陆在着陆衬垫层的第二部分中。第二触点结构通过存储器堆叠体中的顶部绝缘层与顶部栅极层隔离。
本公开内容的方面提供了一种用于制造半导体设备的方法。该方法包括形成栅极层和绝缘层的存储器堆叠体。栅极层和绝缘层交替堆叠。该方法还包括在存储器堆叠体中的第一沟道孔中形成第一沟道结构。第一沟道结构包括与第一沟道结构的沟道层连接的沟道插塞。该方法还包括形成包括着陆衬垫层和隔离层的隔离堆叠体。着陆衬垫层的第一部分铺设在沟道插塞上。该方法还包括在隔离堆叠体中形成第一触点结构。第一触点结构经由在着陆衬垫层的第一部分处的开口连接到沟道插塞。
为了形成隔离堆叠体，在一些实施例中，该方法包括使沟道插塞从第一沟道孔的顶部凹陷以形成凹槽，并且将着陆衬垫层的第一部分铺设在凹槽的底部处。在示例中，该方法包括去除凹槽的侧壁部分以扩大凹槽。
在示例中，为了使沟道插塞凹陷，该方法包括使由隧穿绝缘层、电荷存储层和阻挡绝缘层围绕的沟道插塞凹陷。
在另一示例中，为了使沟道插塞凹陷，该方法包括使形成在存储器堆叠体的顶部选择栅极堆叠体中的沟道插塞凹陷。
在实施例中，为了形成隔离堆叠体，该方法包括沉积氮化硅层作为着陆衬垫层。在另一实施例中，该方法包括沉积氮掺杂的碳层作为着陆衬垫层。
在一些实施例中，为了形成第一触点结构，该方法包括在隔离层中形成第一触点孔。第一触点孔着陆在着陆衬垫层的第一部分上。该方法还包括基于第一触点孔在着陆衬垫层的第一部分中形成开口。开口暴露沟道插塞。该方法还包括在第一触点孔中形成第一触点结构，第一触点孔具有到沟道插塞的开口。
为了形成第一触点孔，在一些示例中，该方法包括利用隔离层相对于着陆衬垫层的大于10的蚀刻选择性来蚀刻隔离层。
本公开内容的方面提供了一种存储器系统设备，存储器系统设备包括被配置为控制半导体设备的数据存储操作的存储器控制器。
附图说明
当结合附图阅读时，根据以下具体实施方式可以最好地理解本公开内容的方面。注意，根据工业中的标准实践，各种特征没有按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可以任意地放大或缩小。
图1示出了根据本公开内容的一些实施例的半导体设备的截面图。
图2示出了相关示例中的连接部分的截面图。
图3示出了根据本公开内容的一些实施例的半导体设备中的连接部分的截面图。
图4示出了根据本公开内容的一些实施例的半导体设备中的另一连接部分的截面图。
图5示出了根据本公开内容的一些实施例的半导体设备的截面图。
图6示出了概述用于制造半导体设备的工艺示例的流程图。
图7A-图7H示出了根据本公开内容的一些实施例的半导体设备在各个中间制造步骤的截面图。
图8A-图8F示出了根据本公开内容的一些实施例的另一半导体设备在各个中间制造步骤的截面图。
图9示出了根据本公开内容的一些示例的存储器系统设备的框图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本公开内容。当然，这些仅仅是示例，而不旨在是限制性的。例如，在以下描述中，第一特征形成在第二特征上方或上可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括其中附加特征可以形成在第一特征与第二特征之间使得第一特征和第二特征可以不直接接触的实施例。另外，本公开内容可能在各种示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与另一(一个或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)并且同样可以相应地解释本文使用的空间相对描述词。
三维(3D)NAND闪存存储器中的垂直存储器单元串通常包括存储器单元晶体管、一个或多个顶部选择晶体管和一个或多个底部选择晶体管。(一个或多个)顶部选择晶体管可以基于施加在(一个或多个)顶部选择晶体管的(一个或多个)顶部选择栅极(TSG，topselect gate)上的(一个或多个)控制信号将存储器单元与位线耦接或去耦。(一个或多个)底部选择晶体管可以基于施加在(一个或多个)底部选择晶体管的(一个或多个)底部选择栅极(BSG，bottom select gate)上的(一个或多个)控制信号将存储器单元与用于垂直存储器单元串阵列的阵列公共源极(ACS，array common source)端子耦接或去耦。
垂直存储器单元串中的晶体管，例如存储器单元晶体管、顶部选择晶体管和底部选择晶体管等串联连接，并且晶体管的沟道可以形成为在与垂直存储器单元串对应的沟道结构中垂直延伸的沟道层。沟道层具有分别对应于垂直存储器单元串的源极端子和垂直存储器单元串的漏极端子的两个端部。垂直存储器单元串的源极端子可以连接到阵列公共源极，并且垂直存储器单元串的漏极端子可以连接到位线。为了便于描述，沟道层的连接到位线的端部被称为沟道层的漏极端子，并且沟道层的连接到阵列公共源极的端部被称为沟道层的源极端子。
通常，沟道层的漏极端子通过可以被称为沟道触点结构的触点结构连接到位线。在一些示例中，漏极端子可以以沟道插塞的形式形成。可以在光刻工艺期间基于沟道触点结构的图案与沟道结构的沟道插塞的对准来形成沟道触点结构。由于应力，晶圆表面可能是不平坦的。该不平坦性可能在光刻工艺期间引起对准偏移或未对准。在一些示例中，沟道触点结构的图案与沟道插塞的对准偏移或未对准可能导致沟道触点结构的至少一部分着陆(landing on)在例如顶部选择栅极层上，并且因此可能导致位线与顶部选择栅极层之间的电短路(也称为短路)。在一些示例中，顶部选择栅极层由阵列中的垂直存储器单元串共享以将栅极控制信号提供到顶部选择晶体管。电短路可能导致垂直存储器单元串(例如，共享顶部选择栅极层的垂直存储器单元串)的阵列的故障，并且降低产品成品率。
此外，在一些示例中，使用多个层叠体(deck)形成沟道结构，例如包括下层叠体、中层叠体和TSG层叠体的3层叠体架构。在使用TSG层叠体的示例中，TSG层叠体中的沟道结构的部分与下层叠体和中层叠体中的沟道结构的部分相比具有减小的临界尺寸(CD，critical dimension)(例如，直径)，以便为TSG切割结构留出空间。更小的CD可能进一步导致沟道触点结构与沟道插塞对准的困难。
本公开内容的一些方面提供了用于在3D NAND闪存存储器技术中形成沟道触点结构的技术。在一些示例中，该技术可以用于避免沟道触点结构与顶部选择栅极层之间的短路，并且因此减少成品率损失。在一些示例中，该技术可以用于辅助沟道触点结构与对应沟道结构(例如，沟道结构的沟道插塞)的对准。
具体地，在一些示例中，在用于沟道触点结构的隔离堆叠体中使用着陆衬垫层(landing liner layer)。例如，隔离堆叠体包括着陆衬垫层和常规接触隔离层(也称为隔离层)。着陆衬垫层由与常规接触隔离层具有显著蚀刻速率差异的材料形成。例如，常规接触隔离层相对于着陆衬垫层的蚀刻选择性超过10，例如在示例中为20。着陆衬垫层可以保护顶部选择栅极层上的绝缘层在用于形成沟道触点结构的触点孔的蚀刻工艺期间不被蚀刻穿过。因此，当沟道触点结构相对对应的沟道结构偏移并且着陆在与顶部选择栅极重叠的区域中时，顶部选择栅极层上的绝缘层可以将顶部选择栅极层与沟道触点结构隔离。
此外，在一些示例中，着陆衬垫层可以在沟道插塞的凹槽中形成衬垫。可以形成与沟道插塞自对准的凹槽。着陆衬垫层可以形成在凹槽的侧壁和底部上。在凹槽的底部处的着陆衬垫层可以覆盖沟道层的漏极端子(例如，沟道插塞)。即使具有对准偏移，只要触点孔的一部分着陆在凹槽的底部上，就可以基于触点孔在凹槽的底部处的着陆衬垫层中形成开口。然后，当在触点孔中形成沟道触点结构时，沟道触点结构可以经由凹槽的底部处的着陆衬垫层的开口连接到漏极端子(例如，沟道插塞)。着陆衬垫层的其他部分(例如在凹槽的侧壁上的部分上)可以将沟道触点结构与3D NAND闪存存储器中的其他结构隔离。因此，着陆衬垫层可以辅助沟道触点结构与对应的沟道结构(例如，沟道插塞)的自对准。
图1示出了根据本公开内容的一些实施例的半导体设备100的截面图。半导体设备100包括形成在栅极层和绝缘层的存储器堆叠体120中的垂直存储器单元串181(例如，示为181A和181B)的阵列，并且包括形成在隔离层的隔离堆叠体195中的沟道触点结构190(例如，示为190A和190B)。沟道触点结构190由导电材料形成，例如钛(Ti)、氮化钛(TiN)、钨等，并且用于将垂直存储器单元串181连接到位线。隔离堆叠体195包括着陆衬垫层196，以避免沟道触点结构190与存储器堆叠体120中的顶部栅极层(例如123T)之间的短路。此外，根据本公开内容的一些实施例，着陆衬垫层196可以辅助沟道触点结构190与沟道结构(例如，沟道插塞)的自对准。
应当注意，半导体设备100可以是任何合适的设备，例如，存储器电路、具有形成在半导体管芯上的存储器电路的半导体管芯、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、具有键合在一起的半导体管芯堆叠体的半导体芯片、包括组装在封装衬底上的一个或多个半导体管芯或芯片的半导体封装，等等。
还应当注意，除了垂直存储器单元串181的阵列之外，半导体设备100可以包括其他电路(未示出)，例如逻辑电路、电源电路、外围电路(例如，地址解码电路、页缓冲器电路、数据I/O电路、电压发生器、控制器等)等，它们形成在与垂直存储器单元串181的阵列相同的管芯或不同的管芯上，并且其他电路与垂直存储器单元串181的阵列合适地耦接。
通常，半导体设备100是基于衬底制造的，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI，silicon-on-insulator)衬底。在一些示例中，衬底可以在半导体设备100的最终产品中。在一些其他示例中，可在制造处理期间去除衬底，并且因此衬底不在半导体设备100的最终产品中。为了简化，将衬底的主表面称为X-Y平面，并且将垂直于主表面的方向称为Z方向。
半导体设备包括半导体层103。在示例中，半导体层103可以是硅衬底。在另一示例中，半导体层103可以是形成在衬底上的外延层。在另一示例中，半导体层103是在已经去除原始衬底之后从半导体设备100的背侧形成的多晶硅层。
在图1的示例中，垂直存储器单元串181是三维(3D)NAND存储器单元串181，并且半导体层103可以形成垂直存储器单元串181的阵列的源极端子。可以将源极端子称为阵列公共源极(ACS)。
在一些示例中，垂直存储器单元串181形成在核心区域中。除了核心区域之外，半导体设备100包括阶梯区域(未示出)以便于连接到例如垂直存储器单元串的存储器单元的栅极、选择晶体管的栅极等。垂直存储器单元串181中的存储器单元的栅极可以对应于NAND存储器架构的字线。
在图1示例中，两个垂直存储器单元串181A和181B被示出为形成在核心区域中的垂直存储器单元串阵列的表示。图1还示出对应于垂直存储器单元串181的垂直存储器单元串181'的示意性符号版本。垂直存储器单元串181形成在层的存储器堆叠体120中。存储器堆叠体120包括交替堆叠的栅极层123和绝缘层121，并且沟道结构130(示出为130A和130B)形成在存储器堆叠体120中的沟道孔(由131示出)中。存储器堆叠体120和沟道结构130被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管堆叠体包括存储器单元和选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管堆叠体可以包括一个或多个虚设选择晶体管。栅极层123对应于晶体管的栅极。栅极层123由栅极堆叠体材料制成，所述材料例如高介电常数(高k)栅极绝缘体层、金属栅极(MG，metalgate)电极等。绝缘层121由(一种或多种)绝缘材料(例如氮化硅、二氧化硅等)制成。
根据本公开内容的一些方面，垂直存储器单元串181的沟道部分由垂直(Z方向)延伸到层的存储器堆叠体120中的沟道结构130形成。沟道结构130可以在X-Y平面中彼此分离设置。在一些实施例中，沟道结构130以阵列的形式设置在栅极线切割结构(未示出)之间。栅极线切割结构可以用于在栅极最后工艺中促进用栅极层123替换牺牲层。沟道结构130的阵列可以具有任何合适的阵列形状，例如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的之字形阵列形状、蜂窝(例如六边形)阵列形状等。在一些实施例中，每个沟道结构130在X-Y平面中具有圆形形状，并且在X-Z平面和Y-Z平面中具有柱形形状。在一些实施例中，栅极线切割结构之间的沟道结构的数量和布置不受限制。
虽然以下描述使用沟道结构130A作为示例，但是诸如沟道结构130B的其他沟道结构可以与沟道结构130A类似地配置。
使用沟道结构130A作为示例，在一些实施例中，沟道结构130A具有在与主表面X-Y平面的方向垂直的Z方向上延伸的柱形状。在实施例中，沟道结构130A由在X-Y平面中呈圆形形状(或椭圆形形状或多边形形状)、并且在Z方向上延伸的材料形成。例如，沟道结构130A包括功能层，例如阻挡绝缘层133(例如，氧化硅)、电荷存储层134(例如，氮化硅)、隧穿绝缘层135(例如，氧化硅)、沟道层136和绝缘层137，它们在X-Y平面中具有圆形形状(或椭圆形形状或多边形形状)并且在Z方向上延伸。在示例中，阻挡绝缘层133(例如，氧化硅)形成在用于沟道结构130A的沟道孔131的侧壁上，并且然后电荷存储层134(例如，氮化硅)、隧穿绝缘层135、沟道层136和绝缘层137从侧壁依次堆叠。沟道层136可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，沟道层136也被称为半导体层。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可以具有1010cm- 3量级的载流子密度。绝缘层137由绝缘材料形成，例如氧化硅和/或氮化硅，和/或可以形成为气隙。
根据本公开内容的一些方面，沟道结构130和层的存储器堆叠体120一起形成存储器单元串181。
使用沟道结构130A作为示例，沟道层136对应于用于垂直存储器单元串181A中的晶体管的沟道部分，并且栅极层123对应于存储器单元串181A中的晶体管的栅极。通常，晶体管具有控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。为了简化，在图1的示例中，将图1中晶体管的沟道的上侧称为漏极，并且将图1中晶体管的沟道的底侧称为源极。应当注意，在某些驱动配置下，漏极与源极可以被切换。在图1的示例中，沟道层136对应于晶体管的连接沟道。对于特定晶体管，该特定晶体管的漏极与该特定晶体管上方的上晶体管的源极连接，并且该特定晶体管的源极与该特定晶体管下方的下晶体管的漏极连接。因此，垂直存储器单元串181A中的晶体管串联连接。在示例中，将垂直存储器单元串181A中的最顶部晶体管的漏极称为垂直存储器单元串181A的漏极端子，并且将垂直存储器单元串181中的最底部晶体管的源极称为垂直存储器单元串181A的源极端子。
垂直存储器单元串181A包括存储器单元晶体管(或称为存储器单元)。基于电荷存储层134的对应于存储器单元晶体管的浮置栅极的部分中的载流子俘获，存储器单元晶体管可以具有不同的阈值电压。例如，当大量的空穴被俘获(存储)在存储器单元晶体管的浮置栅极中时，存储器单元晶体管的阈值电压低于预定义值，则存储器单元晶体管处于对应于逻辑“1”的未编程状态(也称为擦除状态)。当空穴从浮置栅极被排出时，存储器单元晶体管的阈值电压高于预定义值，因此在一些示例中存储器单元晶体管处于对应于逻辑“0”的编程状态。
垂直存储器单元串181A包括被配置为将垂直存储器单元串181A中的存储器单元与位线耦接/去耦的一个或多个顶部选择晶体管，并且包括被配置为将垂直存储器单元串181中的存储器单元与阵列共同源极(ACS)(例如，示例中的半导体层103)耦接/去耦的一个或多个底部选择晶体管。
顶部选择晶体管由顶部选择栅极(TSG)控制。例如，当TSG电压(施加到TSG的电压)大于顶部选择晶体管的阈值电压时，顶部选择晶体管导通并且存储器单元耦接到位线；并且当TSG电压(施加到TSG的电压)小于顶部选择晶体管的阈值电压时，顶部选择晶体管截止，并且存储器单元与位线去耦。
类似地，底部选择晶体管由底部选择栅极(BSG)控制。例如，当BSG电压(施加到BSG的电压)大于底部选择晶体管的阈值电压时，底部选择晶体管导通，并且存储器单元耦接到ACS；并且当BSG电压(施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管截止，并且存储器单元与ACS去耦。
在图1的示例中，在沟道结构130A中，沟道层136从沟道结构130的源极侧垂直向上延伸，并且与沟道插塞140A导电连接。沟道插塞140A被配置为垂直存储器单元串181A的漏极端子。在一些示例中，沟道插塞140A由半导体材料形成，例如掺杂(p型掺杂或n型掺杂)多晶硅等。例如，沟道插塞140A形成为多晶硅插塞，并且与沟道层136导电连接。
在图1的示例中，半导体设备100包括连接部分101(示出为101A和101B)，连接部分101示出了用于将垂直存储器单元串181的漏极端子连接到位线的配置。每个连接部分101包括沟道触点结构190(由190A和190B示出)和在沟道结构中的对应沟道插塞(由140A和140B示出)。一些沟道触点结构与对应的沟道插塞导电连接，例如由连接部分101A所示；一些沟道触点结构不能与对应的沟道插塞导电连接，例如由连接部分101B所示。
根据本公开内容的一方面，沟道触点结构190形成在存储器堆叠体120上方的隔离堆叠体195中。在图1的示例中，存储器堆叠体120中的最顶部栅极层(由123T示出)被称为顶部栅极层123T。存储器堆叠体120包括在顶部栅极层123T上的绝缘层125(例如二氧化硅)。在一些示例中，顶部栅极层123T被配置为提供用于垂直存储器单元串181中的顶部选择晶体管的栅极控制信号。在一些示例中，顶部栅极层123T可以由阵列中的多个垂直存储器单元串共享。
隔离堆叠体195可以形成在绝缘层125上方。隔离堆叠体195用于提供沟道触点结构之间的绝缘，并且提供沟道结构与金属导线布线(未示出，例如，在隔离堆叠体195之上)的绝缘。隔离堆叠体195包括着陆衬垫层196和隔离层197。隔离层197可以由常规绝缘材料形成，例如通过各种沉积工艺形成的二氧化硅。着陆衬垫层196由相对隔离层197具有显著蚀刻速率差异的绝缘材料形成。
例如，用于形成触点孔(例如，用于沟道触点结构190的触点孔)的蚀刻工艺被称为触点孔蚀刻工艺。在一些示例中，触点孔蚀刻工艺可以使用反应离子蚀刻(RIE，reactiveion etching)蚀刻工艺。RIE蚀刻工艺的参数可以合适地调整，使得隔离层197的蚀刻速率与着陆衬垫层196的蚀刻速率之比高于10，例如在示例中大约为20。绝缘材料197的厚度与着陆衬垫层196的厚度之比可以合适地确定，使得触点孔蚀刻工艺可以停止在着陆衬垫层196上，并且着陆衬垫层196可以防止触点孔蚀刻工艺蚀刻着陆衬垫层196之上的层，例如绝缘层125等。在示例中，着陆衬垫层196由氮化硅(SiN)形成。在另一示例中，着陆衬垫层196由氮掺杂的碳(NDC，nitrogen-doped carbon)形成。
在图1中，连接部分101A包括沟道触点结构190A和沟道插塞140A。沟道触点结构190A和沟道插塞140A成功导电连接。沟道触点结构190A可以将垂直存储器单元串181A的漏极端子连接到位线(BL，bit line)。
具体地，在一些示例中，在沉积着陆衬垫层196之前，沟道插塞140A从沟道孔131的顶部凹陷。例如，最初，沟道插塞140延伸到沟道孔131的顶部，并且然后沟道插塞140A的一部分已经从沟道孔131的顶部去除。沟道插塞140A从沟道孔131的顶部凹陷的空间称为凹槽191A。
当沉积着陆衬垫层196时，着陆衬垫层196铺设在凹槽191A中，例如铺设在凹槽191A的侧壁上和在凹槽191A的底部上。着陆衬垫层196在凹槽191A的底部处的一部分由196B示出，并且着陆衬垫层在绝缘层125上的一部分由196T示出。沟道触点结构190A形成在隔离堆叠体195A中，并且沟道触点结构190A的至少一部分着陆在凹槽191A中，并且经由着陆衬垫层的部分196B的开口198连接到沟道插塞140A。可以使用基于物理氩离子轰击的蚀刻工艺来形成着陆衬垫层196B的开口198，并且在一些示例中，该蚀刻工艺被称为冲孔工艺(punch process)。
应当注意，着陆衬垫层196与凹槽191A底部处的沟道插塞140A接触，着陆衬垫层196B在凹槽191A底部处的开口198可以暴露沟道插塞140A，因此当形成沟道触点结构190A时，沟道触点结构190A可以经由着陆衬垫层196B的开口198与沟道插塞140A连接。
根据本公开内容的一方面，通过多晶硅插塞凹陷工艺(例如，多晶硅湿法蚀刻工艺)形成凹槽191A，并且凹槽191A与沟道插塞140A自对准。当沉积着陆衬垫层196时，着陆衬垫层196在凹槽191A中的部分196B与沟道插塞140A自对准。在触点孔蚀刻工艺期间，例如，只要触点孔的一部分着陆在凹槽191A中的着陆衬垫层196的底部部分196B上，则冲孔工艺可以形成开口198，并且暴露沟道插塞140A。当沟道触点结构190A形成在触点孔中时，沟道触点结构190A可以经由着陆衬垫层196的开口198与沟道插塞140A导电连接。凹槽191A和着陆衬垫层196的部分196B可以辅助沟道触点结构190A与沟道插塞140A的自对准。
根据本公开内容的一方面，由于不平坦的表面(例如，与应力相关)，沟道触点结构可能不能与对应的沟道插塞对准，并且沟道触点结构不能与对应的沟道插塞导电连接，例如由连接部分101B所示。
具体地，连接部分101B包括沟道触点结构190B和沟道结构130B的沟道插塞140B。沟道触点结构190B和沟道插塞140B不能导电连接。沟道触点结构190B例如由于与应力相关的不平坦表面而相对对应的沟道结构130B偏移，并且因此沟道触点结构190B不能与沟道结构130B的沟道插塞140B连接。
沟道结构130B与沟道结构130A类似地配置。沟道插塞140B与沟道插塞140A类似地配置。沟道结构和沟道插塞的描述已经在上面提供，并且为了清楚的目的将在此省略。
在一些示例中，由于不平坦的表面，用于沟道触点结构190B的触点孔图案在光刻工艺期间未与沟道结构130B对准。然后，在用于根据触点孔图案形成触点孔的触点孔蚀刻工艺期间，着陆衬垫层196(例如，着陆衬垫层196的部分196T)可以防止蚀刻到绝缘层125中。当触点结构190B形成在未与沟道结构130B对准的触点孔中时，绝缘层125可以将沟道触点结构190B与顶部栅极层123T隔离，并且避免沟道触点结构190B与顶部栅极层123T之间的短路。
沟道触点结构190B不能与沟道结构130B的沟道插塞140B连接，并且因此垂直存储器单元串181B的存储器单元将不能进行数据存储操作。
根据本公开内容的一方面，沟道触点结构190B与沟道结构130B的未对准可能导致垂直存储器单元串181B的故障，但不影响与垂直存储器单元串181B共享顶部栅极层123T的其他垂直存储器单元串(例如垂直存储器单元串181A)的操作(例如，其他垂直存储器单元串不具有未对准问题)。
在一些示例中，诸如3D NAND闪存存储器管芯的半导体设备100可能具有可能由于沟道触点结构与对应的沟道结构(例如，沟道插塞)的未对准而发生故障的少量的垂直存储器单元串，例如少于0.1％的垂直存储器单元串。半导体设备100可以被设计为具有足够的冗余垂直存储器单元串，冗余垂直存储器单元串可以替换少于0.1％的故障的垂直存储器单元串。因此，半导体设备100可以被看作是好的管芯，并且沟道触点结构与对应的沟道结构的未对准不会导致产品成品率损失。
在相关的3D NAND闪存存储器管芯示例中，沟道触点结构与沟道结构的未对准不仅导致与沟道结构对应的垂直存储器单元串的故障，而且由于沟道触点结构与顶部栅极层之间的短路，导致共享顶部栅极层的大量垂直存储器单元串发生故障。共享顶部栅极层的垂直存储器单元串的数量可以较大，例如超过1K。当相关3D NAND闪存存储器管芯上的冗余垂直存储器单元串不足以替换大量故障的垂直存储器单元串时，相关3D NAND闪存存储器管芯被认为是有故障管芯，并且沟道触点结构与沟道结构的未对准导致成品率损失。
图2示出了相关示例中的相关3D NAND闪存存储器管芯的连接部分201的截面图。连接部分201包括沟道触点结构290和对应的沟道结构230的沟道插塞240。沟道触点结构290和沟道插塞240不能导电连接。在图2的示例中，沟道触点结构290未与沟道结构230对准。沟道结构230形成在层的存储器堆叠体220中。存储器堆叠体220包括交替堆叠的栅极层223和绝缘层221，并且包括覆盖顶部栅极层223(由223T示出)的绝缘层225。沟道触点结构290形成在隔离堆叠体295中。隔离堆叠体295包括隔离层297，并且不包括类似于着陆衬垫层196的蚀刻停止层。在没有蚀刻停止层的情况下，沟道触点结构290与沟道结构230的未对准可能导致共享顶部栅极层223T的垂直存储器单元串发生故障。
例如，由于不平坦的表面，用于沟道触点结构290的触点孔图案未与沟道结构230对准。在用于根据触点孔图案形成触点孔的触点孔蚀刻工艺期间，在没有蚀刻停止层的情况下，可以穿过隔离层297和绝缘层225蚀刻触点孔。在一些示例中，相同的材料用于隔离层297和绝缘层225。在一些示例中，触点孔蚀刻工艺可以在顶部栅极层223T上停止。当触点结构290形成在未与沟道结构230对准的触点孔中时，触点结构290被短接到顶部栅极层223T。顶部栅极层223T由阵列中的大量垂直存储器单元串共享。因此，沟道触点结构290与沟道结构230的未对准可能导致阵列中的垂直存储器单元串的故障，并且可能导致产品率损失。
应当注意，可以合适地修改图1所示的连接部分101A，例如图3和图4所示。
图3示出了根据本公开内容的一些实施例的连接部分301的截面图。与图1中的凹槽191A相比，连接部分301具有更宽的凹槽391。在一些示例中，半导体设备100中的连接部分，例如连接部分101A，可以根据连接部分301来配置。
在一些示例中，在沟道插塞340的凹陷工艺(例如，从沟道孔331的顶部蚀刻沟道插塞340)之后，可以使用湿法蚀刻工艺来去除凹槽的侧壁上的一些绝缘材料，以便扩大凹槽391。较宽的凹槽391可以使沟道触点结构390易于着陆到沟道插塞340上。
在图3的示例中，当沟道孔图案未与沟道结构330对准时，着陆衬垫层196可以保护顶部栅极层123T上的绝缘层125在用于形成沟道触点结构390的触点孔的蚀刻工艺期间不被蚀刻。因此，当沟道触点结构390未与对应的沟道结构330对准时，绝缘层125可以将顶部栅极层123T与沟道触点结构390隔离。
图4示出了根据本公开内容的一些实施例的连接部分401的截面图。连接部分401不使沟道插塞440从沟道孔431的顶部凹陷。在一些示例中，半导体设备100中的连接部分，例如连接部分101A，可以根据连接部分401来配置。
在图4的示例中，当沟道孔图案未与沟道结构430对准时，着陆衬垫层196可以保护顶部栅极层123T上的绝缘层125在用于形成沟道触点结构490的触点孔的蚀刻工艺期间不被蚀刻。因此，当沟道触点结构490未与对应的沟道结构430对准时，绝缘层125可以将顶部栅极层123T与沟道触点结构490隔离。
根据本公开内容的一些方面，可以使用多层叠体(multiple deck technology)技术来形成沟道结构。在一些示例中，沟道结构可以包括形成在下层叠体中的下部部分、形成在中层叠体中的中间部分和形成在上层叠体中的上部部分。在示例中，沟道结构的上部部分仅包括(一个或多个)顶部选择晶体管，并且上层叠体被称为TSG层叠体。沟道结构的上部部分可以由与下部部分和/或中间部分不同的结构形成。上述所使用的技术，例如使用着陆衬垫层来避免短路、使用沟道插塞凹槽来自对准等，可以类似地用在TSG层叠体和沟道结构的上部部分上。
图5示出了根据本公开内容的一些实施例的半导体设备500的截面图。半导体设备500包括形成在栅极层和绝缘层的存储器堆叠体520中的垂直存储器单元串581(例如，示出为581A和581B)的阵列，并且包括形成在隔离层的隔离堆叠体595中的沟道触点结构590(例如，示出为590A和590B)。沟道触点结构590由导电材料形成，导电材料例如钛(Ti)、氮化钛(TiN)、钨等，并且用于将垂直存储器单元串581连接到位线。隔离堆叠体595包括着陆衬垫层596，用以避免沟道触点结构590与存储器堆叠体520中的顶部栅极层之间的短路。此外，根据本公开内容的一些实施例，着陆衬垫层596可以辅助沟道触点结构590与沟道结构的自对准。
应当注意，半导体设备500可以是任何合适的设备，例如，存储器电路、具有形成在半导体管芯上的存储器电路的半导体管芯、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、具有键合在一起的半导体管芯堆叠体的半导体芯片、包括组装在封装衬底上的一个或多个半导体管芯或芯片的半导体封装，等等。
还应注意，除了垂直存储器单元串581的阵列之外，半导体设备500可以包括其他合适的电路(未示出)，例如逻辑电路、电源电路、外围电路等，它们形成在与垂直存储器单元串581的阵列相同的管芯上，或不同的管芯上，并且与垂直存储器单元串581的阵列合适地耦接。
通常，半导体设备500是基于衬底制造的，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。在一些示例中，衬底可以在半导体设备500的最终产品中。在一些其他示例中，可以在制造处理期间去除衬底，并且因此衬底不在半导体设备500的最终产品中。为了简化，将衬底的主表面称为X-Y平面，并且将垂直于主表面的方向称为Z方向。
半导体设备包括半导体层503。在示例中，半导体层503可以是硅衬底。在另一示例中，半导体层503可以是形成在衬底上的外延层。在另一示例中，半导体层503是在已经去除原始衬底之后从半导体设备500的背侧形成的多晶硅层。
在图5的示例中，垂直存储器单元串581是三维(3D)NAND存储器单元串581，并且半导体层503可以形成3D NAND存储器单元串的源极端子。源极端子可以被称为阵列公共源极(ACS)。
在一些示例中，垂直存储器单元串581形成在核心区域中。除了核心区域之外，半导体设备500包括阶梯区域(未示出)以便于连接到例如垂直存储器单元串中的存储器单元的栅极、选择晶体管的栅极等。垂直存储器单元串581中的存储器单元的栅极可以对应于用于NAND存储器架构的字线。
在图5的示例中，两个垂直存储器单元串581A和581B被示出为形成在核心区域中的垂直存储器单元串581的阵列的表示。应当注意，垂直存储器单元串181'的示意性符号版本也可以用于对应于垂直存储器单元串581。垂直存储器单元串581使用多层叠体架构形成，例如图5中的3层叠体。
垂直存储器单元串581由存储器堆叠体520中的沟道结构530(由530A和530B示出)形成。存储器堆叠体520包括交替堆叠的栅极层和绝缘层。存储器堆叠体520包括栅极层和绝缘层的下部堆叠体520L、栅极层和绝缘层的中间堆叠体520M以及栅极层和绝缘层的上部堆叠体520U。沟道结构530(例如沟道结构530A)包括形成在栅极层和绝缘层的下部堆叠体520L中的下部部分530L、形成在栅极层和绝缘层的中间堆叠体520M中的中间部分530M、以及形成在栅极层和绝缘层的上部堆叠体520U中的上部部分530U。
虽然以下描述使用沟道结构530A作为示例，但是诸如沟道结构530B的其他沟道结构可以与沟道结构530A类似地配置。
在一些实施例中，栅极层和绝缘层的下部堆叠体520L包括交替堆叠的栅极层523L和绝缘层521L。栅极层523L和绝缘层521L被配置为形成垂直堆叠的第一晶体管。在一些示例中，形成在下部堆叠体520L中的第一晶体管包括存储器单元和一个或多个底部选择晶体管。在一些示例中，第一晶体管可以包括一个或多个虚设选择晶体管。栅极层523L对应于第一晶体管的栅极。栅极层523L由栅极堆叠体材料制成，例如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等。绝缘层521L由(一种或多种)缘材料制成，例如氮化硅、二氧化硅等。在一些示例中，栅极层523L具有工艺变化内的相同厚度，例如约并且绝缘层521L具有工艺变化内的相同厚度，例如约/>
此外，沟道结构330的下部部分530L形成在栅极层和绝缘层的下部堆叠体520L中，并且垂直地(Z方向)延伸到下部堆叠体520L中。在一些实施例中，下部部分530L具有在与衬底(未示出)的主表面的方向垂直的Z方向上延伸的柱形形状。在实施例中，沟道结构530A的下部部分530L由在X-Y平面中呈圆形形状、并且在Z方向上延伸的材料形成。
类似地，在一些实施例中，栅极层和绝缘层的中间堆叠体520M包括交替堆叠的栅极层523M和绝缘层521M。栅极层523M和绝缘层521M被配置为形成垂直堆叠的第二晶体管。在一些示例中，形成在中间堆叠体520M中的第二晶体管包括存储器单元。在一些示例中，第二晶体管可以包括存储器单元和一个或多个顶部选择晶体管或虚设选择晶体管。栅极层523M对应于第二晶体管的栅极。栅极层523M由栅极堆叠体材料制成，例如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等。绝缘层521M由(一种或多种)绝缘材料制成，例如氮化硅、二氧化硅等。在一些示例中，栅极层523M具有工艺变化内的相同厚度，例如约并且绝缘层521M具有工艺变化内的相同厚度，例如约/>
此外，沟道结构530的中间部分530M形成在栅极层和绝缘层的中间堆叠体520M中，并且在中间堆叠体520M中垂直(Z方向)延伸。在一些实施例中，中间部分530M具有在垂直于例如晶圆衬底的主表面的方向的Z方向上延伸的柱形形状。在实施例中，沟道结构530A的中间部分530M由在X-Y平面中呈圆形形状、并且在Z方向上延伸的材料形成。
根据一些示例，沟道结构530A的下部部分530L和中间部分530M包括功能层，例如阻挡绝缘层533(例如二氧化硅)、电荷存储层(例如氮化硅)534、隧穿绝缘层535(例如二氧化硅)、沟道层536和绝缘层537，它们在X-Y平面中具有圆形形状，并且在Z方向上延伸。
在一些示例中，为了形成沟道结构530A的下部部分530L和中间部分530M，形成与栅极层和绝缘层的下部堆叠体520L对应的牺牲层和绝缘层的初始下部堆叠体(在后面的工艺中牺牲层将被栅极层替换)。然后，用于沟道结构530A的下部部分530L的开口可以形成到初始下部堆叠体中，并且该开口被称为用于下部部分530L的下部沟道孔。
在一些示例中，用于下部部分530L的下部沟道孔最初用牺牲沟道结构(例如牺牲多晶硅)填充。然后，形成与栅极层和绝缘层的中间堆叠体520M对应的牺牲层和绝缘层的初始中间堆叠体(在后面的工艺中，牺牲层将被栅极层替换)。在初始中间堆叠体中形成用于沟道结构530A的中间部分530M的开口(中间沟道孔)之后，暴露下部沟道孔中的牺牲沟道结构，并且可以从下部沟道孔中去除该牺牲沟道结构，从而将下部沟道孔与中间沟道孔组合为组合沟道孔。在示例中，阻挡绝缘层533(例如，二氧化硅)形成在组合沟道孔的侧壁上，并且然后电荷存储层(例如，氮化硅)534、隧穿绝缘层535、沟道层536和绝缘层537从组合沟道孔的侧壁依次堆叠。沟道层536可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可以具有1010cm- 3量级的载流子密度。绝缘层537由绝缘材料形成，例如二氧化硅和/或氮化硅，和/或可以形成为气隙。
在图5的示例中，中间沟道插塞541形成在沟道结构530A的中间部分530M的顶部。为了形成中间沟道插塞541，在示例中，去除绝缘层537的顶部部分以形成凹槽，并且然后可以沉积用于中间沟道插塞541的半导体材料以填充凹槽，然后可以去除多余的半导体材料，例如通过化学机械抛光工艺进行去除。
在一些实施例中，栅极层和绝缘层的上部堆叠体520U包括交替堆叠的栅极层523U和绝缘层521U。栅极层523U与绝缘层521U被配置为形成垂直堆叠的第三晶体管。在一些示例中，形成在上部堆叠体520U中的第三晶体管包括一个或多个顶部选择晶体管。栅极层523U对应于第三晶体管的栅极。在一些示例中，栅极层523U由栅极堆叠体材料制成，例如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等。在一些实施例中，栅极层523U由多晶硅制成。绝缘层521U由(一种或多种)绝缘材料制成，例如氮化硅、二氧化硅等。上部堆叠体520U也被称为TSG堆叠体520U。
在TSG堆叠体520U中，最顶部栅极层523由523T示出，并且TSG堆叠体520U包括在栅极层523T上的绝缘层525。
在一些示例中，沟道结构530A的上部部分530U具有与沟道结构530的中间部分530M和/或下部部分530L不同的结构。在一些实施例中，沟道结构530的上部部分530U具有在与主表面X-Y平面的方向垂直的Z方向上延伸的柱形形状。在实施例中，上部部分530U由在X-Y平面中呈圆形形状(或椭圆形形状或多边形形状)、并且在Z方向上延伸的材料形成。例如，沟道结构530的上部部分530U包括功能层，例如绝缘层538(例如，氧化硅)和沟道插塞540A，它们在X-Y平面中具有圆形形状(或椭圆形形状或多边形形状)，并且在Z方向上延伸。在示例中，绝缘层538(例如，氧化硅)形成在用于上部部分530U的上部沟道孔531U的侧壁上，并且然后可以形成沟道插塞540A。沟道插塞540A可以由任何合适的半导体材料形成，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。
在一些示例中，沟道插塞540A由半导体材料形成，例如掺杂(p型掺杂或n型掺杂)多晶硅等。沟道插塞540A形成在中间沟道插塞541上。
根据本公开内容的一方面，半导体设备500包括TSG切割结构570，TSG切割结构570用于将(一个或多个)顶部选择栅极层(例如栅极层523T)划分为分离部分，并且因此将垂直存储器单元串581的阵列划分为子阵列。然后，可以向栅极层523T的分离部分提供各自的控制信号，以执行基于子阵列的操作。为了给TSG切割结构570留出空间，在一些示例中，与中间部分530M和下部部分530L相比，上部部分530U的临界尺寸大小(例如，直径)减小。
在图5的示例中，半导体设备500包括连接部分501(如501A和501B所示)，连接部分501示出了用于将垂直存储器单元串581的漏极端子连接到位线的配置。每个连接部分501包括沟道触点结构590(由590A和590B示出)和沟道结构中的对应的沟道插塞(由540A和540B示出)。一些沟道触点结构与对应的沟道插塞导电连接，例如连接部分501A所示；一些沟道触点结构不能与对应的沟道插塞导电连接，例如连接部分501B所示。
根据本公开内容的一方面，沟道触点结构590形成在存储器堆叠体520上方的隔离堆叠体595中。在图5的示例中，存储器堆叠体520包括顶部栅极层523T上的绝缘层525(例如，二氧化硅)。在一些示例中，顶部栅极层523T被配置为提供用于垂直存储器单元串581中的顶部选择晶体管的栅极控制信号。在一些示例中，顶部栅极层523T可以由子阵列中的多个垂直存储器单元串共享。
隔离堆叠体595可以形成在绝缘层525上方。隔离堆叠体595用于提供沟道触点结构之间的绝缘，并且提供沟道结构与金属导线布线(未示出，例如，在隔离堆叠体595上方)的绝缘。隔离堆叠体595包括着陆衬垫层596和隔离层597。隔离层597可以由常规绝缘材料形成，例如通过各种沉积工艺形成的二氧化硅。着陆衬垫层596由相对隔离层597具有显著蚀刻速率差异的绝缘材料形成。
例如，用于形成触点孔(例如，用于沟道触点结构590的触点孔)的蚀刻工艺被称为触点孔蚀刻工艺。在一些示例中，触点孔蚀刻工艺可以使用反应离子蚀刻(RIE)蚀刻工艺。RIE蚀刻工艺的参数可以合适地调整，使得隔离层597的蚀刻速率与着陆衬垫层596的蚀刻速率之比高于10，例如在示例中大约为20。可以合适地确定绝缘材料597的厚度与着陆衬垫层596的厚度之比，使得触点孔蚀刻工艺可以在着陆衬垫层596上停止，并且着陆衬垫层596可以防止触点孔蚀刻工艺蚀刻在着陆衬垫层596之下的层，例如绝缘层525等。在示例中，着陆衬垫层596由氮化硅(SiN)形成。在另一示例中，着陆衬垫层596由氮掺杂的碳(NDC)形成。
在图5中，连接部分501A包括沟道触点结构590A和沟道插塞540A。沟道触点结构590A和沟道插塞540A成功地导电连接。沟道触点结构590A可以将垂直存储器单元串581A的漏极端子连接到位线(BL)。
具体地，在一些示例中，在沉积着陆衬垫层596之前，沟道插塞540A从沟道孔531U的顶部凹陷。例如，最初，沟道插塞540A延伸到沟道孔531U的顶部。然后，从沟道孔531U的顶部去除沟道插塞540A的一部分。沟道插塞540A的从沟道孔531U的顶部的凹陷空间被称为凹槽591A。
当沉积着陆衬垫层596时，着陆衬垫层596铺设在凹槽591A中，例如铺设在凹槽591A的侧壁上和在凹槽591A的底部上。着陆衬垫层596在凹槽591A的底部处的一部分由596B示出，并且着陆衬垫层在绝缘层525上的一部分由596T示出。沟道触点结构590A形成在隔离堆叠体595A中，并且沟道触点结构590A的至少一部分着陆在凹槽591A中，并且经由着陆衬垫层596B的开口598连接到沟道插塞540A。在一些示例中，着陆衬垫层596B的开口598可以使用基于物理氩离子轰击的蚀刻工艺形成，该工艺被称为冲孔工艺。
应当注意，着陆衬垫层596与凹槽591A的底部处的沟道插塞540A接触，凹槽591A的底部处的着陆衬垫层596B的开口598可以暴露沟道插塞540A，因此当形成沟道触点结构590A时，沟道触点结构590A可以经由着陆衬垫层596B的开口598与沟道插塞540A连接。
根据本公开内容的一方面，凹槽591A通过诸如多晶硅湿法蚀刻工艺的多晶硅插塞凹陷工艺形成，并且凹槽591A与沟道插塞540A自对准。当沉积着陆衬垫层596时，着陆衬垫层596的在凹槽591A中的部分596B与沟道插塞540A自对准。在触点孔蚀刻工艺期间，例如，只要触点孔的一部分着陆在凹槽591A中的着陆衬垫层596的底部部分596B上，冲孔工艺就可形成开口598，并且暴露沟道插塞540A。当沟道触点结构590A形成在触点孔中时，沟道触点结构590A可以经由着陆衬垫层596B的开口598与沟道插塞540A导电连接。凹槽591A和着陆衬垫层596的部分596B可以辅助沟道触点结构590A与沟道插塞540A的自对准。
根据本公开内容的一方面，由于不平坦的表面(例如，与应力相关)，沟道触点结构可能不能与对应的沟道插塞对准，并且沟道触点结构不能与对应的沟道插塞导电连接，例如由连接部分501B所示。
具体地，连接部分501B包括沟道触点结构590B和沟道结构530B的沟道插塞540B。沟道触点结构590B和沟道插塞540B不能导电连接。沟道触点结构590B例如由于与应力相关的不平坦表面而相对对应的沟道结构530B偏移，并且因此沟道触点结构590B不能与沟道结构530B的沟道插塞540B连接。
沟道结构530B与沟道结构530A类似地配置。沟道插塞540B与沟道插塞540A类似地配置。沟道结构和沟道插塞的描述已经在上面提供，并且为了清楚的目的将在此省略。
在一些示例中，由于不平坦的表面，用于沟道触点结构590B的触点孔图案在光刻工艺期间未与沟道结构530B对准。然后，在用于根据触点孔图案形成触点孔的触点孔蚀刻工艺期间，着陆衬垫层596(例如着陆衬垫层596的部分596T)可以防止蚀刻到绝缘层525中。当沟道触点结构590B形成在未与沟道结构530B对准的触点孔中时，绝缘层525可以将沟道触点结构590B和顶部栅极层523T隔离，并且避免沟道触点结构590B与顶部栅极层523T之间的短路。
沟道触点结构590B不能与沟道结构530B的沟道插塞540B连接，并且因此垂直存储器单元串581B的存储器单元将不能进行数据存储操作。
根据本公开内容的一方面，沟道触点结构590B和沟道结构530B的未对准可能导致垂直存储器单元串581B的故障，但不影响与垂直存储器单元串581B相同的子阵列中的与垂直存储器单元串581B共享顶部栅极层523T的一部分的其他垂直存储器单元串的操作(例如，其他垂直存储器单元串没有未对准问题)。
在一些示例中，诸如3D NAND闪存存储器管芯的半导体设备500可能具有可能由于沟道触点结构与对应的沟道结构的未对准而发生故障的少量的垂直存储器单元串，例如少于0.1％的垂直存储器单元串。半导体设备500可以被设计为具有足够的冗余垂直存储器单元串，冗余垂直存储器单元串可以替换少于0.1％的故障的垂直存储器单元串。因此，半导体设备500可以被看作是好的管芯，并且沟道触点结构与对应的沟道结构的未对准不会导致产品成品率损失。
应当注意，在一些示例中，可以在多晶硅凹陷工艺之后扩大凹槽591A，例如以使得沟道触点结构590A的沟道孔图案与沟道结构的上部部分530U更易于对准。例如，在沟道插塞540A的凹陷工艺(例如，沟道插塞的一部分的多晶硅蚀刻)之后，可以使用湿法蚀刻工艺来去除凹槽的侧壁上的一些绝缘材料，以便使凹槽591A更宽。较宽的凹槽591A可以易于使沟道触点结构590A的触点孔图案与沟道结构的上部部分530U对准。
图6示出了概述用于制造半导体设备，例如半导体设备100、半导体设备500等的工艺示例的流程图。
在S610，形成栅极层和绝缘层的存储器堆叠体。在半导体设备100的示例中，形成存储器堆叠体120。在一些实施例中，可以形成包括牺牲层和绝缘层121的初始存储器堆叠体。然后，可以通过在随后的工艺中用栅极层123替换牺牲层来形成存储器堆叠体120。
在半导体设备500的示例中，将存储器堆叠体520形成为下部堆叠体520L、中间堆叠体520M和TSG堆叠体520U的组合。在实施例中，可以形成包括牺牲层和绝缘层521L的初始下部堆叠体；可以形成包括牺牲层和绝缘层521M的初始中间堆叠体；可以形成包括牺牲层和绝缘层521U和525的初始TSG堆叠体。然后，通过在随后的工艺中用栅极层523L、523M和523U替换牺牲层，可以形成存储器堆叠体520。在另一实施例中，可以形成包括牺牲层和绝缘层521L的初始下部堆叠体；可以形成包括牺牲层和绝缘层521M的初始中间堆叠体；可以形成包括栅极层523U和绝缘层521U和525的TSG堆叠体520U。然后，通过在随后的工艺中用栅极层523L和523M替换初始下部堆叠体和中间堆叠体中的牺牲层，可以形成存储器堆叠体520。
在S620，形成第一沟道结构。第一沟道结构延伸穿过存储器堆叠体中的第一沟道孔。第一沟道结构包括与第一沟道结构的沟道层连接的沟道插塞。在半导体设备100的示例中，沟道结构130A形成在存储器堆叠体120中。沟道结构130A包括与沟道结构130A的沟道层连接的沟道插塞140A。在半导体设备500的示例中，沟道结构530A形成在存储器堆叠体520中。半导体设备500包括与沟道结构530A的沟道层连接的沟道插塞540A。
在S630，形成隔离堆叠体。隔离堆叠体包括着陆衬垫层和隔离层。着陆衬垫层的第一部分铺设在沟道插塞上。在一些示例中，隔离层由氧化硅形成，并且着陆衬垫层由氮化硅和/或氮掺杂的碳(NDC)形成。在半导体设备100的示例中，隔离堆叠体195包括着陆衬垫层196和隔离层197。着陆衬垫层196包括铺设在沟道插塞140A上的部分196B。在半导体设备500的示例中，隔离堆叠体595包括着陆衬垫层596和隔离层597。着陆衬垫层596包括铺设在沟道插塞540A上的部分596B。
在一些示例中，第一沟道结构在第一沟道孔中凹陷，并且着陆衬垫层通过第一沟道结构覆盖凹槽的侧壁和底部，并且着陆衬垫层的第一部分铺设在凹槽底部处的沟道插塞上。在半导体设备100的示例中，通过使沟道插塞140A凹陷来形成凹槽191A。着陆衬垫层196可以覆盖凹槽191A的侧壁和底部。在半导体设备500的示例中，通过使沟道插塞540A凹陷来形成凹槽591A。着陆衬垫层596可以覆盖凹槽591A的侧壁和底部。
在示例中，凹槽与沟道插塞对准，例如图1所示。在另一示例中，凹槽比沟道插塞更宽，例如图3和图5所示。
在一些示例中，第一沟道结构包括在第一沟道结构的沟道层与存储器堆叠体中的顶部栅极层之间的阻挡绝缘层、电荷存储层和隧穿绝缘层，例如图1中所示。在一些其他示例中，第一沟道结构包括在第一沟道结构的沟道层与存储器堆叠体中的顶部栅极层之间的绝缘层，例如图5中所示。
在S640，在隔离堆叠体中形成第一触点结构。第一触点结构经由沟道插塞上的着陆衬垫层的第一部分中的开口连接到沟道插塞。在半导体设备100的示例中，在隔离堆叠体195中形成沟道触点结构190A。沟道触点结构190A经由着陆衬垫层196的部分196B中的开口198连接到沟道插塞140A。在半导体设备500的示例中，在隔离堆叠体595中形成沟道触点结构590A。沟道触点结构590A经由着陆衬垫层596的部分596B中的开口598连接到沟道插塞540A。
在一些示例中，着陆衬垫层包括在存储器堆叠体中的顶部栅极层上的顶部绝缘层上的第二部分。由于未对准，可以在隔离堆叠体中形成第二触点结构，第二触点结构的底部着陆在着陆衬垫层的第二部分中。第二触点结构通过存储器堆叠体中的顶部绝缘层与顶部栅极层隔离。在半导体设备100的示例中，沟道触点结构190B未与沟道结构130B对准，并且可以着陆在着陆衬垫层196的部分196T中。在半导体设备500的示例中，沟道触点结构590B未与沟道结构530B对准，并且可以着陆在着陆衬垫层596的部分596T中。
在S650，可以在半导体设备中形成附加结构。
应当注意，可以合适地修改工艺600。可以修改和/或省略工艺600中的(一个或多个)步骤。可以增加附加的(一个或多个)步骤。可以使用任何合适的实施顺序。
图7A-图7H示出了根据本公开内容的一些实施例的在晶圆级制造的各个中间步骤的半导体设备，例如半导体设备100的截面图。
图7A示出了在衬底103'上沉积层的初始存储器堆叠体120'之后的半导体设备100的截面图。在图7A的示例中，初始存储器堆叠体120'包括交替堆叠在衬底103'上的牺牲层122和绝缘层121。衬底103'可以是任何合适的衬底，例如硅(Si)衬底、多晶硅、锗(Ge)衬底、硅锗(SiGe)衬底、IV族半导体、III-V族化合物半导体等。衬底103'可以是体晶圆(bulkwafer)或外延层。在一些示例中，衬底103'是最终半导体设备100中的半导体层103。在一些示例中，在制造期间去除衬底103'，在最终半导体设备100中形成半导体层103。
在一些示例中，牺牲层122由氮化硅形成，并且绝缘层121由二氧化硅形成。牺牲层122可以在随后的工艺中被栅极层123替换。
在图7A的示例中，存储器堆叠体中的顶部牺牲层由顶部牺牲层122T示出，并且可以在随后的工艺中由顶部栅极层123T替换。初始存储器堆叠体120'包括顶部牺牲层122T上的绝缘层125。在一些示例中，绝缘层125具有比相应的绝缘层121更高的厚度。
图7B示出了在初始存储器堆叠体120'中形成沟道结构130之后的半导体设备100的截面图。
在一些示例中，在初始存储器堆叠体120'中形成用于沟道结构130的沟道孔131，并且在沟道孔131中形成沟道结构130。在示例中，可以在光致抗蚀剂或硬掩模层中限定用于沟道结构130的图案，并且然后可以使用合适的蚀刻工艺将图案作为沟道孔131转移到初始存储器堆叠体120'中。
此外，在一些示例中，在沟道孔131的侧壁上形成阻挡绝缘层133(例如，氧化硅)，并且然后电荷存储层134(例如，氮化硅)、隧穿绝缘层135、沟道层136和绝缘层137从侧壁依次堆叠。沟道层136可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，沟道层136也被称为半导体层。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可以具有1010cm-3量级的载流子密度。绝缘层137由绝缘材料形成，例如氧化硅和/或氮化硅，和/或可以形成为气隙。
此外，在一些示例中，在沟道孔131的顶部部分中形成沟道插塞140。沟道插塞140由半导体材料形成，例如掺杂(p型掺杂或n型掺杂)多晶硅等。在示例中，去除绝缘层137的顶部部分以形成用于沟道插塞140的凹槽，并且然后可以沉积用于沟道插塞140的半导体材料以填充凹槽，并且然后可以例如通过化学机械抛光工艺去除多余的半导体材料。
图7C示出了在沟道插塞140中分别形成凹槽191之后的半导体设备100的截面图。在一些示例中，可以使用合适的蚀刻工艺来形成凹槽191，例如具有多晶硅相对于二氧化硅的相对大的选择性(例如，多晶硅的蚀刻速率比二氧化硅的蚀刻速率大10倍以上)的蚀刻工艺。在示例中，可以使用湿法蚀刻。凹槽191与对应的沟道插塞140自对准。
图7D示出了在形成着陆衬垫层196之后的半导体设备100的截面图。在示例中，着陆衬垫层196由氮化硅形成。在另一示例中，着陆衬垫层196由氮掺杂的碳(NDC)形成。可以通过任何合适的沉积工艺，例如原子层沉积(ALD)工艺等，形成着陆衬垫层196。着陆衬垫层196铺设在凹槽191的底部处的沟道插塞140上。着陆衬垫层196也形成在凹槽191的侧壁上和绝缘层125上。着陆衬垫层196包括铺设在凹槽191底部处的沟道插塞140上的部分196B，并且包括铺设在绝缘层125上的部分196T。
图7E示出了在形成(接触)隔离层197之后的半导体设备100的截面图。在示例中，隔离层197由二氧化硅形成，并且可以使用任何合适的沉积工艺形成。应当注意，凹槽191可以由隔离层197填充。还应当注意，可以执行诸如CMP工艺的附加工艺以使表面平坦化。
图7F示出了在隔离层197中形成触点孔192(由192A和192B示出)之后的半导体设备100的截面图。在示例中，可以在光致抗蚀剂或硬掩模层中限定触点孔192的图案，然后可以使用蚀刻工艺将图案转移到隔离层197中。在一些示例中，可以使用合适的蚀刻工艺，例如具有隔离层197相对于着陆衬垫层196的相对大的选择性(例如，隔离层197的蚀刻速率比着陆衬垫层196的蚀刻速率大10倍以上，例如是着陆衬垫层196的蚀刻速率的大约15倍、20倍或30倍)的蚀刻工艺，来在隔离层197中形成触点孔192。蚀刻可以在着陆衬垫层196上停止。
根据本公开内容的一方面，当触点孔192的图案与沟道结构130对准良好时，诸如192A所示的触点孔192可以着陆在着陆衬垫层196的部分196B上。在一些示例中，当触点孔的图案未与对应的沟道结构130对准时，诸如由192B所示的触点孔192可以着陆在着陆衬垫层196的部分196T上。
图7G示出了基于触点孔192在着陆衬垫层196中形成开口198之后的半导体设备100的截面图。在一些示例中，通过被称为冲孔工艺的基于物理氩离子轰击的蚀刻工艺来形成开口198。冲孔工艺可以去除着陆衬垫层196由触点孔192暴露的一部分。在冲孔工艺期间，隔离层197用作掩模层以蚀刻着陆衬垫层196由触点孔192暴露的部分，以实现与沟道插塞140的自对准。当触点孔192与沟道结构130对准时，开口198可以暴露沟道插塞140。
图7H示出了在触点孔中形成沟道触点结构190(由190A和190B示出)之后的半导体设备100的截面图。在一些示例中，在触点孔中沉积合适的导电材料，例如钛(Ti)、氮化钛(TiN)、钨等，并且然后可以例如通过CMP工艺去除多余的导电材料以形成沟道触点结构190。诸如由沟道触点结构190A所示的沟道触点结构190可以基于开口198连接到沟道插塞140。
应当注意，当沟道孔192未与沟道结构130对准时，绝缘层125可以将沟道触点结构190(例如沟道触点结构190B)与在随后的工艺中将被顶部栅极层123T替换的顶部牺牲层122T隔离。
应当注意，可以执行进一步的处理，例如用栅极层123替换牺牲层122、形成ACS等，以生成图1中所示的最终半导体设备100。
图8A-图8F示出了根据本公开内容的一些实施例的在晶圆级制造的各个中间步骤的半导体设备，例如半导体设备500的截面图。
图8A示出了在对应的沟道插塞540中形成凹槽591之后的半导体设备500的截面图。
在一些示例中，形成初始存储器堆叠体520'并且在初始存储器堆叠体520'中形成沟道结构530。在实施例中，可以形成包括牺牲层522L和绝缘层521L的初始下部堆叠体520L'，并且可以在初始下部堆叠体520L'中形成下部沟道孔。在示例中，下部沟道孔填充有牺牲材料。然后，可以形成包括牺牲层522M和绝缘层521M的初始中间堆叠体520M'。可以在初始中间堆叠体520M'中形成中间沟道孔。中间沟道孔可以暴露下部沟道孔中的牺牲材料。可以去除牺牲材料，并且中间沟道孔和下部沟道孔可以组合成组合沟道孔。然后，可以在组合沟道孔中形成中间部分530M和下部部分530L。在示例中，在组合沟道孔的侧壁上形成阻挡绝缘层533(例如，二氧化硅)，并且然后电荷存储层(例如，氮化硅)534、隧穿绝缘层535、沟道层536和绝缘层537从组合沟道孔的侧壁依次堆叠。
此外，在一些示例中，可以在沟道结构530的中间部分530M的顶部处形成中间沟道插塞541。为了形成中间沟道插塞541，在示例中，去除绝缘层537的顶部部分以形成凹槽，并且然后可以沉积用于中间沟道插塞541的半导体材料以填充凹槽，并且然后可以例如通过化学机械抛光工艺去除多余的半导体材料。
在实施例中，可以形成包括牺牲层522与绝缘层521U和525的初始TSG堆叠体520U'。牺牲层522可以在随后的工艺中被栅极层523替换。在另一实施例中，可以形成包括栅极层523U与绝缘层521U和525的TSG堆叠体520U。然后，可以在初始TSG堆叠体520U'或TSG堆叠体520中形成上部部分530U。在示例中，可以将上部沟道孔蚀刻到初始TSG堆叠体520U'或TSG堆叠体520U中。上部沟道孔可以暴露中间沟道插塞542。在示例中，在用于上部部分530U的上部沟道孔531U的侧壁上形成绝缘层538(例如，氧化硅)，并且然后可以形成沟道插塞540。在示例中，为了形成沟道插塞540，沉积多晶硅，并且可以通过CMP工艺去除多余的多晶硅。沟道插塞540与中间沟道插塞541连接。
在一些示例中，可以使用合适的蚀刻工艺(例如具有硅相对于二氧化硅的相对大的选择性(例如，硅的蚀刻速率比二氧化硅的蚀刻速率大10倍以上)的蚀刻工艺)来形成凹槽591。在示例中，可以使用湿法蚀刻。凹槽591与对应的沟道插塞540自对准。
在一些示例中，在沟道插塞540的凹陷工艺之后，可以使用湿法蚀刻工艺来去除凹槽591的侧壁上的一些绝缘材料，以便扩大凹槽591。
应当注意，在一些示例中，TSG切割结构570可以在形成凹槽591之前形成。在一些其他示例中，TSG切割结构570可以在后续阶段形成。
图8B示出了在形成着陆衬垫层596之后的半导体设备500的截面图。在一个示例中，着陆衬垫层596由氮化硅形成。在另一示例中，着陆衬垫层596由氮掺杂的碳(NDC)形成。着陆衬垫层596可以通过任何合适的沉积工艺形成，沉积工艺例如原子层沉积(ALD)工艺等。着陆衬垫层596铺设在凹槽591的底部处的沟道插塞540上。着陆衬垫层596也形成在凹槽591的侧壁上以及绝缘层525上。着陆衬垫层596包括铺设在凹槽591的底部处的沟道插塞540上的部分596B，并且包括铺设在绝缘层525上的部分596T。
图8C示出了在形成(接触)隔离层597之后的半导体设备500的截面图。在示例中，隔离层597由二氧化硅形成，并且可以使用任何合适的沉积工艺形成。应当注意，凹槽591可以由隔离层597填充。还应当注意，可以执行诸如CMP工艺的附加工艺以使表面平坦化。
图8D示出了在隔离层597中形成触点孔592(由592A和592B示出)之后的半导体设备500的截面图。在示例中，可以在光致抗蚀剂或硬掩模层中限定触点孔592的图案，然后可以使用蚀刻工艺将图案转移到隔离层597中。在一些示例中，可以使用合适的蚀刻工艺，例如具有隔离层597相对于着陆衬垫层596的相对大的选择性(例如，隔离层597的蚀刻速率比着陆衬垫层596的蚀刻速率大10倍以上)的蚀刻工艺，在隔离层597中形成触点孔592。蚀刻可以在着陆衬垫层596上停止。
根据本公开内容的一方面，当触点孔592的图案与沟道结构530对准良好时，诸如592A所示的触点孔592可以着陆在着陆衬垫层596的部分596B上。在一些示例中，当触点孔的图案未与对应的沟道结构530对准时，诸如592B所示的触点孔592可以落在着陆衬垫层596的部分596T上。
图8E示出了基于触点孔592在着陆衬垫层596中形成开口598之后的半导体设备500的截面图。在一些示例中，通过被称为冲孔工艺的基于物理氩离子轰击的蚀刻工艺形成开口598。冲孔工艺可以去除着陆衬垫层596由触点孔592暴露的部分。在冲孔工艺期间，隔离层597被用作掩模层以蚀刻着陆衬垫层596由触点孔592暴露的部分，以实现与沟道插塞540的自对准。当触点孔592与沟道结构530对准时，开口598可以暴露沟道插塞540。
图8F示出了在触点孔中形成沟道触点结构590(由590A和590B示出)之后的半导体设备500的截面图。在一些示例中，在触点孔中沉积合适的导电材料，例如钛(Ti)、氮化钛(TiN)、钨等，并且然后可以例如通过CMP工艺去除多余的导电材料以形成沟道触点结构590。诸如由沟道触点结构590A所示的沟道触点结构590可以基于开口598连接到沟道插塞540。
应当注意，当沟道孔592未与沟道结构530对准时，绝缘层525可以将沟道触点结构590(例如沟道触点结构590B)与将在随后的工艺中被顶部栅极层523T替换的顶部牺牲层522T隔离。
应当注意，可以执行进一步的处理，例如用栅极层523L、523M和523U替换牺牲层522L、522M和522U，形成ACS等，以生成图5所示的最终半导体设备500。
图9示出了根据本公开内容的一些示例的存储器系统设备900的框图。存储器系统设备900包括一个或多个半导体存储器设备，例如半导体存储器设备911-914所示，一个或多个半导体存储器设备分别与半导体设备100、半导体设备500类似地配置。在一些示例中，存储器系统设备900是固态驱动器(SSD)。
存储器系统设备900包括其他合适的部件。例如，存储器系统设备900包括如图9中所示耦接在一起的接口901和主存储器控制器902。存储器系统设备900可以包括将主存储器控制器902与半导体存储器设备911-914耦接的总线920。另外，主存储器控制器902分别与半导体存储器设备911-914连接，例如由相应的控制线921-924所示。
接口901经合适地机械和电配置以在存储器系统设备900与主机设备之间进行连接，并且可以用于在存储器系统设备900与主机设备之间传递数据。
主存储器控制器902被配置为将各个半导体存储器911-914连接到接口901以进行数据传递。例如，主存储器控制器902被配置为分别向半导体存储器设备911-914提供启用/禁用信号，以启动一个或多个半导体存储器设备911-914，以进行数据传递。
主存储器控制器902负责完成存储器系统设备900内的各种指令。例如，主存储器控制器902可以执行坏块管理、错误检查和校正、垃圾收集等。
以上概述了若干示例的特征，使得本领域技术人员可以更好地理解本公开内容的方面。本领域技术人员应当理解，他们可以容易地使用本公开内容作为基础来设计或修改用于实行相同目的和/或实现本文介绍的示例的相同优点的其他工艺和结构。本领域技术人员还应当认识到，这种等同构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解，他们可以容易地使用本公开内容作为基础来设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应当认识到，这种等同构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。

Claims (20)

1.一种半导体设备，包括：
存储器堆叠体，包括栅极层和绝缘层，所述栅极层和所述绝缘层交替堆叠；
第一沟道结构，形成在所述存储器堆叠体中的第一沟道孔中，所述第一沟道结构包括与所述第一沟道结构的沟道层连接的沟道插塞；
隔离堆叠体，包括着陆衬垫层和隔离层，所述着陆衬垫层的第一部分铺设在所述沟道插塞上；以及
第一触点结构，形成在所述隔离堆叠体中，所述第一触点结构经由所述着陆衬垫层的所述第一部分中的开口连接到所述沟道插塞。
2.根据权利要求1所述的半导体设备，其中，所述着陆衬垫层从所述第一沟道孔的顶部铺设在所述第一沟道结构的凹槽中，并且所述着陆衬垫层的所述第一部分铺设在所述凹槽的底部处。
3.根据权利要求2所述的半导体设备，其中，所述凹槽与所述沟道插塞对准。
4.根据权利要求2所述的半导体设备，其中，所述凹槽比所述沟道插塞宽。
5.根据权利要求1所述的半导体设备，其中，所述第一沟道结构包括：
在所述第一沟道结构的所述沟道层与所述存储器堆叠体中的顶部栅极层之间的阻挡绝缘层、电荷存储层和隧穿绝缘层。
6.根据权利要求1所述的半导体设备，其中，所述第一沟道结构包括：
在所述第一沟道结构的所述沟道层与所述存储器堆叠体中的顶部栅极层之间的绝缘层。
7.根据权利要求6所述的半导体设备，其中，所述第一沟道结构包括：
在所述第一沟道结构的所述沟道层与所述存储器堆叠体中的另一栅极层之间的阻挡绝缘层、电荷存储层和隧穿绝缘层。
8.根据权利要求1所述的半导体设备，其中，所述隔离层和所述着陆衬垫层的蚀刻选择性超过10。
9.根据权利要求1所述的半导体设备，其中，所述隔离层由氧化硅形成，并且所述着陆衬垫层由氮化硅和/或氮掺杂的碳(NDC)形成。
10.根据权利要求1所述的半导体设备，还包括：
所述着陆衬垫层的第二部分，铺设在所述存储器堆叠体中的顶部栅极层之上的顶部绝缘层上；以及
第二触点结构，形成在所述隔离堆叠体中，其中，所述第二触点结构的底部着陆在所述着陆衬垫层的所述第二部分中，所述第二触点结构通过所述存储器堆叠体中的所述顶部绝缘层与所述顶部栅极层隔离。
11.一种用于制造半导体设备的方法，包括：
形成栅极层和绝缘层的存储器堆叠体，所述栅极层和所述绝缘层交替堆叠；
在所述存储器堆叠体中的第一沟道孔中形成第一沟道结构，所述第一沟道结构包括与所述第一沟道结构的沟道层连接的沟道插塞；
形成包括着陆衬垫层和隔离层的隔离堆叠体，所述着陆衬垫层的第一部分铺设在所述沟道插塞上；以及
在所述隔离堆叠体中形成第一触点结构，所述第一触点结构经由在所述着陆衬垫层的所述第一部分处的开口连接到所述沟道插塞。
12.根据权利要求11所述的方法，其中，形成所述隔离堆叠体还包括：
使所述沟道插塞从所述第一沟道孔的顶部凹陷以形成凹槽；以及
将所述着陆衬垫层的所述第一部分铺设在所述凹槽的底部处。
13.根据权利要求12所述的方法，还包括：
去除所述凹槽的侧壁部分以扩大所述凹槽。
14.根据权利要求12所述的方法，其中，使所述沟道插塞凹陷还包括：
使由隧穿绝缘层、电荷存储层和阻挡绝缘层围绕的所述沟道插塞凹陷。
15.根据权利要求12所述的方法，其中，使所述沟道插塞凹陷还包括：
使形成在所述存储器堆叠体的顶部选择栅极(TSG)堆叠体中的所述沟道插塞凹陷。
16.根据权利要求11所述的方法，其中，形成所述隔离堆叠体还包括：
沉积氮化硅层来作为所述着陆衬垫层。
17.根据权利要求11所述的方法，其中，形成所述隔离堆叠体还包括：
沉积氮掺杂的碳(NDC)层来作为所述着陆衬垫层。
18.根据权利要求11所述的方法，其中，形成所述第一触点结构还包括：
在所述隔离层中形成第一触点孔，所述第一触点孔着陆在所述着陆衬垫层的所述第一部分上；
使用具有所述第一触点孔的所述隔离层作为掩模层，在所述着陆衬垫层的所述第一部分中形成开口，以实现所述开口与所述沟道插塞的自对准，所述开口暴露所述沟道插塞；以及
在具有到所述沟道插塞的所述开口的所述第一触点孔中形成所述第一触点结构。
19.根据权利要求18所述的方法，其中，形成所述第一触点孔还包括：
利用所述隔离层相对于所述着陆衬垫层的大于10的蚀刻选择性来蚀刻所述隔离层。
20.一种存储器系统设备，包括：
存储器控制器，被配置为控制半导体存储器设备的数据存储操作；以及
所述半导体存储器设备，包括：
存储器堆叠体，包括栅极层和绝缘层，所述栅极层和所述绝缘层交替堆叠；
第一沟道结构，形成在所述存储器堆叠体中的第一沟道孔中，所述第一沟道结构包括与所述第一沟道结构的沟道层连接的沟道插塞；
隔离堆叠体，包括着陆衬垫层和隔离层，所述着陆衬垫层的第一部分铺设在所述沟道插塞上；以及
第一触点结构，形成在所述隔离堆叠体中，所述第一触点结构经由所述着陆衬垫层的所述第一部分中的开口连接到所述沟道插塞。
CN202180006971.5A 2021-12-30 2021-12-30 半导体设备及其制造方法 Pending CN116548078A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/143066 WO2023123204A1 (en) 2021-12-30 2021-12-30 Semiconductor device and fabrication method therefor

Publications (1)

Publication Number Publication Date
CN116548078A true CN116548078A (zh) 2023-08-04

Family

ID=86996990

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180006971.5A Pending CN116548078A (zh) 2021-12-30 2021-12-30 半导体设备及其制造方法

Country Status (4)

Country Link
US (1) US20230232626A1 (zh)
KR (1) KR20230106130A (zh)
CN (1) CN116548078A (zh)
WO (1) WO2023123204A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106206600B (zh) * 2016-09-30 2019-03-19 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109473433B (zh) * 2018-11-09 2020-06-26 长江存储科技有限责任公司 三维存储器及其制作方法

Also Published As

Publication number Publication date
US20230232626A1 (en) 2023-07-20
WO2023123204A1 (en) 2023-07-06
KR20230106130A (ko) 2023-07-12
TW202329425A (zh) 2023-07-16

Similar Documents

Publication Publication Date Title
CN109103200B (zh) 半导体器件
US11706923B2 (en) Semiconductor memory device and a method of manufacturing the same
US11309326B2 (en) Vertical semiconductor device
US11011209B2 (en) Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US11631690B2 (en) Three-dimensional memory device including trench-isolated memory planes and method of making the same
JP2023527517A (ja) メモリセルのストリングを含むメモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法
US20230066186A1 (en) Semiconductor devices, methods of manufacturing the same, and electronic systems including the semiconductor devices
US20230180475A1 (en) Method for manufacturing semiconductor device
US20220139944A1 (en) Semiconductor device and data storage system including the same
WO2023123204A1 (en) Semiconductor device and fabrication method therefor
US11915974B2 (en) Integrated circuitry, a memory array comprising strings of memory cells, a method used in forming a conductive via, a method used in forming a memory array comprising strings of memory cells
US20220336484A1 (en) Three-dimensional memory device with isolated source strips and method of making the same
WO2022108624A1 (en) Three-dimensional memory device with separated source-side lines and method of making the same
US20230138478A1 (en) Semiconductor devices and data storage systems including the same
US20240155849A1 (en) Semiconductor devices and data storage systems including the same
US20240055486A1 (en) Semiconductor device and electronic system including the same
US20230207388A1 (en) Method of manufacturing semiconductor device
US20220375862A1 (en) Semiconductor devices and memory systems including the same
WO2023028801A1 (en) Pad structures for semiconductor devices
US20230215915A1 (en) Semiconductor devices, memory devices, and methods for forming the same
US20230422523A1 (en) Three-dimensional semiconductor memory devices and electronic systems including the same
US11889684B2 (en) Three-dimensional memory device with separated source-side lines and method of making the same
US20230062069A1 (en) Semiconductor device and electronic system
US20220399368A1 (en) Semiconductor devices and data storage systems including the same
US20230361033A1 (en) Semiconductor devices and data storage systems including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination