CN117769252A - 存储器系统、半导体设备及其制造方法 - Google Patents

存储器系统、半导体设备及其制造方法 Download PDF

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Abstract

本公开的各方面提供了一种半导体设备。该半导体设备包括在第一方向上交替堆叠的导电层和绝缘层的堆叠体。导电层和绝缘层的堆叠体在第一方向上具有第一面和第二面。该半导体设备则包括所述导电层和绝缘层的堆叠体的第一面的半导体层；以及在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸的第一隔离结构。导电层和绝缘层的堆叠体的子集包括第一导电层。第一隔离结构将第一导电层的第一部分与第一导电层的第二部分分隔开。

Description

存储器系统、半导体设备及其制造方法
技术领域
本申请描述了整体涉及存储器系统、半导体设备和半导体设备的制造过程的实施例。
背景技术
半导体制造商开发了垂直设备技术，例如三维(3D，three dimensional)NAND闪存存储器技术等，以实现更高的晶体管密度而无需更小的晶体管。在一些示例中，3D NAND存储器设备包括垂直存储器单元串的阵列。每个垂直存储器单元串包括多个串联连接的存储器单元。增大垂直存储器单元串中存储器单元的数量能够增大数据存储密度。
发明内容
本公开的各方面提供了一种半导体设备，该半导体设备包括在第一方向上交替堆叠的导电层和绝缘层的堆叠体。导电层和绝缘层的堆叠体在第一方向上具有第一面和第二面。该半导体设备则包括所述导电层和绝缘层的堆叠体的第一面的半导体层；以及在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸的第一隔离结构。导电层和绝缘层的堆叠体的子集包括第一导电层。第一隔离结构将第一导电层的第一部分与第一导电层的第二部分分隔开。
在一些实施例中，该半导体设备包括在第一方向上穿过导电层和绝缘层的堆叠体延伸的第一栅极线缝隙(GLS，first gate line slit)结构和第二GLS结构。第一GLS结构和第二GLS结构在垂直于第一方向的第二方向上平行。第一隔离结构在第一GLS结构和第二GLS结构之间，并且平行于第一GLS结构和第二GLS结构。在一些示例中，该半导体设备还包括在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸的第二隔离结构。第二隔离结构和第一隔离结构在第一GLS结构和第二GLS结构之间，并且平行于第一GLS结构和第二GLS结构。
在一些示例中，导电层和绝缘层的堆叠体的子集包括第一导电层和至少第二导电层。
在一些实施例中，第一导电层的第一部分和第一导电层的第二部分之间的第一隔离结构的第一宽度宽于半导体层的第一部分和半导体层的第二部分之间的第二宽度。
在一些示例中，该半导体设备包括连接到第一导电层的第一部分的第一接触结构，以及连接到第一导电层的第二部分的第二接触结构。
在一些示例中，该半导体层包括多晶硅。
本公开的各方面提供了一种用于制造半导体设备的方法。该方法包括形成在第一方向上交替堆叠的导电层和绝缘层的堆叠体。导电层和绝缘层的堆叠体在第一方向上具有第一面和第二面。然后，该方法包括在导电层和绝缘层的堆叠体的第一面形成半导体层，以及形成第一隔离结构，该第一隔离结构在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸。导电层和绝缘层的堆叠体的子集包括第一导电层。第一隔离结构将第一导电层的第一部分与第一导电层的第二部分分隔开。
在一些示例中，该方法包括形成在第一方向上穿过导电层和绝缘层的堆叠体延伸的第一栅极线缝隙(GLS)结构和第二GLS结构。第一GLS结构和第二GLS结构在垂直于第一方向的第二方向上平行。第一隔离结构在第一GLS结构和第二GLS结构之间，并且平行于第一GLS结构和第二GLS结构。
在一些实施例中，该方法包括在第一GLS结构和第二GLS结构之间形成在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸的第二隔离结构。第二隔离结构和第一隔离结构在第一GLS结构和第二GLS结构之间，并且平行于第一GLS结构和第二GLS结构。
为了形成第一隔离结构，在一些示例中，该方法包括在半导体层、以及导电层和绝缘层的堆叠体的子集中形成沟槽；以及利用绝缘材料填充沟槽。为了形成该沟槽，该方法包括执行第一蚀刻工艺，所述第一蚀刻工艺在第一方向上在半导体层、以及导电层和绝缘层的堆叠体的子集中生成开口；以及执行第二蚀刻工艺，所述第二蚀刻工艺基于开口使第一导电层凹陷。
在一些实施例中，为了利用绝缘材料填充沟槽，该方法包括使用原子层沉积(ALD，atomic layer deposition)沉积绝缘材料。
在一些示例中，为了形成半导体层，该方法包括从导电层和绝缘层的堆叠体的第一面去除初始层堆叠体，以及在导电层和绝缘层的堆叠体的第一面沉积半导体层。
本公开的各方面提供了一种包括第一管芯和第二管芯的半导体存储器设备。该第一管芯包括在第一方向上交替堆叠的导电层和绝缘层的堆叠体。导电层和绝缘层的堆叠体在第一方向上具有第一面和第二面。该第一管芯还包括在导电层和绝缘层的堆叠体的第一面的半导体层，以及在第一方向上穿过半导体层、以及导电层和绝缘层的堆叠体的子集延伸的第一隔离结构。该导电层和绝缘层的堆叠体的子集包括第一导电层，该第一隔离结构将第一导电层的第一部分与第一导电层的第二部分分隔开。该第二管芯与第一管芯键合并且距导电层和绝缘层的堆叠体的第二面比第一面更近。
本公开的各方面提供了一种包括与半导体存储器设备耦合的存储器控制器的存储器系统。该存储器控制器能够控制半导体存储器设备的数据存储操作。
附图说明
在阅读附图时，从以下具体实施方式部分可以最好地理解本公开的各方面。要指出的是，根据业内标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰，可以任意增大或减小各种特征的尺寸。
图1A-1C示出了根据本公开一些实施例的半导体设备的截面图。
图2示出了对应于一些示例中的半导体设备的示意图。
图3示出了勾勒出一些示例中的过程的流程图。
图4A-4R示出了根据一些实施例的在晶圆级制造的各个中间步骤的半导体设备的截面图。
图5示出了根据本公开一些示例的存储器系统设备的框图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同的实施例或示例。下文描述部件和布置的具体示例以简化本公开。这些当然仅仅是示例而并非意在加以限制。例如，以下描述中在第二特征上方或上形成第一特征可以包括这样的实施例，其中，第一和第二特征被形成为直接接触，还可以包括可以在第一和第二特征之间形成额外特征的实施例，使得第一和第二特征可以不直接接触。此外，本公开可以在各个示例中重复使用作为附图标记的数字和/或字母。这种重复的目的是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，空间相对术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中为了描述的方便用于描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所示取向之外的设备使用或操作过程中的不同的取向。装置可以以另外的方式取向(旋转90度或在其他的取向)，并且本文中使用的空间相对描述词可以类似被相应地解释。
三维(3D)NAND闪存存储器中的存储器单元串通常包括存储器单元晶体管、一个或多个顶部选择晶体管和一个或多个底部选择晶体管。(多个)顶部选择晶体管可以基于施加于(多个)顶部选择晶体管的(多个)顶部选择栅极(TSG，top select gate)上的(多个)控制信号将存储器单元与位线耦合或解耦。(多个)底部选择晶体管可以基于施加于(多个)底部选择晶体管的(多个)底部选择栅极(BSG，bottom select gate)上的(多个)控制信号将存储器单元与垂直存储器单元串阵列的阵列公共源极(ACS，array common source)耦合或解耦。
在一些示例中，垂直存储器单元串阵列可以基于TSG切割结构和BSG切割结构分成多个子阵列(也称为指状部)。子阵列可以基于分别针对子阵列的顶部选择晶体管和底部选择晶体管的控制信号而与位线和/或ACS端子逐个耦合或解耦。TSG切割结构和BSG切割结构在子阵列级别实现操作(例如，擦除操作、读取操作、编程操作等)，并且能够改善存储器单元的电子性质，例如更好地控制存储器单元的阈值电压。
在一些相关示例中，在后栅极工艺中利用栅极层替换牺牲层之前形成BSG切割结构。利用栅极层替换牺牲层是经由用于栅极线缝隙结构的沟槽进行的。当在两个相邻沟槽之间形成多个BSG切割结构时，由于多个BSG切割结构的阻挡，在多个BSG切割结构之间的部分，用栅极层替换牺牲层可能会失败。因此，在相关示例中，在两个相邻栅极线缝隙结构之间仅形成一个BSG切割结构。
一些半导体技术使用相对于晶圆的正面处理和背面处理来形成半导体设备的结构。本公开的各方面提供了使用背面处理为形成于晶圆的正面上的垂直存储器单元串阵列形成BSG切割结构的技术。BSG切割结构可以在后栅极工艺中在利用栅极层替换牺牲层之后形成。于是，可以在两个相邻的栅极线缝隙结构之间形成一个或多个BSG切割结构。要指出的是，本公开不限于后栅极工艺，本公开中公开的技术可以用于先栅极工艺中。
图1A-1C示出了根据本公开一些实施例的半导体设备100的截面图。图1A示出了沿图1B和图1C中所示半导体设备100的A’A线的截面图，图1B示出了沿图1A所示半导体设备100的B’B线的截面图，图1C示出了沿图1A所示半导体设备100的C’C线的截面图。要指出的是，为了容易例示，特征未按比例绘制，并且为了清晰，省略了一些部件(例如，TSG切割结构等)。
如图1A-1C所示，半导体设备100的第一管芯包括诸如第一区域101、第二区域102、第三区域103和第四区域104的区域，以及区域中形成的结构。具体而言，第一区域101也称为核心区域101，核心区域101中形成有沟道结构130；第二区域102也称为阶梯区域102，阶梯区域102中形成有虚设沟道结构150；第三区域103也称为栅极线缝隙区域103，栅极线缝隙区域103中形成有栅极线缝隙结构140；第四区域104在一些示例中也称为外围接触区域104，外围接触区域104中形成有外围接触结构160。
根据本公开的一些方面，半导体设备100的第一管芯包括相邻栅极线缝隙结构140之间的一个或多个BSG切割结构190。一个或多个BSG切割结构190可以将两个相邻栅极线缝隙结构140之间的沟道结构130的阵列分隔成子阵列，在一些示例中，子阵列也称为指状部。在图1A-1C中所示的示例中，半导体设备100的第一管芯包括相邻栅极线缝隙结构140之间的3个BSG切割结构190，三个BSG切割结构190将相邻栅极线缝隙结构140之间的沟道结构130的阵列分隔成4个子阵列，由SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4示出。
具体而言，BSG切割结构190由(多种)绝缘材料形成，BSG切割结构190能够切割穿过底部选择晶体管的一个或多个栅极层，使其形成独立的子部分，例如由子部分191-1、191-2、191-3和191-4所示。子部分由BSG切割结构190彼此隔离。此外，可以在阶梯区域102中形成独立的接触结构(未示出)，以分别连接子部分191-1、191-2、191-3和191-4与驱动电路，以向子部分191-1、191-2、191-3和191-4提供相应的控制信号。因此，控制信号然后能够控制相应子阵列SUB-ARRAY1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4与阵列公共源极(ACS)端子的耦合/解耦。
要指出的是，BSG切割结构190能够在核心区域101和阶梯区域102中延伸以将一个或多个栅极层分隔成独立的子部分。
还要指出的是，在一些示例中，可以形成TSG切割结构(未示出)并且可以在Z方向上与BSG切割结构190对准。
要指出的是，如图1A中所示，半导体设备100可以包括(多个)附加管芯，例如第二管芯。在一些示例中，半导体设备100包括面对面(正面对正面)键合的第一管芯和第二管芯。例如，第一管芯包括形成于正面上的存储器单元阵列并且可以被称为阵列管芯；第二管芯包括形成于正面上的外围电路并且可以被称为外围管芯。在一些示例中，使用互补金属氧化物半导体(CMOS，complementary metal–oxide–semiconductor)技术形成外围电路，并且外围管芯也称为CMOS管芯。
应当指出，在一些其他实施例中，半导体设备可以包括多个阵列管芯和CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠设置并且键合到一起。CMOS管芯分别耦合到多个阵列管芯并且可以驱动相应的阵列管芯。
半导体设备100可以是任何适当规模的设备，例如晶圆规模、芯片规模、封装规模等。在一些示例中(例如，晶圆规模)，半导体设备100至少包括面对面键合的第一晶圆和第二晶圆。阵列管芯与其他阵列管芯一起设置于第一晶圆上，CMOS管芯与其他CMOS管芯一起设置于第二晶圆上。第一晶圆和第二晶圆被键合在一起，从而第一晶圆上的阵列管芯与第二晶圆上的对应CMOS管芯键合在一起。在一些示例(例如，芯片规模)中，半导体设备100是至少具有键合在一起的阵列管芯和CMOS管芯的芯片。在示例中，芯片是从键合在一起的晶圆分割的。在另一个示例中(例如，封装规模)，半导体设备100是包括封装衬底上组装的一个或多个半导体芯片的半导体封装。
图1A示出了核心区域101中的多个沟道结构、栅极线缝隙区域103中的两个栅极线缝隙结构140、阶梯区域102中的虚设沟道结构150以及外围接触区域104中的外围接触结构160。
沟道结构130包括形成于第二层堆叠体120中的主体部分132以及第一层堆叠体110中的末端部分131。第一层堆叠体110包括半导体层111。在示例中，通过使用背面处理替换停止层(未示出)来形成半导体层111。第二层堆叠体120包括在阵列管芯的正面上交替堆叠的栅极层123和绝缘层121。正面与背面相对。
在一些实施例中，沟道结构130具有柱形，其沿垂直于主表面X-Y平面的方向的Z方向延伸。在实施例中，沟道结构130在X-Y平面内按照圆形形状(或椭圆形状或多边形形状)由材料形成，并且在Z方向上延伸。例如，沟道结构130包括功能层，诸如阻挡绝缘层133(例如，氧化硅)、电荷存储层134(例如，氮化硅)、隧道绝缘层135(例如，氧化硅)、半导体层136和绝缘层137，它们在X-Y平面内具有圆形形状(或椭圆形状或多边形形状)，并且在Z方向上延伸。在示例中，阻挡绝缘层133(例如，氧化硅)形成于用于沟道结构130的沟道孔的侧壁上，之后从侧壁顺次堆叠电荷存储层134(例如，氮化硅)、隧道绝缘层135、半导体层136和绝缘层137。半导体层136可以是任何适当半导体材料，诸如多晶硅或单晶硅，并且该半导体材料可以是未掺杂的，或者可以包括p型或n型掺杂剂。在一些示例中，该半导体材料是未掺杂的本征硅材料。然而，由于缺陷的原因，在一些示例中，本征硅材料可能具有1010cm-3量级的载流子密度。绝缘层137由诸如氧化硅和/或氮化硅的绝缘材料形成，并且/或者可以被形成为空气隙。
根据本公开的一些方面，沟道结构130和第二层堆叠体120一起形成了垂直存储器单元串。例如，半导体层136对应于存储器单元串中的晶体管的沟道部分，并且栅极层123对应于垂直存储器单元串中的晶体管的栅极。一般地，晶体管具有控制沟道的栅极，并且具有沟道两侧的漏极和源极。为了简单起见，在图1A的示例中，图1A中的晶体管的沟道的上侧被称为漏极，并且图1A中的晶体管的沟道的底侧被称为源极。应当指出，可以在某些驱动配置下交换漏极和源极。在图1A的示例中，半导体层136对应于各晶体管的连接起来的沟道。对于特定晶体管而言，该特定晶体管的漏极与特定晶体管上方的上方晶体管的源极连接，并且该特定晶体管的源极与该特定晶体管下方的下方晶体管的漏极连接。于是，垂直存储器单元串中的各晶体管串联连接。
在图1A的示例中，末端部分131包括半导体层136的一部分和绝缘层137的一部分。在一些示例中，通过背面处理去除末端部分131处的阻挡绝缘层133、电荷存储层134和隧道绝缘层135。在一些示例中，对应于末端部分131的初始末端部分也包括阻挡绝缘层133、电荷存储层134和隧道绝缘层135。初始末端部分形成于核心区域101中具有停止层(未示出)的初始第一层堆叠体中。可以通过背面处理来去除停止层。通过背面处理去除初始末端部分处的阻挡绝缘层133、电荷存储层134和隧道绝缘层135。此外，可以通过背面处理来形成半导体层111。
根据本公开的一些方面，末端部分131处的半导体层136对应于垂直存储器单元串的源极端子，并且第一堆叠体110中的半导体层111被配置成将垂直存储器单元串阵列的源极端子连接到阵列公共源极(ACS)端子，例如P2所示。在图1A的示例中，半导体层111包括第一半导体层113和第二半导体层112。在示例中，第二半导体层112是半导体层111的体部分112，第一半导体层113是半导体层111的衬垫部分113(例如，共形部分)。衬垫部分113与半导体层136接触。在示例中，衬垫部分113可以通过离子注入掺杂，以实现期望的掺杂分布。在另一个示例中，半导体层111仅包括与半导体层136接触的体部分112。在一些示例中，半导体层111是硅材料，诸如掺杂多晶硅(诸如N型掺杂硅、P型掺杂硅)等。
在图1A-1C的示例中，栅极线缝隙(GLS)结构140中的每个形成于第二层堆叠体120中，末端部分位于第一层堆叠体110中。GLS结构140可以用于促进在后栅极工艺中以栅极层123代替牺牲层。在一些示例中，通过用一种或多种电介质材料填充沟槽来形成GLS结构140。要指出的是，GLS结构140之间的沟道结构130的量和布置可以变化。
GLS结构140的末端部分在第一层堆叠体110中。在一些示例中，GLS结构140的末端部分形成于栅极线缝隙区域103中的具有停止层(未示出)的初始第一层堆叠体中。可以通过背面处理来去除停止层。此外，可以通过背面处理来形成半导体层111。
要指出的是，在一些示例(未示出)中，GLS结构140可以包括导电材料(未示出)，并且可以被配置成充当ACS端子。
在图1A的示例中，在阶梯区域102中以阶梯台阶的形式布置栅极层123和绝缘层121。例如，每个阶梯台阶可以包括一对或多对绝缘层121和栅极层123。阶梯区域102也用绝缘材料163填充并且与其他区域进行平面化。栅极接触结构(例如，图1A中所示的栅极接触结构151、图1C中所示的栅极结构151以及栅极结构152-154)可以设置于阶梯台阶上并且连接到相应的栅极层123。栅极接触结构用于将驱动电路连接至相应的栅极层123，以控制堆叠的存储器单元和选择栅极。
在图1A-1C的示例中，在阶梯区域102中形成虚设沟道结构150，其中末端部分在第一堆叠体110中。虚设沟道结构150可以防止第二层堆叠体120在后栅极工艺中利用栅极层123替换牺牲层期间坍塌。虚设沟道结构150可以包括一种或多种电介质材料。在示例中，虚设沟道结构150可以设置于GLS结构140之间的阶梯区域102中。在另一个示例中，也可以在核心区域101中设置一个或多个虚设沟道结构150。
虚设沟道结构150的末端部分在第一层堆叠体110中。在一些示例中，虚设沟道结构150的末端部分形成于阶梯区域102中的具有停止层(未示出)的初始第一层堆叠体中。可以通过背面处理来去除停止层。此外，可以通过背面处理来形成半导体层111。
在图1A-1C的示例中，在外围接触区域104中形成外围接触结构160。在图1A的示例中，外围接触区域104用绝缘材料163填充，并且与其他区域进行平面化。外围接触结构160能够从阵列管芯的正面延伸到阵列管芯的背面，并导电互连阵列管芯的正面上的导电结构与阵列管芯背面上的导电结构。在示例中，外围接触结构160可以导电互连阵列管芯正面上的键合结构与阵列管芯背面上的焊盘结构。阵列管芯正面上的键合结构可以与CMOS管芯上的键合结构键合。
在示例中，外围接触结构160穿过帽盖层125和绝缘层163延伸，并且与导电层167接触。要指出的是，本公开不限制外围接触结构160的末端位置，外围接触结构160的末端可以与顶部蚀刻停止层115处于相同层级或者可以延伸穿过顶部蚀刻停止层115。在一些示例中，将导电层167图案化成焊盘结构。外围接触结构160的末端与导电层167的对应于焊盘结构P1的部分接触。导电层167可以包括一种或多种金属材料，例如铝(Al)、钛(Ti)等。导电层167可以通过绝缘层165(例如，氧化硅)和间隔体层166(例如，氧化硅)与半导体层111分开。
根据本公开的一些方面，BSG切割结构190由(多种)绝缘材料通过背面处理形成。BSG切割结构190延伸穿过第一层堆叠体110，进入第二层堆叠体120中，并且将底部选择晶体管的一个或多个栅极层123分隔成子部分。例如，当垂直存储器单元串包括一个底部选择晶体管时，BSG切割结构190延伸到第二层堆叠体120中并且将底部选择晶体管的栅极层123-B切割(分隔)成子部分，例如子部分191-1、191-2、191-3和191-4。在另一个示例中，当垂直存储器单元串包括两个底部选择晶体管时，BSG切割结构190延伸到第二层堆叠体120中，并且将底部选择晶体管的两个栅极层123(例如，栅极层123-B和图1A中在Z方向上在栅极层123-B上方的另一个栅极层123)切割成子部分。在一些示例中，基于绝缘层165形成BSG切割结构190，从而其具有与绝缘层165相同的材料。要指出的是，BSG切割结构190可以由与绝缘层165不同的材料形成。
在一些示例中，通过向第一堆叠体110和第二堆叠体120的子集中生成沟槽并向沟槽中填充绝缘材料来形成BSG切割结构190。在示例中，在生成沟槽之后，执行蚀刻工艺，该蚀刻工艺能够在Y方向上使(多个)栅极层，诸如栅极层123(B)凹陷，以扩大(多个)栅极层中的沟槽开口，以便避免残余的诱发短路。因此，BSG切割结构190能够具有(多个)栅极层各部分之间较大的宽度。在图1A的示例中，BSG切割结构190可以具有栅极层123(B)的各部分之间的第一宽度W1，并且具有半导体层111的各部分之间的第二宽度W2。在一些示例中，第一宽度W1比第二宽度W2更宽。
根据本公开的一方面，在一些示例中，可以通过各个控制信号控制相应子阵列SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4的底部选择晶体管的栅极。例如，半导体设备100包括阶梯区域102中导电连接到子部分191-1的第一栅极接触结构151；阶梯区域102中导电连接到子部分191-2的第二栅极接触结构152；阶梯区域102中导电连接到子部分191-3的第三栅极接触结构153；阶梯区域102中导电连接到子部分191-4的第四栅极接触结构154。第一栅极接触结构151、第二栅极接触结构152、第三栅极接触结构153和第四栅极接触结构154可以连接到不同的驱动电路。因此，在一些示例中，可以单独控制子阵列SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4进行各种操作，例如擦除操作、读取操作、编程操作。在示例中，子阵列SUB-ARRAY1擦除得比子阵列SUB-ARRAY 2、SUB-ARRAY3和SUB-ARRAY 4更慢。在示例中，一开始，在子阵列SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY3和SUB-ARRAY 4处在擦除循环中执行擦除操作。在成功擦除子阵列SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4之后，可以在子阵列SUB-ARRAY 1处在擦除循环中执行擦除操作，而不在子阵列SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4处执行。于是，在示例中可以针对子阵列SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4避免过擦除。
图2示出了对应于一些示例中的半导体设备100的示意图200。示意图200示出了代表SUB-ARRAY 1中的垂直存储器单元串的垂直存储器单元串210；代表SUB-ARRAY 2中的垂直存储器单元串的垂直存储器单元串220；代表SUB-ARRAY 3中的垂直存储器单元串的垂直存储器单元串230；以及代表SUB-ARRAY 4中的垂直存储器单元串的垂直存储器单元串240。SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4中的垂直存储器单元串可以共享阵列公共源极(ACS)端子。
在图2中，垂直存储器单元串210、220、230和240的每个包括顶部选择晶体管、N个存储器单元晶体管(N是正整数)和底部选择晶体管。用于N个存储器单元晶体管的栅极层连接在SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4的区域中，垂直存储器单元串210、220、230和240共享字线控制信号。例如，垂直存储器单元串210的最顶部存储器单元晶体管的栅极、垂直存储器单元串220的最顶部存储器单元晶体管的栅极、垂直存储器单元串230的最顶部存储器单元晶体管的栅极、垂直存储器单元串240的最顶部存储器单元晶体管的栅极连接于相同的栅极层中，并且可以由相同的字线控制信号WL-1控制。类似地，垂直存储器单元串210的最底部存储器单元晶体管的栅极、垂直存储器单元串220的最底部存储器单元晶体管的栅极、垂直存储器单元串230的最底部存储器单元晶体管的栅极、垂直存储器单元串240的最底部存储器单元晶体管的栅极连接于相同的栅极层中，并且可以由相同的字线控制信号WL-N控制。
不过，用于SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY 4中的底部选择晶体管的栅极层由BSG切割结构190分隔成子部分，例如子部分191-1、191-2、191-3和191-4。垂直存储器单元串210、220、230和240可以具有个体底部选择栅极控制信号。例如，垂直存储器单元串210的底部选择晶体管的栅极由底部选择栅极控制信号BSG-1控制；垂直存储器单元串220的底部选择晶体管的栅极由底部选择栅极控制信号BSG-2控制；垂直存储器单元串230的底部选择晶体管的栅极由底部选择栅极控制信号BSG-3控制；垂直存储器单元串240的底部选择晶体管的栅极由底部选择栅极控制信号BSG-4控制。
类似地，在一些示例中，用于SUB-ARRAY 1、SUB-ARRAY 2、SUB-ARRAY 3和SUB-ARRAY4中的顶部选择晶体管的栅极层由TSG切割结构分隔，并且垂直存储器单元串210、220、230和240可以具有个体顶部选择栅极控制信号。例如，垂直存储器单元串210的顶部选择晶体管的栅极由顶部选择栅极控制信号TSG-1控制；垂直存储器单元串220的顶部选择晶体管的栅极由顶部选择栅极控制信号TSG-2控制；垂直存储器单元串230的顶部选择晶体管的栅极由顶部选择栅极控制信号TSG-3控制；垂直存储器单元串240的顶部选择晶体管的栅极由顶部选择栅极控制信号TSG-4控制。
尽管图2中的示例在垂直存储器单元串中使用了一个顶部选择晶体管和一个底部选择晶体管，但要理解，垂直存储器单元串可以在每个串中具有超过一个顶部选择晶体管和/或超过一个底部选择晶体管。
图3示出了勾勒出一些示例中的过程300的流程图。过程300可以用于形成半导体设备，例如半导体设备100等。该过程开始于S301，并且进行至S310。
在S310，在第一管芯，例如阵列管芯上形成层堆叠体(例如，第二堆叠体120)。层堆叠体包括在第一方向，例如图1A中的Z方向上交替堆叠的导电层(例如，栅极层123)和绝缘层(例如，绝缘层121)。层堆叠体在第一方向上具有第一面(例如，背面)和第二面(例如，正面)。
在S320，在层堆叠体的第一面形成半导体层(例如，半导体层111)。
在S330，形成一个或多个隔离结构。一个或多个隔离结构(例如，BSG切割结构190)可以在第一方向上延伸穿过半导体层和层堆叠体的子集。层堆叠体的子集至少包括第一导电层，例如栅极层123-B。一个或多个隔离结构将第一导电层分隔成多个部分。
在一些示例中，GLS结构被形成并且可以在第一方向上延伸穿过层堆叠体。GLS结构在垂直于第一方向(例如，Z方向)的第二方向(例如，X方向)上平行。一个或多个隔离结构在两个相邻GLS结构之间并且平行于GLS结构。
在一些示例中，为了形成隔离结构，在半导体层、以及导电层和绝缘层的堆叠体子集中形成沟槽。然后，将绝缘材料填充到沟槽中。
在一些示例中，为了向半导体层、以及导电层和绝缘层的堆叠体的子集中形成沟槽，执行第一蚀刻工艺，第一蚀刻工艺能够在第一方向上在半导体层、以及导电层和绝缘层的堆叠体的子集中生成开口。然后，执行第二蚀刻工艺，第二蚀刻工艺能够基于开口使第一导电层(例如，在Y方向上)凹陷。
在一些示例中，为了利用绝缘材料填充沟槽，可以使用原子层沉积(ALD)来沉积绝缘材料。
在一些示例中，为了形成半导体层，可以从导电层和绝缘层的堆叠体的第一面去除初始层堆叠体，然后可以在导电层和绝缘层的堆叠体的第一面沉积半导体层。
图4A-4R示出了根据本公开的一些实施例，在晶圆级制造的各中间步骤，半导体设备(诸如半导体设备100)的截面图。要指出的是，尽管使用后栅极工艺例示半导体设备100的制造步骤，但半导体设备100可以通过先栅极工艺形成。
为了容易例示，图4A-4R中示出了一个沟道结构130、一个栅极线缝隙结构140、一个虚设沟道结构150、一个外围接触结构160、一个栅极接触结构171和一个BSG切割结构190。要指出的是，可以执行相同的处理步骤来形成多个沟道结构130、多个栅极线缝隙结构140、多个虚设沟道结构150、多个外围接触结构160、多个栅极接触结构和多个BSG切割结构190。
图4A示出了在衬底171上沉积初始第一层堆叠体110’之后的半导体设备100的截面图。衬底171也称为第一晶圆或阵列晶圆。在图4A的示例中，初始第一堆叠体110’包括在衬底171上顺序沉积的第一氧化物层173、停止层175、第二氧化物层177、顶部蚀刻停止层115和第三氧化物层179。顶部蚀刻停止层115和停止层175用于不同蚀刻工艺的蚀刻停止，将在以下描述中详细描述。在示例中，停止层175包括钨，并且具有某一厚度以确保用于形成沟道结构的沟道孔的蚀刻、用于形成虚设沟道结构的虚设沟道孔的蚀刻以及用于形成栅极线缝隙结构的沟槽的蚀刻能够在停止层175中停止。在一些示例中，在稍晚的工艺中使用背面处理去除钨，然后可以形成半导体层111。要指出的是，本公开不限制停止层175为钨，停止层175可以是其他适当材料。在示例中，停止层175是多晶硅，可以去除停止层175并且然后可以形成半导体层111。在另一个示例中，停止层175为多晶硅，不需要去除停止层175，并且停止层可以是半导体层111。还要指出的是，可以利用其他适当材料，例如氮化硅等替代第一氧化物层173和第二氧化物层177。在一些示例中，顶部蚀刻停止层115是多晶硅层。
图4B示出了穿过初始第二层堆叠体120’蚀刻用于形成沟道结构的沟道孔183之后的半导体设备100的截面图。沟道孔183的蚀刻在停止层175中停止。例如，在初始第一层堆叠体110’上方形成初始第二层堆叠体120’。初始第二层堆叠体120’可以包括在Z方向上交替堆叠的绝缘层121(例如，氧化硅)和牺牲栅极层122(例如，氮化硅)。然后，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定沟道孔的图案，并且使用蚀刻技术将图案转移到初始第二层堆叠体120’和初始第一层堆叠体110’中，并且蚀刻在停止层175中停止。
图4C示出了形成沟道结构130之后的半导体设备100的截面图。在示例中，阻挡绝缘层133(例如，二氧化硅)形成于沟道孔的侧壁上，之后从侧壁顺次堆叠电荷存储层134(例如，氮化硅)、隧道绝缘层135、半导体层136和绝缘层137。
要指出的是，沟道结构130不限于如图4C所示的单叠层(deck)形式。在一些示例(未示出)中，使用多叠层技术形成沟道结构130。例如，沟道结构130包括下叠层中的下沟道结构和上叠层中的上沟道结构。下沟道结构和上沟道结构被适当接合以形成沟道结构130。
图4D示出了穿过阶梯区域中的层蚀刻用于形成虚设沟道结构的虚设沟道孔185之后的半导体设备100的截面图。在一些示例中，台阶阶梯适合形成于阶梯区域中，并且填充绝缘材料163(例如，氧化硅)并进行适当平面化(例如，使用CMP)。然后，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定虚设沟道孔的图案，并且使用蚀刻技术将图案转移到阶梯区域中的层中，并且蚀刻在停止层175中停止。
图4E示出了形成虚设沟道结构150之后的半导体设备100的截面图。在一些示例中，在虚设沟道孔中形成一个或多个绝缘层。在示例中，沉积一个或多个绝缘层，并且可以例如通过化学机械抛光(CMP)和/或蚀刻工艺去除虚设沟道孔外部区域的过剩绝缘材料。
图4F示出了穿过栅极线缝隙区域中的层蚀刻用于形成栅极线缝隙结构的沟槽184之后的半导体设备100的截面图。沟槽184也称为栅极线缝隙或栅极线切口。在一些示例中，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定沟槽的图案，并且使用蚀刻技术将图案转移到初始第二层堆叠体120’和初始第一层堆叠体110’中，并且蚀刻在停止层175中停止。
要指出的是，在一些示例中，在形成栅极线缝隙结构之前在正面上沉积初始帽盖层，例如由125’所示。在示例中，初始帽盖层125’可以是二氧化硅。
图4G示出了在栅极线缝隙区域103中形成栅极线缝隙结构140之后的半导体设备100的截面图。
在一些示例中，使用沟槽，可以由栅极层123替换牺牲栅极层122以形成第二层堆叠体120。在示例中，经由沟槽向牺牲栅极层122施加蚀刻剂以去除牺牲栅极层。在示例中，牺牲栅极层由氮化硅制成，并且经由沟槽施加热硫酸(H2SO4)，以去除牺牲栅极层。此外，经由沟槽形成针对阵列区域内的晶体管的栅极堆叠体。在示例中，栅极叠堆体由高k电介质层、胶粘层和金属层形成。高k电介质层可以包括提供较大介电常数的任何适当材料，例如，氧化铪(HfO2)、二氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化钛酸锶(SrTiO3)、二氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等。粘胶层可以包括难熔金属，诸如钛(Ti)、钽(Ta)和它们的氮化物，诸如TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，诸如钨(W)、铜(Cu)等。
此外，可以填充沟槽以形成栅极线缝隙结构140。在一些示例中，在沟槽中形成一个或多个绝缘层。在示例中，沉积一个或多个绝缘层，并且例如通过CMP和/或蚀刻工艺去除沟槽外部区域的过剩绝缘材料。在一些示例中，可以使用诸如钨的导电材料来形成栅极线缝隙结构140中的阵列公共源极端子。
在一些示例中，可以沉积附加帽盖层，例如氧化硅，并进行平面化。在图4G中，帽盖层的组合被示为帽盖层125。
图4H示出了生成接触孔之后的半导体设备100的截面图。例如，穿过外围接触区域104中的层蚀刻用于形成外围接触结构的接触孔186。在一些示例中，外围接触结构可以与栅极接触结构同时形成。在图4H的示例中，在阶梯区域102中形成用于形成栅极接触结构的接触孔156。在示例中，通过相同的工艺形成接触孔186和接触孔156。例如，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定接触孔186和接触孔156的图案，并执行接触蚀刻工艺以将图案转移到帽盖层125和绝缘材料163中，并且接触蚀刻工艺能够基于用于接触蚀刻工艺的蚀刻停止材料而停止。在示例中，接触蚀刻工艺可以被配置成基于钨而停止蚀刻。例如，栅极层123和停止层175由钨制成，从而孔176的蚀刻能够基于栅极层123-B停止，孔186的蚀刻能够基于停止层175停止。
根据本公开的一些方面，形成用于连接BSG部分，例如191-1、191-2、191-3和191-4等的独立接触孔。
要指出的是，在一些示例中，可以独立地形成外围接触结构和栅极接触结构(也称为字线接触结构)。可以通过能够被配置成基于不同材料而停止蚀刻的不同接触蚀刻工艺来形成用于外围接触结构的接触孔和用于栅极接触结构的接触孔。在示例中，生成用于外围接触结构的接触孔(例如，接触孔186)的接触蚀刻工艺可以被配置成基于顶部蚀刻停止层115而停止蚀刻。
图4I示出了在接触孔中形成诸如外围接触结构160和栅极接触结构151的接触结构之后的半导体设备100的截面图。例如，可以将适当的衬垫层(例如，钛/氮化钛)和金属层(例如，钨)填充到接触孔186和156中以形成外围接触结构160和栅极接触结构151。要指出的是，可以形成分别连接到子部分191-1、191-2、191-3和191-4的栅极接触结构。
根据本公开的一方面，可以在阵列晶圆的正面上进一步执行附加工艺，以在阵列晶圆的正面上形成附加结构(未示出)，例如一个或多个金属线的层等。
在一些实施例中，然后在阵列晶圆的正面上形成键合结构(未示出)。此外，在实施例中，将阵列晶圆与CMOS晶圆面对面键合。在另一个示例中，将阵列晶圆与载体晶圆键合。然后，可以在阵列晶圆上执行背面处理。
图4J示出了通过背面处理去除停止层175之后的半导体设备100的截面图。在一些示例中，通过背面处理去除衬底171，例如，在阵列晶圆的背面上施加CMP工艺和/或蚀刻工艺。然后，通过背面处理去除氧化物层173，例如，在阵列晶圆的背面上施加CMP工艺和/或蚀刻工艺。然后，通过背面处理去除停止层175，例如，在阵列晶圆的背面上施加CMP工艺和/或蚀刻工艺。
结果，沟道结构130的末端、栅极线缝隙结构140的末端、虚设沟道结构150的末端和外围接触结构160的末端可以从阵列晶圆的背面暴露。
图4K示出了在通过背面处理从沟道结构130的末端去除阻挡绝缘层、电荷存储层和隧道绝缘层之后的半导体设备100的截面图。在一些示例中，阻挡绝缘层由氧化硅制成，电荷存储层由氮化硅制成，隧道绝缘层由氧化硅制成，可以适当配置去除氧化硅、氮化硅和氧化硅的蚀刻工艺，以从沟道结构130的末端去除阻挡绝缘层、电荷存储层和隧道绝缘层。要指出的是，通过背面处理还去除了第二氧化物层177。在一些示例中，保护被顶部蚀刻停止层115覆盖的区域，使其不受去除阻挡绝缘层、电荷存储层和隧道绝缘层的蚀刻工艺的影响。还要指出，蚀刻工艺之后阻挡绝缘层、电荷存储层和隧道绝缘层的轮廓可以取决于蚀刻工艺的配置，而不限于图4K中的轮廓139。
图4L示出了通过背面处理形成半导体层111之后的半导体设备100的截面图。在一些示例中，半导体层111包括体部分112和衬垫部分113(例如，共形部分)。例如，可以通过原子层沉积来形成衬垫部分113并且通过离子注入进行掺杂。然后，例如，可以通过化学气相沉积(CVD)形成体部分112，并且通过CMP进行平面化。可以在CVD期间对体部分112进行原位掺杂或者在CVD之后通过离子注入进行掺杂。可以执行后期退火步骤，例如激光退火，以激活掺杂剂和/或修复晶体损伤。在一些示例中，半导体层111仅包括体部分112。
图4M示出了在形成用于形成BSG切割结构的沟槽192之后的半导体设备100的截面图。例如，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定BSG切割结构的图案，并且使用蚀刻技术将图案转移到半导体层111、顶部蚀刻停止层115和第二层堆叠体120中。在(图4M中所示的)示例中，蚀刻工艺可以在第二层堆叠体120中形成切割底部栅极层(123-B所示)的沟槽。于是，可以将底部栅极层123-B切割成子部分，例如图1A中的子部分191-1到191-4。在另一个示例(未示出)中，蚀刻工艺可以在第二层堆叠体120中形成切割多个底部栅极层123的沟槽。
在一些示例中，使用干法蚀刻工艺蚀刻用于形成BSG切割结构的沟槽192。因为栅极层123包括钨，干法蚀刻可能会在沟槽192的侧壁上留下钨残余。钨残余可能会导致子部分之间短路。在一些示例中，可以使用湿法蚀刻工艺去除钨残余。湿法蚀刻工艺例如能够使栅极层123-B凹陷，并且在栅极层123-B中生成与半导体层111中的开口相比更宽的开口。例如，栅极层123-B中的开口宽度为W1，半导体层111中的开口宽度为W2，W1大于W2。
图4N示出了形成BSG切割结构190之后的半导体设备100的截面图。在一些示例中，使用原子层沉积(ALD)来沉积绝缘材料，例如氧化硅等。ALD能够沉积薄且共形的膜，沉积的绝缘材料能够填充沟槽192并形成BSG切割结构190。要指出的是，与BSG切割结构190同时通过ALD在半导体层111上方形成绝缘层165。
图4O示出了在半导体层111中形成穿硅孔187以从阵列晶圆的背面暴露外围接触结构160的末端之后的半导体设备100的截面图。
图4P示出了从阵列晶圆的背面形成间隔体层166之后的半导体设备100的截面图。
图4Q示出了去除间隔体层166的一些部分之后的半导体设备100的截面图。例如，从穿硅孔187的底部去除间隔体层166，从而暴露外围接触结构160。要指出的是，去除半导体层111上的绝缘层165和间隔体层166的一部分以生成开口188。
图4R示出了在阵列管芯的背面上形成焊盘结构之后的半导体设备100的截面图。例如，在阵列晶圆的背面上沉积导电层167，并且例如可以将导电层167(例如，使用光刻工艺和蚀刻工艺)图案化成焊盘结构，例如P1和P2所示。在一些示例中，导电层167包括铝。
要指出的是，半导体设备100可以适当地用于存储器系统中。
图5示出了根据本公开的一些示例的存储器系统500的框图。存储器系统500包括一个或多个半导体存储器设备，例如半导体存储器设备511-514所示，它们分别类似于半导体设备100进行配置。在一些示例中，存储器系统500为固态驱动器(SSD)。
存储器系统500包括其他适当部件。例如，存储器系统500包括主存储器控制器502。主存储器控制器502例如通过总线与半导体存储器设备511-514耦合。此外，主存储器控制器502与半导体存储器设备511-514分别连接，例如由相应的控制线521-524所示。
主存储器控制器502被配置成将相应的半导体存储器设备511-514连接到主机设备用于进行数据传输。例如，主存储器控制器502被配置成分别向半导体存储器设备511-514提供启用/禁用信号，以便激活一个或多个半导体存储器设备511-514以进行数据传输。
主存储器控制器502负责存储器系统500之内的各种指令的完成。例如，主存储器控制器502能够执行坏块管理、错误检查和校正、垃圾收集等。
正面概述了几个示例的特征，因此本领域的技术人员可以更好地理解本公开的各方面。本领域的技术人员应当认识到，他们可以容易地使用本公开作为依据，用于设计或修改其他过程和结构，用于执行相同的目的和/或实现本文所介绍示例的相同优点。本领域的技术人员还应当认识到，这样的等价构造并不脱离本公开的精神和范围，它们可以在本文做出各种改变、替换和变化而不脱离本公开的精神和范围。
正面概述了几个实施例的特征，因此本领域的技术人员可以更好地理解本公开的各方面。本领域的技术人员应当认识到，他们可以容易地使用本公开作为依据，用于设计或修改其他过程和结构，用于执行相同的目的和/或实现本文所介绍实施例的相同优点。本领域的技术人员还应当认识到，这样的等价构造并不脱离本公开的精神和范围，它们可以在本文做出各种改变、替换和变化而不脱离本公开的精神和范围。

Claims (20)

1.一种半导体设备，包括：
在第一方向上交替堆叠的导电层和绝缘层的堆叠体，所述导电层和绝缘层的堆叠体在所述第一方向上具有第一面和第二面；
在所述导电层和绝缘层的堆叠体的所述第一面的半导体层；以及
在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的子集延伸的第一隔离结构，所述导电层和绝缘层的堆叠体的所述子集包括第一导电层，所述第一隔离结构将所述第一导电层的第一部分与所述第一导电层的第二部分分隔开。
2.根据权利要求1所述的半导体设备，还包括：
在所述第一方向上穿过所述导电层和绝缘层的堆叠体延伸的第一栅极线缝隙(GLS)结构和第二GLS结构，所述第一GLS结构和所述第二GLS结构在垂直于所述第一方向的第二方向上平行，其中，所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间，并且平行于所述第一GLS结构和所述第二GLS结构。
3.根据权利要求2所述的半导体设备，还包括：
在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的所述子集延伸的第二隔离结构，其中，所述第二隔离结构和所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间并且平行于所述第一GLS结构和所述第二GLS结构。
4.根据权利要求1所述的半导体设备，其中，所述导电层和绝缘层的堆叠体的所述子集包括所述第一导电层和至少第二导电层。
5.根据权利要求1所述的半导体设备，其中，所述第一隔离结构在所述第一导电层的所述第一部分和所述第一导电层的所述第二部分之间的第一宽度宽于所述第一隔离结构在所述半导体层的第一部分和所述半导体层的第二部分之间的第二宽度。
6.根据权利要求1所述的半导体设备，还包括：
连接到所述第一导电层的所述第一部分的第一接触结构；以及
连接到所述第一导电层的所述第二部分的第二接触结构。
7.根据权利要求1所述的半导体设备，其中，所述半导体层包括多晶硅。
8.一种用于制作半导体设备的方法，包括：
形成在第一方向上交替堆叠的导电层和绝缘层的堆叠体，所述导电层和绝缘层的堆叠体在所述第一方向上具有第一面和第二面；
在所述导电层和绝缘层的堆叠体的所述第一面形成半导体层；以及
形成第一隔离结构，所述第一隔离结构在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的子集延伸，所述导电层和绝缘层的堆叠体的所述子集包括第一导电层，所述第一隔离结构将所述第一导电层的第一部分与所述第一导电层的第二部分分隔开。
9.根据权利要求8所述的方法，还包括：
形成第一栅极线缝隙(GLS)结构和第二GLS结构，所述第一GLS结构和所述第二GLS结构在所述第一方向上穿过所述导电层和绝缘层的堆叠体延伸，所述第一GLS结构和所述第二GLS结构在垂直于所述第一方向的第二方向上平行，其中，所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间并且平行于所述第一GLS结构和所述第二GLS结构。
10.根据权利要求9所述的方法，还包括：
在所述第一GLS结构和所述第二GLS结构之间形成第二隔离结构，所述第二隔离结构在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的所述子集延伸，其中，所述第二隔离结构和所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间并且平行于所述第一GLS结构和所述第二GLS结构。
11.根据权利要求8所述的方法，其中，所述形成所述第一隔离结构包括：
在所述半导体层、以及所述导电层和绝缘层的堆叠体的所述子集中形成沟槽；以及
利用绝缘材料填充所述沟槽。
12.根据权利要求11所述的方法，其中，所述形成所述沟槽包括：
执行第一蚀刻工艺，所述第一蚀刻工艺在所述第一方向上在所述半导体层、以及所述导电层和绝缘层的堆叠体的所述子集中生成开口；以及
执行第二蚀刻工艺，所述第二蚀刻工艺基于所述开口使所述第一导电层凹陷。
13.根据权利要求11所述的方法，其中，利用所述绝缘材料填充所述沟槽包括：
使用原子层沉积(ALD)沉积所述绝缘材料。
14.根据权利要求8所述的方法，其中，形成所述半导体层包括：
从所述导电层和绝缘层的堆叠体的所述第一面去除初始层堆叠体；以及
在所述导电层和绝缘层的堆叠体的所述第一面沉积所述半导体层。
15.一种半导体存储器设备，包括：
第一管芯，包括：
在第一方向上交替堆叠的导电层和绝缘层的堆叠体，所述导电层和绝缘层的堆叠体在所述第一方向上具有第一面和第二面；
在所述导电层和绝缘层的堆叠体的所述第一面的半导体层；以及
在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的子集延伸的第一隔离结构，所述导电层和绝缘层的堆叠体的所述子集包括第一导电层，所述第一隔离结构将所述第一导电层的第一部分与所述第一导电层的第二部分分隔开；以及
第二管芯，所述第二管芯与所述第一管芯键合并且距所述导电层和绝缘层的堆叠体的所述第二面比所述第一面更近。
16.根据权利要求15所述的半导体存储器设备，还包括：
在所述第一方向上穿过所述导电层和绝缘层的堆叠体延伸的第一栅极线缝隙(GLS)结构和第二GLS结构，所述第一GLS结构和所述第二GLS结构在垂直于所述第一方向的第二方向上平行；以及
所述第一GLS结构和所述第二GLS结构之间的沟道结构阵列，所述沟道结构阵列中的沟道结构延伸穿过所述导电层和绝缘层的堆叠体，其中，所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间并且将所述沟道结构阵列分隔成第一子阵列和第二子阵列。
17.根据权利要求16所述的半导体存储器设备，还包括：
在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的所述子集延伸的第二隔离结构，其中，所述第二隔离结构和所述第一隔离结构在所述第一GLS结构和所述第二GLS结构之间并且平行于所述第一GLS结构和所述第二GLS结构。
18.根据权利要求15所述的半导体存储器设备，其中，所述第二管芯包括：
导电耦合到所述第一导电层的所述第一部分的第一电路；以及
导电耦合到所述第一导电层的所述第二部分的第二电路。
19.根据权利要求15所述的半导体存储器设备，其中，所述第一隔离结构在所述第一导电层的所述第一部分与所述第一导电层的所述第二部分之间的第一宽度宽于所述第一隔离结构在所述半导体层的第一部分与所述半导体层的第二部分之间的第二宽度。
20.一种存储器系统，包括：
配置成控制半导体存储器设备的数据存储操作的存储器控制器；并且
所述半导体存储器设备，包括：
在第一方向上交替堆叠的导电层和绝缘层的堆叠体，所述导电层和绝缘层的堆叠体在所述第一方向上具有第一面和第二面；
在所述导电层和绝缘层的堆叠体的所述第一面的半导体层；以及
在所述第一方向上穿过所述半导体层、以及所述导电层和绝缘层的堆叠体的子集延伸的第一隔离结构，所述导电层和绝缘层的堆叠体的所述子集包括第一导电层，所述第一隔离结构将所述第一导电层的第一部分与所述第一导电层的第二部分分隔开。
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