CN112670297A - 双堆栈三维nand存储器以及用于形成其的方法 - Google Patents

双堆栈三维nand存储器以及用于形成其的方法 Download PDF

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Abstract

公开了一种用于形成三维(3D)存储器件的方法。在一些实施例中，该方法包括：在衬底上形成交替介电堆叠体；以及形成多个沟道孔，多个沟道孔垂直地穿透交替介电堆叠体以暴露衬底的至少一部分。可以形成第一掩模以覆盖第一区域中的沟道孔并且暴露第二区域中的沟道孔。该方法还包括：在第二区域中的交替介电堆叠体中形成凹槽，然后在凹槽中形成第二掩模。第二掩模覆盖第二区域中的沟道孔并且暴露第一区域中的沟道孔。因此，能够去除在第一区域中的每个沟道孔底部的存储膜，而能够通过第二掩模保护第二区域中的存储膜。

Description

双堆栈三维NAND存储器以及用于形成其的方法
本申请是申请日为2020年1月17日、申请号为202080000126.2、发明名称为“双堆栈三维NAND存储器以及用于形成其的方法”的发明专利的分案申请。
技术领域
本公开内容总体上涉及半导体技术领域，并且更具体而言，本公开内容涉及一种用于形成三维(3D)存储器的方法。
背景技术
随着存储器件缩小到较小的管芯尺寸以降低制造成本并且增加储存密度，平面存储单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
为了进一步增加3D存储器中的储存容量，已经大大增加了垂直堆叠的存储单元的数量，同时减小了存储单元的横向尺寸。因此，3D存储单元的纵横比已经显著增加，从而在制造中引入了复杂性。例如，在不损坏沟道孔的侧壁上的存储膜的情况下形成沟道层是具有挑战性的。因此，需要改进用于3D存储器的制造工艺以实现高密度性和良好的可靠性。
发明内容
在本公开内容中描述了三维(3D)存储器件以及用于形成其的方法的实施例。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器件的方法，该方法包括：在衬底上形成交替介电堆叠体；以及形成多个沟道孔，其中，多个沟道孔在垂直于衬底的方向上垂直地穿透交替介电堆叠体，以暴露衬底的至少一部分。该方法还包括：形成第一掩模，该第一掩模覆盖第一区域中的多个沟道孔并且暴露第二区域中的多个沟道孔。该方法还包括：在第二区域中的交替介电堆叠体中形成凹槽。该方法还包括：在凹槽中形成第二掩模，其中，第二掩模覆盖第二区域中的多个沟道孔并且暴露第一区域中的多个沟道孔。该方法还包括：在第一区域中的多个沟道孔的底部形成凹陷。
在一些实施例中，形成第一掩模包括：设置硬掩模层以覆盖多个沟道孔，其中，硬掩模层不填充在多个沟道孔内部。然后可以在硬掩模层的顶部形成第一光阻剂掩模，并且可以将第一光阻剂掩模的图案转移到硬掩模层。
在一些实施例中，设置硬掩模层包括设置非晶碳层。
在一些实施例中，形成交替介电堆叠体包括：形成在垂直于衬底的方向上垂直堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与第一介电层不同的第二介电层。
在一些实施例中，在交替介电堆叠体中形成凹槽包括：去除一对或多对的第一介电层和第二介电层。
在一些实施例中，该方法还包括：在衬底的被暴露在多个沟道孔内部的部分上设置外延层。在一些实施例中，该方法还包括：在多个沟道孔的侧壁和外延层的顶表面上设置存储膜。在一些实施例中，该方法还包括：在存储膜上设置第一封盖层。
在一些实施例中，该方法还包括：在第一区域中的多个沟道孔的底部形成凹陷之后，在多个沟道孔内部在存储膜的侧壁上并且在外延层上设置沟道层。该方法还包括：在多个沟道孔内部设置芯填充膜；以及去除在多个沟道孔外部的过量的芯填充膜、沟道层和存储膜。
在一些实施例中，去除在多个沟道孔外部的过量的芯填充膜、沟道层和存储膜包括化学机械抛光。
在一些实施例中，在去除在多个沟道孔外部的过量的芯填充膜、沟道层和存储膜之后，在第一区域中的多个沟道孔的上部中形成顶部接触结构，其中，顶部接触结构与多个沟道孔内部的沟道层连接。
在一些实施例中，在凹槽中形成第二掩模包括：在第二区域中的交替介电堆叠体之上设置第二光阻剂掩模，其中，第二光阻剂掩模不填充在多个沟道孔内部。然后将第二光阻剂掩模平坦化以形成与交替介电堆叠体共面的顶表面。
在一些实施例中，在多个沟道孔的底部形成凹陷包括：在第一区域中的多个沟道孔内部并且在第二区域中的第二掩模的顶部设置第二封盖层，然后从第一区域中的多个沟道孔的底部去除第二封盖层以暴露衬底或在衬底上的外延层。
在一些实施例中，该方法还包括：利用交替的导电层和介电层的膜堆叠体替换交替介电堆叠体。
本公开内容的另一方面提供了一种双堆栈三维(3D)存储器件，其包括交替介电堆叠体，该交替介电堆叠体具有设置在衬底上的上部堆栈和下部堆栈，每个堆栈包括在垂直于衬底的方向上交替堆叠的第一和第二介电层，其中，第二介电层与第一介电层不同。双堆栈3D存储器件还包括：多个沟道孔，该多个沟道孔穿透交替介电堆叠体的上部堆栈和下部堆栈进入衬底。双堆栈3D存储器件还包括：覆盖多个沟道孔中的每个沟道孔的侧壁的存储膜、沟道层和芯填充膜。双堆栈3D存储器件还包括：在第一区域中的多个沟道孔中的每个沟道孔的底部的凹陷、以及在第二区域中的交替介电堆叠体的上部堆栈中的凹槽。
在一些实施例中，双堆栈3D存储器件还包括：在多个沟道孔中的每个沟道孔的底部的外延层，其中，外延层通过第一区域中的凹陷与沟道层连接；存储膜第二区域中被夹在外延层和沟道层之间。
在一些实施例中，双堆栈3D存储器件还包括：在第二区域中的多个沟道孔中的每个沟道孔的底部被夹在外延层和沟道层之间的封盖层。
在一些实施例中，在第二区域中的交替介电堆叠体的上部堆栈中的凹槽包括外延层和芯填充膜。
在一些实施例中，双堆栈3D存储器件还包括：顶部接触结构，其位于第一区域中的多个沟道孔中的每个沟道孔内部的芯填充膜的顶部，其中，顶部接触结构与沟道层连接。
在一些实施例中，交替介电堆叠体在第一区域中与顶部接触结构共面，并且在第二区域中与凹槽内部的芯填充膜共面。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2示出了根据本公开内容的一些实施例的3D存储器管芯的一个区的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4-16示出了根据本公开内容的一些实施例的示例性3D存储器件处于各个制造阶段的横截面图。
图17示出了根据本公开内容的一些实施例的用于形成3D存储器件的示例性方法的流程图。
在结合附图时，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元素。在附图中，相似的附图标记通常指示相同、功能相似和/或结构相似的元素。其中元素首次出现的附图由相应附图标记中的最左边的数字来指示。
将参考附图描述来本公开内容的实施例。
具体实施方式
尽管讨论了特定的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其它应用中。
应注意的是，虽然在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为传达单数用法或传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是替代地可以允许存在不一定明确描述的额外因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”且在其之间具有中间特征或层的含义。此外，“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”，而且还可以包括“在某物上方”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元素或特征与另一个元素或特征的关系。除了在附图中描绘的取向之外，空间相对术语还旨在涵盖器件在使用或工艺步骤中的不同取向。该装置可以以其它方式被定向(旋转90度或以其它取向)，并且本文使用的空间相关描述语同样可以相应地解释。
如本文所使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，并且因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是一层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成有接触、互连线和/或垂直互连接入(VIA))以及一个或多个介电层。
在本公开内容中，为了便于描述，“级(tier)”用于指代沿着垂直方向具有基本相同高度的元件。例如，字线和下层的栅极介电层可以被称为“一级”，字线和下层的绝缘层可以一起被称为“一级”，具有基本相同高度的字线可以被称为“一级字线”或类似术语等。
如本文所使用的，术语“标称的/标称地”指代在产品或工艺的设计阶段期间针对部件或工艺步骤所设定的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，该给定量例如在该值的10-30％(例如，该值的±10％、±20％或±30％)内变化。
在本公开内容中，术语“水平的/水平地/横向的/横向地”意指标称地平行于衬底的横向表面，并且术语“垂直的”或“垂直地”意指标称地垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”指代如下的三维(3D)半导体器件：其在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，诸如NAND串)，使得存储器串相对于衬底在垂直方向上延伸。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上进行相同且并发的操作。大小可以是兆字节(MB)的存储块103是用于执行擦除操作的最小大小。如图1所示，示例性3D存储器件100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直地布局(例如，分别按行和列布局)，从而形成金属线阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储器件中的核心区域，其执行储存功能。
3D存储器件100还包括外围区105，即围绕存储平面101的区域。外围区105包含用于支持存储阵列的功能的许多数字、模拟和/或混合信号电路，例如，页面缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
注意的是，在图1中所示的3D存储器件100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅用作示例，其不限制本公开内容的范围。
参考图2，示出了根据本公开内容的一些实施例的、在图1中的区108的放大的俯视图。3D存储器件100的区108可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储单元。阶梯区210可以包括阶梯结构和形成在阶梯结构上的接触结构214的阵列。在一些实施例中，在WL方向上跨沟道结构区211和阶梯区210延伸的多个狭缝结构216可以将存储块划分为多个存储指状部218。至少一些狭缝结构216可以用作针对沟道结构区211中的存储器串212的阵列的公共源极触点。顶部选择栅极切口220可以设置在例如每个存储指状部218的中间，以将存储指状部218的顶部选择栅极(TSG)划分为两个部分，从而可以将存储指状部划分为两个存储切片224，其中，在存储切片224中共享相同字线的存储单元形成可编程(读/写)存储页面。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但是可以在存储页面级别执行读和写操作。存储页面的大小可以为千字节(KB)。在一些实施例中，区108还包括虚设存储器串222，其用于在制造期间的工艺变化控制和/或用于额外的机械支撑。
图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330，在衬底330之上的绝缘膜331、在绝缘膜331之上的一级下部选择栅极(LSG)332以及多级控制栅极333(也被称为“字线(WL)”)，多级控制栅极333堆叠在LSG 332的顶部以形成交替的导电层和介电层的膜堆叠体335。为了清楚起见，在图3中未示出与各级控制栅极相邻的介电层。
每一级的控制栅极通过穿过膜堆叠体335的狭缝结构216-1和216-2隔开。存储器阵列结构300还包括在控制栅极333的堆叠体之上的一级顶部选择栅极(TSG)334。TSG 334、控制栅极333和LSG 332的堆叠体也被称为“栅电极”。存储器阵列结构300还包括存储器串212、以及在衬底330的在相邻LSG 332之间的各部分中的掺杂的源极线区344。每个存储器串212包括延伸穿过绝缘膜331以及交替的导电层和介电层的膜堆叠体335的沟道孔336。存储器串212还包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340可以形成在控制栅极333和存储器串212的交点处。存储器阵列结构300还包括在TSG 334之上与存储器串212连接的多条位线(BL)341。存储器阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘构造成阶梯形状，以允许电连接到每一级栅电极。
在图3中，出于说明目的，示出了三级控制栅极333-1、333-2和333-3以及一级TSG334和一级LSG 332。在此示例中，每个存储器串212可以包括三个存储单元340-1、340-2和340-3，这三个存储单元分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储单元的数量可以超过三个，以增加储存容量。存储器阵列结构300还可以包括其它结构，例如，TSG切口、公共源极触点和虚设存储器串。为了简单起见，在图3中未示出这些结构。
为了追求3D存储器中更高的储存容量，已经大大增加了垂直堆叠的存储单元的数量。因此，控制栅极或字线333的数量大大增加。相应地，增加了交替的导电层和介电层的膜堆叠体335的总厚度。同时，存储器串212的横向尺寸已经被减小以进一步增加存储单元340的密度和3D存储器的储存容量。因此，存储器串212的纵横比已经显著增加，从而在各种工艺中带来了许多挑战，例如，用以形成穿透整个膜堆叠体335的沟道孔336的蚀刻工艺、以及从沟道孔336的底部去除存储膜以将沟道层338与外延层或衬底330连接。
鉴于制造3D存储器的复杂性，已经开发了双堆栈结构。在双堆栈3D存储器中，将垂直堆叠的存储单元划分为两部分，即上部堆栈和下部堆栈，其中，可以顺序形成上部堆栈和下部堆栈。例如，可以首先形成膜堆叠体335的下部堆栈，其中，可以仅针对下部堆栈来蚀刻沟道孔336。然后，可以在下部堆栈的顶部形成膜335的上部堆栈，其中，可以通过使用单独的光刻工艺再次针对上部堆栈蚀刻沟道孔。双堆栈结构和两步工艺可以降低高纵横比蚀刻或膜沉积的复杂性。但是，额外的光刻步骤可能在上部堆栈和下部堆栈之间造成套刻误差(overlay error)。例如，如果下部堆栈中的存储膜337在针对上部堆栈的沟道孔蚀刻期间暴露，则其可能被损坏，这可能造成字线的泄漏。
通常，与沟道结构区211相比，在阶梯区210(在图2中)中，由于较小的光刻工艺窗口(其是由于阶梯结构的拓扑而导致的)，上部堆栈和下堆栈之间的套刻误差更大。另外，为了为3D存储器提供足够的结构支撑，通常将针对阶梯区210中的虚设存储器串222的沟道孔设计为具有比针对沟道结构区211中的存储器串212的沟道孔更大的尺寸。通常，较大的沟道孔可以被更快地蚀刻，这可能在上部堆栈和下部堆栈之间的界面处引入更深的开槽(gouging)，从而导致更大的字线泄漏。
在本公开内容中，公开了用于在双堆栈3D存储器中形成沟道孔336和沟道层338的改进方法。通过添加两个光刻掩模并且修改制造工艺，可以在用于存储器串212的沟道结构区211中形成期望的沟道结构(例如，沟道孔、存储膜、沟道层)，同时可以使虚设区域(例如，阶梯区210)中的存储膜损坏或侧壁开槽最小。
图4示出了根据本公开内容的一些实施例的具有双堆栈的3D存储器件400的横截面图。3D存储器件400包括设置在衬底(例如，衬底330)上的交替介电堆叠体450，其中，交替介电堆叠体450包括下部堆栈450-1和上部堆栈450-2。
衬底330可以提供用于形成后续结构的平台。在一些实施例中，衬底330可以是具有任何合适的半导体材料(例如单晶、多晶或单晶体半导体)的任何合适的半导体衬底。例如，衬底330可以包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、III-V族化合物或其任何组合。在一些实施例中，衬底330可以包括形成在处理晶圆上的半导体材料层，例如玻璃、塑料或另一半导体衬底。
衬底330的前表面330f在本文中也被称为衬底的“主表面”或“顶表面”。可以在衬底330的前表面330f上设置材料层。“最顶层”或“上层”是距衬底的前表面330f最远或较远的层。“最底层”或“下层”是距衬底的前表面330f最近或较近的层。
在一些实施例中，交替介电堆叠体450包括交替堆叠在彼此之上的多个介电层对，其中，每个介电层对包括第一介电层452(也被称为“介电层”)和与第一介电层452不同的第二介电层454(也被称为“牺牲层”)。交替介电堆叠体450在平行于衬底330的前表面330f的横向方向上延伸。
在交替介电堆叠体450中，第一介电层452和第二介电层454在垂直于衬底330的垂直方向上交替。换句话说，每个第二介电层454可以被夹在两个第一介电层452之间，并且每个第一介电层452可以被夹在两个第二介电层454之间(除了最底层和最顶层)。
形成交替介电堆叠体450可以包括将第一介电层452设置为各自具有相同的厚度或具有不同的厚度。第一介电层452的示例性厚度的范围可以从10nm至500nm，优选地大约为25nm。类似地，第二介电层454可以各自具有相同的厚度或具有不同的厚度。第二介电层454的示例性厚度的范围可以从10nm至500nm，优选地大约为35nm。应当理解的是，图4中的介电层对的数量仅用于说明的目的，并且在交替介电堆叠体450中可以包括任何合适数量的层。
在一些实施例中，第一介电层452包括任何合适的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或掺入F-、C-、N-和/或H-的氧化硅。第一介电层452还可以包括高k介电材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一介电层452可以是以上材料的任何组合。
在衬底330上形成第一介电层452可以包括任何合适的沉积方法，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其它合适的沉积方法、和/或其组合。
在一些实施例中，第二介电层454包括与第一介电层452不同并且可以相对于第一介电层452选择性地去除的任何合适的材料。例如，第二介电层454可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅以及其任何组合。在一些实施例中，第二介电层454还包括非晶半导体材料，例如非晶硅或非晶锗。可以使用与第一介电层452类似的技术来设置第二介电层454，诸如CVD、PVD、ALD、热氧化或氮化或其任何组合。
在一些实施例中，第一介电层452可以是氧化硅，并且第二介电层454可以是氮化硅。
在一些实施例中，交替介电堆叠体450可以包括除了第一介电层452和第二介电层454之外的层，并且可以由不同的材料制成和/或具有不同的厚度。例如，下部堆栈450-1和上部堆栈450-2之间的界面455可以包括第一介电层452和/或具有不同厚度的其它介电材料。
交替介电堆叠体450的上部堆栈450-2还在顶部包括沟道连接层456。在一些实施例中，沟道连接层456可以包括第一绝缘层456-1、第二绝缘层456-2和第三绝缘层456-3。第一绝缘层456-1、第二绝缘层456-2和第三绝缘层456-3可以由任何合适的绝缘材料和/或介电材料制成。在一些实施例中，第一绝缘层456-1和第三绝缘层456-3可以包括氧化硅，并且第二绝缘层456-2可以包括氮化硅。可以通过使用诸如化学气相沉积(CVD)工艺(例如，PECVD、LPCVD、RTCVD、MOCVD)、原子层沉积(ALD)、溅射之类的薄膜沉积工艺或任何其它合适的工艺来形成沟道连接层456。
在一些实施例中，除了交替介电堆叠体450之外，可以在衬底330的前表面330f上的外围区105(参见图1)中形成外围器件(未示出)。在一些实施例中，还可以在衬底330的前表面330f上的存储块103(参见图1)中形成有源器件区域(未示出)。在一些实施例中，衬底330还可以包括在前表面330f上的绝缘膜331(在图4中未示出)。绝缘膜331可以由与交替介电堆叠体450相同或不同的材料制成。
外围器件可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。外围器件可以用在支持存储器芯的储存功能的数字、模拟和/或混合信号电路(例如，行和列解码器、驱动器、页面缓冲器、读出放大器、定时和控制装置)的设计中。
存储块中的有源器件区域被隔离结构围绕，例如浅槽隔离。可以根据存储块中的阵列器件的功能，在有源器件区域中形成诸如p型掺杂阱和/或n型掺杂阱之类的掺杂区。
图5示出了根据本公开内容的一些实施例的3D存储器件500的横截面图。3D存储器件500包括形成在交替介电堆叠体450中的多个沟道孔(例如，沟道孔336)，其穿透整个交替介电堆叠体450(包括上部堆栈450-2和下部堆栈450-1两者)并且延伸进入衬底330。
在一些实施例中，形成沟道孔336包括诸如光刻和蚀刻之类的工艺。在一些实施例中，除了用于蚀刻工艺的光阻剂之外，还可以使用碳基聚合物材料或硬掩模。硬掩模可以包括氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或多晶硅、或其任何组合。用于形成沟道孔336的蚀刻工艺可以包括干法蚀刻、湿法蚀刻或其组合。在一些实施例中，可以使用诸如反应离子蚀刻(RIE)之类的各向异性蚀刻来蚀刻交替介电堆叠体450。在一些实施例中，可以使用氟基或氯基的气体，诸如碳氟(CF4)、六氟乙烷(C2F6)、CHF3、C3F6、Cl2、BCl3等、或其任何组合。用于蚀刻第一介电层452和第二介电层454的方法和蚀刻剂不应当受本公开内容的实施例限制。
在一些实施例中，可以通过相同的光刻掩模和蚀刻工艺来形成沟道孔336，其中，同时打开阶梯区210和沟道结构区211中的所有沟道孔。在一些实施例中，可以利用不同的光刻掩模和蚀刻工艺来形成沟道结构区211中和阶梯区210中的沟道孔。例如，可以首先利用某种光刻掩模和蚀刻工艺来形成阶梯区210中的沟道孔，并且随后可以利用另一种光刻掩模和不同的蚀刻工艺来形成沟道结构区211中的沟道孔。
在一些实施例中，可以通过依次蚀刻穿过下部堆栈450-1和上部堆栈450-2来形成沟道孔336。在该示例中，下部堆栈450-1可以设置在衬底330上，并且多个第一开口(未示出)可以形成在下部堆栈450-1中。然后，可以将填充材料设置在多个第一开口的内部。在沉积填充材料之后，可以在下部堆栈之上设置上部堆栈450-2。然后可以利用单独的光刻掩模在上部堆栈450-2中形成多个第二开口。第二开口可以与第一开口对准，使得在去除填充材料之后，可以形成沟道孔336，其延伸穿过整个交替介电堆叠体450。由于填充材料的去除工艺或针对上部堆栈450-2中的多个第二开口的延伸蚀刻工艺，可能在下部堆栈450-1和上部堆栈450-2之间的界面455处形成开槽。
在一些实施例中，3D存储器件500还包括在沟道孔336内部的外延层558。外延层558可以包括任何合适的半导体材料，例如，硅、硅锗、锗、砷化镓、氮化镓、III-V族化合物或其任何组合。可以从衬底330外延生长外延层558。在一些实施例中，可以从衬底330的被暴露在沟道孔336内部的表面选择性地生长外延层558。在一些实施例中，外延层558可以是多晶半导体材料，例如多晶硅。
在一些实施例中，可以从衬底330中的掺杂区(在图5中未示出)外延生长外延层558。可以通过使用p型或n型掺杂剂(例如硼、磷、砷或其任何组合)的离子注入来形成掺杂区。可以在沉积交替介电堆叠体450之前执行离子注入。在一些实施例中，可以在沟道孔蚀刻之后执行离子注入。
图6示出了根据本公开内容的一些实施例的3D存储器件600的横截面图。3D存储器件600包括设置在(图5中的)3D存储器件500上的存储膜(例如，图3中的存储膜337)。存储膜337可以设置在每个沟道孔336的侧壁、外延层558的顶表面和沟道连接层456的顶表面上。
在一些实施例中，存储膜337可以是包括遂穿层、储存层(也被称为“电荷捕获/储存层”)和阻挡层的复合层。每个沟道孔336可以具有圆柱形状。根据一些实施例，遂穿层、储存层和阻挡层沿着从沟道孔的中心朝向外部的方向以上述顺序布置。遂穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的遂穿层、包括氮化硅的储存层以及包括氧化硅的阻挡层)。
在一些实施例中，可以在存储膜337上设置第一封盖层659，以保护存储膜337在后续的制造工艺中免受损坏。在一些实施例中，第一封盖层659可以包括非晶或多晶硅层。在一些实施例中，第一封盖层659还可以包括氧化硅、氮氧化硅或氮化硅层。可以通过使用诸如ALD、CVD、PVD、溅射之类的薄膜沉积工艺或任何其它合适的工艺来形成第一封盖层659。在一些实施例中，第一封盖层659的厚度可以在从大约10nm至大约50nm的范围内。
图7示出了根据本公开内容的一些实施例的3D存储器件700的横截面图。3D存储器件700包括设置在(图6中所示的)3D存储器件600上的硬掩模层760和第一光阻剂掩模762。
硬掩模层760可以用于在后续蚀刻工艺期间对下层的器件和材料提供保护。硬掩模层760包括能够经受蚀刻工艺的任何合适的材料，例如，非晶碳层760-1和介电掩模层760-2。
非晶碳层760-1可以在3D存储器件600的顶部提供非共形膜，其中，在沟道孔336之上的梯级覆盖足够低，使得在沟道孔336内部不设置非晶碳层760-1。换句话说，存储膜337和第一封盖层659可以被在沟道连接层456的顶部的非晶碳层760-1覆盖，其中，可以暴露出存储膜337和第一封盖层659在沟道孔336内部的侧壁，而没有非晶碳层760-1。在非晶碳层760-1中的在沟道孔336之上的三角形形状(如图7所示)仅用于说明的目的，并且由于非共形沉积而可以是任何其它合适的形状。可以通过CVD、PVD、溅射或任何其它合适的沉积方法设置非晶碳层760-1。在一些实施例中，非晶碳层760-1可以掺杂有其它抗蚀刻元素(例如硼)，以改善非晶碳的抗蚀刻性。
在一些实施例中，介电掩模层760-2包括设置在非晶碳层760-1的顶部的氧化硅、氮氧化硅或氮化硅。在一些实施例中，介电掩模层760-2可以包括薄金属或金属氧化物层，例如，氧化锆(ZrO2)、氧化钇(Y2O3)和氧化铝(Al2O3)。可以通过CVD、ALD、PVD、溅射或任何其它合适的沉积方法来设置介电掩模层760-2。
硬掩模层760不限于本文描述的示例性材料。其它选项可以包括高k介电材料和/或其任何组合。
通过光刻形成的第一光阻剂掩模762可以用于保护第一区域(例如，图2中的沟道结构区211)并且暴露第二区域(例如，阶梯区210或任何其它虚设区域)。在一些实施例中，第一光阻剂掩模762还包括用于提高光刻质量并且在蚀刻期间提供额外保护的抗反射涂层(ARC)，例如介电ARC(DARC)或底部ARC(BARC)。
图8示出了根据本公开内容的一些实施例的3D存储器件800的横截面图。3D存储器件800包括第一掩模(即，硬掩模层760的一部分或非晶碳层760-1)，该第一掩模是通过图案转移工艺从图7中的第一光阻剂掩模762形成的。如同第一光阻剂掩模762，第一掩模(或非晶碳层760-1)暴露出阶梯区210中的沟道孔336，并且覆盖沟道结构区211中的沟道孔336。
在一些实施例中，图案转移工艺包括蚀刻工艺。蚀刻工艺包括干法蚀刻、湿法蚀刻或其组合。干法蚀刻可以是使用氧(O2)基和/或氟(F)基的气体(诸如，碳氟(CF4)、六氟乙烷(C2F6)和/或任何其它合适的气体)的反应离子蚀刻(RIE)。
如图8所示，在将硬掩模层760(例如，蚀刻穿过非晶碳层760-2)图案化之后，可以消耗掉第一光阻剂掩模762和介电掩模层760-2。在一些实施例中，第一光阻剂掩模762和介电掩模层760-2可以保留在非晶碳层760-2的顶部。在该示例中，可以在将图案转移到非晶碳层760-2之后，在后续的工艺步骤之前去除第一光阻剂掩模762和/或介电掩模层760-2。
图9示出了根据本公开内容的一些实施例的3D存储器件900的横截面图。3D存储器件900包括阶梯区210中的凹槽964。可以通过使用第一掩模(即，图8中的经图案化的非晶碳层760-2)蚀刻穿过交替介电堆叠体450-2的上部堆栈中的多对的第一介电层452和第二介电层454来形成凹槽964。
如图9所示，可以在阶梯区210中去除沟道连接层456以及前三对的第一介电层452和第二介电层454。在一些实施例中，可以去除不同数量的第一/第二介电层。根据图7中的第一光阻剂掩模762的设计，还可以在晶圆上除了阶梯区210之外的各个虚设区域中去除沟道连接层456和多对的第一介电层452/第二介电层454。
在一些实施例中，可以通过干法蚀刻、湿法蚀刻或其组合来去除沟道连接层456以及第一介电层452和第二介电层454。干法蚀刻可以包括利用CF4、CHF3、C2F6或任何其它合适的气体的RIE。在蚀刻工艺之后，可以去除图8中的非晶碳层760-2。
图10示出了根据本公开内容的一些实施例的3D存储器件1000的横截面图。3D存储器件1000包括第二光阻剂掩模1070，其覆盖阶梯区210并且暴露出沟道结构区211。
第二光阻剂掩模1070可以通过光刻形成，并且可以包括具有粘度的任何光阻剂，使得光阻剂可以填充(图9中所示的)较大尺寸的凹槽964，而不填充具有小尺寸的沟道孔336。在一些实施例中，可以执行灰化工艺(例如，氧等离子体蚀刻)以去除在沟道结构区211中的沟道孔336内部的不期望的光阻剂残留。
图11示出了根据本公开内容的一些实施例的3D存储器件1100的横截面图。3D存储器件1100包括第二掩模(即，第二光阻剂掩模1070的一部分)。可以通过将图10中的3D存储器件1000的第二光阻剂掩模1070平坦化以形成共面的顶表面来形成3D存储器件1100。在3D存储器件1100中，第二光阻剂掩模1070和在沟道连接层456顶部的第一封盖层659的顶表面是共面的。在一些实施例中，平坦化工艺包括利用O2、CF4或其它合适气体的回蚀刻RIE。在一些实施例中，平坦化工艺包括化学机械抛光。
图12示出了根据本公开内容的一些实施例的3D存储器件1200的横截面图。3D存储器件1200包括设置在3D存储器件1100(在图11中)上的第二封盖层1072。在沟道结构区211中，第二封盖层1072覆盖在沟道孔内部以及沟道连接层456的顶部的第一封盖层659。第二封盖层1072还覆盖第二掩模(即，阶梯区210中的第二光阻剂掩模1070)。第二封盖层1072包括氧化硅、氮氧化硅、氮化硅或任何其它合适的介电材料。可以通过CVD、PVD、溅射等来沉积第二封盖层1072。
图13示出了根据本公开内容的一些实施例的3D存储器件1300的横截面图。3D存储器件1300包括在沟道结构区211中的每个沟道孔336底部的凹陷1374，其中沟道孔未被第二光阻剂掩模1070覆盖。相应地，沟道结构区211中的沟道孔336经由凹陷1374延伸进入外延层558。
可以通过例如利用化学气体(例如CF4、CHF3、C2F6或C3F6)和/或其它合适的蚀刻剂的RIE的干法蚀刻来形成凹陷1374。在蚀刻工艺期间，可以沉积聚合物膜(未示出)以保护在沟道孔336的侧壁上、在沟道连接层456的顶表面上以及在第二光阻剂掩模1070的顶部的第二封盖层1072。蚀刻工艺去除在沟道结构区211中的沟道孔的底部处的第二封盖层1072、第一封盖层659和存储膜337。因此，在形成凹陷1374之后，外延层558的至少一部分被暴露在沟道结构区211中的沟道孔336内部。在一些实施例中，凹陷1374可以具有在5nm至100nm之间的范围内的深度以及在10nm至100nm之间的范围内的宽度。
图14示出了根据本公开内容的一些实施例的3D存储器件1400的横截面图。可以通过从图13中的3D存储器件1300中去除第一封盖层659和第二封盖层1072来形成3D存储器件1400。在3D存储器件1400中，存储膜337被暴露在沟道结构区211中的沟道孔336内部。在阶梯区210中，存储膜337被第一封盖层659覆盖，而外延层558被存储膜337和第一封盖层659覆盖。
通过使用第二光阻剂掩模1070，在形成凹陷1374以及去除第一封盖层659/第二封盖层1072期间，没有暴露阶梯区210中的结构。因此，可以避免虚设区域(即，阶梯区210)中的存储膜337的损坏。
图15示出了根据本公开内容的一些实施例的3D存储器件1500的横截面图。可以通过从图14中的3D存储器件1400中去除第二光阻剂掩模1070，然后设置沟道层338和芯填充膜339来形成3D存储器件1500。
在沟道结构区211中，沟道层338覆盖沟道孔336内部的存储膜337的侧壁，并且通过凹陷1374与外延层558连接。在阶梯区210中，可以在沟道孔336和凹陷964的侧壁上形成沟道层338。
沟道层338可以是任何合适的半导体材料，例如硅。在一些实施例中，沟道层338可以是非晶硅、多晶硅或单晶硅。沟道层338可以通过任何合适的薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其组合。在一些实施例中，沟道层338的厚度可以在从大约10nm至大约30nm的范围内。
在一些实施例中，可以设置芯填充膜339以填充沟道结构区211和阶梯区210中的每个沟道孔336以及凹槽964。在一些实施例中，芯填充膜339的中间可以包括一个或多个气隙。芯填充膜339可以是任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(CDO或SiOC或SiOC:H)、氟掺杂的氧化物(SiOF)或其任何组合。可以通过使用例如ALD、PVD、CVD、旋涂、溅射或任何其它合适的膜沉积技术来沉积芯填充膜339。芯填充膜339也可以通过使用重复的沉积和回蚀刻工艺来形成。回蚀刻工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。
在一些实施例中，芯填充膜339、沟道层338和沟道连接层456在3D存储器件1500中是共面的。平坦化工艺包括化学机械抛光、RIE、湿法蚀刻或其组合。平坦化工艺去除了在沟道孔336和凹槽964外部的过量的芯填充膜339、沟道层338和存储膜337。因此，在沟道结构区211中，沟道层338和存储膜337可以在相邻的沟道孔336之间断开。
图16示出了根据本公开内容的一些实施例的3D存储器件1600的横截面图。3D存储器件1600包括在沟道结构区211中的每个沟道孔336的顶部形成的顶部接触结构1676。
顶部接触结构1676可以是非晶硅或多晶硅，并且可以包括金属、金属合金和/或金属硅化物，例如钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。顶部接触结构1676可以通过凹槽蚀刻工艺、然后是薄膜沉积来形成。凹槽蚀刻工艺包括湿法蚀刻、干法蚀刻或其组合。薄膜沉积包括CVD、PVD、ALD、溅射或任何其它合适的工艺。
顶部接触结构1676可以与沟道结构区211中的每个沟道孔336内部的沟道层338形成电接触，其中，沟道层338经由凹陷1374与外延层558连接。
如图16所示，3D存储器件1600具有平坦的顶表面，其可以通过诸如化学机械抛光(CMP)之类的平坦化工艺来形成。通过平坦化工艺，可以去除在沟道孔336外部的过量的顶部接触结构1676。
可以继续进行制造过程以形成功能性双堆栈3D存储器，例如，如图3所示，形成狭缝结构216，利用导电材料替换第二介电层454以形成交替的导电层和介电层的膜堆叠体335，形成用于字线333和位线341的接触结构214和金属互连线343等。这些工艺和所得到的结构对于本领域技术人员而言是已知的，并且因此不包括在本公开内容中。
图17示出了根据本公开内容的一些实施例的用于形成图4-16中所示的3D存储器件的示例性制造工艺1700。应当理解的是，在制造工艺1700中示出的操作不是穷举的，并且也可以在任何示出的操作之前、之后或之间执行其它操作。在一些实施例中，可以省略示例性制造工艺1700的一些工艺步骤，或者可以包括此处为了简单起见而未描述的其它工艺步骤。在一些实施例中，制造工艺1700的工艺步骤可以以不同的顺序执行和/或改变。
如图17所示，制造工艺1700在工艺步骤S1710处开始，其中可以在衬底330上形成交替介电堆叠体(例如，图4中的交替介电堆叠体450)，交替介电堆叠体具有第一介电层(例如，第一介电层452)和第二介电层(例如，第二介电层454)。在一些实施例中，交替介电堆叠体450包括上部堆栈450-2和下部堆栈450-1。
在一些实施例中，第一介电层452和第二介电层454可以包括任何合适的绝缘体，其中，第二介电层454不同于第一介电层452。在一些实施例中，第一介电层452可以是氧化硅，并且第二介电层454可以是氮化硅。可以通过诸如CVD、PVD、ALD、溅射或其任何组合的一种或多种薄膜沉积工艺来形成交替介电堆叠体450。
在一些实施例中，在将交替介电堆叠体450设置在衬底330上之后，可以通过使用多次蚀刻-修整工艺来在交替介电堆叠体450的一端形成阶梯结构(参见图3)。
在工艺步骤S1720中，可以形成多个沟道孔(例如，图5中的沟道孔336)，其穿透整个交替介电堆叠体450并且暴露衬底330的至少一部分。形成沟道孔336可以包括诸如光刻和蚀刻(例如各向异性反应离子蚀刻(RIE))之类的工艺。在一些实施例中，可以使用后续湿法工艺来清洁沟道孔336，以去除来自RIE工艺的可能的聚合物或副产物。
在一些实施例中，可以在沟道孔336内部沉积外延层(例如，图5中的外延层558)以形成外延插塞。在一个示例中，可以通过使用选择性外延来沉积外延层558，在选择性外延中，半导体层(例如硅)仅可以从衬底330的暴露部分生长(或沉积在衬底330的暴露部分上)，而不在任何介电膜(例如，第一介电层452和第二介电层454)上生长。在一些实施例中，可以通过在外延期间原位掺杂或者通过后续离子注入来对外延层558进行掺杂。
在一些实施例中，存储膜和第一封盖层(例如，图6中的存储膜337和第一封盖层659)可以依次设置在沟道孔336内部。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的遂穿层、包括氮化硅的储存层以及包括氧化硅的阻挡层)。在一些实施例中，存储膜337还可以包括高k电介质。在一些实施例中，第一封盖层659包括非晶硅或多晶硅、氧化硅、氮氧化硅、氮化硅或其组合。
在工艺步骤S1730中，在第一区域(例如，图2和图7中的沟道结构区211)中的沟道孔336之上形成第一掩模。在一些实施例中，第一掩模可以包括图7中的第一光阻剂掩模762和硬掩模层760，其中，硬掩模层760包括非共形膜(例如，非晶碳层760-1)，其不填充在沟道孔336内部。可以通过湿法蚀刻和/或干法蚀刻来将第一光阻剂掩模762的图案转移到下层的硬掩模层760。结果，第一区域(例如，沟道结构区211)中的沟道孔336被第一掩模(例如，硬掩模层760)覆盖，并且第二区域(例如，图2和8中的阶梯区210)中的沟道孔被暴露。
在工艺步骤S1740中，使用经图案化的硬掩模层760在阶梯区210中去除交替介电堆叠体的顶部部分。因此，在第二区域(例如，阶梯区210)中形成凹槽。图9示出了示例性结构，其中，将前三对的第一介电层452/第二介电层454与沟道连接层456一起去除以在阶梯区210中形成凹槽964。
在工艺步骤S1750中，形成第二掩模(例如，图10和11中的第二光阻剂掩模1070)以覆盖第二区域(例如，阶梯区210)中的沟道孔。可以选择第二光阻剂掩模1070的粘度，使得第二光阻剂掩模1070填充具有较大尺寸的凹槽964，而第二光阻剂掩模1070不填充在具有较小尺寸的沟道孔内部。
在一些实施例中，可以利用沟道连接层456的顶表面来将第二光阻剂掩模1070平坦化。平坦化工艺包括干法蚀刻、湿法蚀刻、化学机械抛光或其组合。
在工艺步骤S1760中，在沟道结构区211中的每个沟道孔336的底部形成凹陷(例如，图14中的凹陷1374)。凹陷1374可以通过干法蚀刻穿过沟道孔336的底部上的存储膜337来形成。在一些实施例中，凹陷1374延伸穿过第一封盖层659。因此，在沟道结构区211中的沟道孔336内部暴露外延层558的至少一部分。
在一些实施例中，可以在形成凹陷1374之前设置介电层(例如，图12和图13中的第二封盖层1072)。第二封盖层1072可以用于在针对凹陷1374的蚀刻工艺期间保护在沟道孔的侧壁上的存储膜337。在形成凹陷1374期间，可以将存储膜337和在第一区域中的沟道孔的底部处的该介电层一起蚀刻。
在形成凹陷1374之后，可以剥离第二封盖层1072和第一封盖层659，以暴露出在沟道结构区211中的沟道孔内部的存储膜337。并且然后，可以去除第二光阻剂掩模1070。
在工艺步骤S1770中，在第一区域中的沟道孔336内部的存储膜337上设置沟道层和芯填充膜(例如，图15中的沟道层338和芯填充膜339)。沟道层和芯填充膜也可以设置在第二区域中的沟道孔336内部和凹槽964中。在一些实施例中，沟道层338可以是非晶硅层或多晶硅层，并且芯填充膜337可以是氧化硅。可以通过使用诸如CVD、PVD、ALD等的薄膜沉积工艺来形成沟道层338和芯填充膜339。
在一些实施例中，可以使用平坦化工艺(例如，化学机械抛光)来去除在沟道孔336外部的过量的存储膜337、沟道层338和芯填充膜339，以形成平坦化的顶表面。
在工艺步骤S1780中，可以针对第一区域(例如，沟道结构区211)中的每个沟道孔形成顶部接触结构(例如，图16中的顶部接触结构1676)。顶部接触结构1676可以通过如下操作来形成：使用蚀刻工艺(例如，RIE)使芯填充膜339凹陷以在沟道孔336内部形成接触凹槽，然后是半导体材料(例如，非晶硅或多晶硅)在接触凹槽中的薄膜沉积。在一些实施例中，顶部接触结构1676包括金属、金属合金或硅化物。顶部接触结构1676与沟道层338连接并且可以用作针对沟道层338的电触点。可以使用平坦化工艺(例如化学机械抛光)来去除在沟道孔336外部的半导体材料以形成平坦化的顶表面。
可以继续进行制造工艺以形成功能性3D存储器。例如，可以通过利用导电层替换第二介电层来形成交替的导电层和介电层的膜堆叠体。
总之，本公开内容描述了3D存储器件以及制造其的方法的各个实施例。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器件的方法，该方法包括：在衬底上形成交替介电堆叠体；以及形成多个沟道孔，其中，多个沟道孔在垂直于衬底的方向上垂直地穿透交替介电堆叠体，以暴露衬底的至少一部分。该方法还包括：形成第一掩模，该第一掩模覆盖第一区域中的多个沟道孔并且暴露第二区域中的多个沟道孔。该方法还包括：在第二区域中的交替介电堆叠体中形成凹槽。该方法还包括：在凹槽中形成第二掩模，其中，第二掩模覆盖第二区域中的多个沟道孔并且暴露第一区域中的多个沟道孔。该方法还包括：在第一区域中的多个沟道孔的底部形成凹陷。
本公开内容的另一方面提供了一种双堆栈三维(3D)存储器件，其包括交替介电堆叠体，该交替介电堆叠体具有设置在衬底上的上部堆栈和下部堆栈，每个堆栈包括在垂直于衬底的方向上交替堆叠的第一和第二介电层，其中，第二介电层与第一介电层不同。双堆栈3D存储器件还包括多个沟道孔，该多个沟道孔穿透交替介电堆叠体的上部堆栈和下部堆栈进入衬底。双堆栈3D存储器件还包括覆盖多个沟道孔中的每个沟道孔的侧壁的存储膜、沟道层和芯填充膜。双堆栈3D存储器件还包括：在第一区域中的多个沟道孔中的每个沟道孔的底部的凹陷、以及在第二区域中的交替介电堆叠体的上部堆栈中的凹槽。
以上对特定实施例的描述将如此充分地揭示本公开内容的一般性质，以使得他人能够通过应用本领域技术内的知识，针对各种应用来容易地修改和/或适配这些特定实施例，而无需过度实验，并且不脱离本公开内容的一般概念。因此，基于本文给出的公开内容和指导，这样的适配和修改旨在处于所公开的实施例的等效物的含义和范围内。要理解的是，本文中的措辞或术语是用于描述的目的而非限制的目的，使得本说明书的术语或措辞将由技术人员根据本公开内容和指导来解释。
上面已经借助于功能构建块描述了本公开内容的实施例，这些功能构建块示出了指定功能以及其关系的实现方式。为了描述的方便，本文任意地定义了这些功能构建块的边界。只要适当地执行了指定功能和其关系，就可以定义替代边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个示例性实施例，但不是全部的示例性实施例，并且因此，并不旨在以任何方式限制本公开内容和所附的权利要求书。
本公开内容的广度和范围不应当受上述示例性实施例中的任何实施例的限制，而应当仅根据以下权利要求以及其等效物来限定。

Claims (20)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成交替介电堆叠体；
形成多个沟道孔，其中，所述多个沟道孔在垂直于所述衬底的方向上垂直地穿透所述交替介电堆叠体，以暴露所述衬底的至少一部分；
形成第一掩模，所述第一掩模覆盖第一区域中的所述多个沟道孔并且暴露第二区域中的所述多个沟道孔；
在所述第二区域中的所述交替介电堆叠体中形成凹槽；
在所述凹槽中形成第二掩模，其中，所述第二掩模覆盖所述第二区域中的所述多个沟道孔并且暴露所述第一区域中的所述多个沟道孔；以及
在所述第一区域中的所述多个沟道孔的底部形成凹陷；
基于所述第二掩模，去除所述第一区域中的第一封盖层(659)和第二封盖层(1072)以暴露出所述第一区域中的所述多个沟道孔内部的存储膜(337)。
2.根据权利要求1所述的方法，其中，形成所述第一掩模包括：
设置覆盖所述第一区域中的所述多个沟道孔的硬掩模层，其中，所述硬掩模层不填充在所述多个沟道孔内部；
在所述硬掩模层的顶部形成第一光阻剂掩模；以及
将所述第一光阻剂掩模的图案转移到所述硬掩模层。
3.根据权利要求2所述的方法，其中，设置所述硬掩模层包括设置非晶碳层。
4.根据权利要求1所述的方法，其中，形成所述交替介电堆叠体包括：
形成在垂直于所述衬底的所述方向上垂直地堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与所述第一介电层不同的第二介电层。
5.根据权利要求4所述的方法，其中，在所述交替介电堆叠体中形成所述凹槽包括：去除一对或多对的所述第一介电层和所述第二介电层。
6.根据权利要求1所述的方法，还包括：
在形成所述多个沟道孔之后，在衬底的被暴露在所述多个沟道孔内部的部分上设置外延层。
7.根据权利要求6所述的方法，还包括：
在所述多个沟道孔的侧壁和所述外延层的顶表面上设置存储膜。
8.根据权利要求7所述的方法，还包括：
在所述存储膜上设置第一封盖层。
9.根据权利要求7所述的方法，还包括：
在所述第一区域中的所述多个沟道孔的所述底部形成凹陷之后，在所述多个沟道孔内部、在所述存储膜的侧壁上并且在所述外延层上设置沟道层；
在所述多个沟道孔内部设置芯填充膜；以及
去除在所述多个沟道孔外部的过量的芯填充膜、沟道层和存储膜。
10.根据权利要求9所述的方法，其中，去除在所述多个沟道孔外部的所述过量的芯填充膜、沟道层和存储膜包括化学机械抛光。
11.根据权利要求9所述的方法，还包括：
在去除在所述多个沟道孔外部的过量的芯填充膜、沟道层和存储膜之后，在所述第一区域中的所述多个沟道孔的上部中形成顶部接触结构，其中，所述顶部接触结构与所述多个沟道孔内部的所述沟道层连接。
12.根据权利要求1所述的方法，其中，在所述凹槽中形成所述第二掩模包括：
在所述第二区域中的所述交替介电堆叠体之上设置第二光阻剂掩模，其中，所述第二光阻剂掩模在所述多个沟道孔外部；以及
将所述第二光阻剂掩模平坦化以形成与所述交替介电堆叠体共面的顶表面。
13.根据权利要求1所述的方法，其中，在所述第一区域中的所述多个沟道孔的所述底部形成凹陷包括：
在所述第一区域中的所述多个沟道孔内部以及在所述第二区域中的所述第二掩模的顶部设置第二封盖层；
从所述第一区域中的所述多个沟道孔的所述底部去除所述第二封盖层，以暴露所述衬底或在所述衬底上的外延层。
14.根据权利要求1所述的方法，还包括：
利用交替的导电层和介电层的膜堆叠体替换所述交替介电堆叠体。
15.一种双堆栈三维(3D)存储器件，包括：
交替导电层与介电层堆叠体，所述交替导电层与介电层堆叠体具有设置在衬底上的上部堆栈和下部堆栈，每个堆栈包括在垂直于所述衬底的方向上交替堆叠的导电层和介电层；
多个沟道孔，所述多个沟道孔穿透所述交替导电层与介电层堆叠体的所述上部堆栈和所述下部堆栈进入所述衬底；
存储膜、沟道层和芯填充膜，这三者覆盖所述多个沟道孔中的每个沟道孔的侧壁；
在第一区域中的所述多个沟道孔中的每个沟道孔的底部的凹陷；
在第二区域中的所述交替导电层与介电层堆叠体的所述上部堆栈中的凹槽；以及
在所述第二区域中的每个沟道孔中的第一封盖层(659)，所述第一封盖层(659)位于所述存储膜(337)与所述沟道层(338)之间。
16.根据权利要求15所述的双堆栈三维(3D)存储器件，还包括：
在所述多个沟道孔中的每个沟道孔的所述底部的外延层，其中
所述外延层通过所述第一区域中的所述凹陷与所述沟道层连接；以及
所述存储膜在所述第二区域中被夹在所述外延层和所述沟道层之间。
17.根据权利要求16所述的双堆栈三维(3D)存储器件，还包括：
封盖层，其在所述第二区域中的所述多个沟道孔中的每个沟道孔的所述底部被夹在所述外延层和所述沟道层之间。
18.根据权利要求16所述的双堆栈三维(3D)存储器件，其中，在所述第二区域中的所述交替导电层与介电层堆叠体的所述上部堆栈中的所述凹槽包括所述沟道层和所述芯填充膜。
19.根据权利要求15所述的双堆栈三维(3D)存储器件，还包括：
顶部接触结构，其在所述第一区域中的所述多个沟道孔中的每个沟道孔内部的所述芯填充膜的顶部，其中，所述顶部接触结构与所述沟道层连接。
20.根据权利要求19所述的双堆栈三维(3D)存储器件，其中，所述交替导电层与介电层堆叠体在所述第一区域中与所述顶部接触结构共面，并且在所述第二区域中与所述凹槽内部的所述芯填充膜共面。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112259545B (zh) * 2020-10-20 2021-09-10 长江存储科技有限责任公司 半导体器件及其制作方法
CN112420730A (zh) * 2020-11-16 2021-02-26 长江存储科技有限责任公司 半导体工艺和半导体结构
CN112771616B (zh) 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
US20230054920A1 (en) * 2021-08-23 2023-02-23 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
WO2023024012A1 (en) * 2021-08-26 2023-03-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory and fabrication method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228747B1 (en) * 1998-03-25 2001-05-08 Texas Instruments Incorporated Organic sidewall spacers used with resist
US20110189830A1 (en) * 2010-01-29 2011-08-04 Elpida Memory, Inc. Method of manufacturing semiconductor device
US20130334589A1 (en) * 2012-06-18 2013-12-19 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140061754A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN106920772A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
US20180330948A1 (en) * 2017-05-10 2018-11-15 Samsung Electronics Co., Ltd. Method of fabricating three-dimensional semiconductor devices
CN109314147A (zh) * 2016-08-23 2019-02-05 闪迪技术有限公司 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN110289265A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 3d nand存储器的形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9524979B2 (en) * 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2016092044A (ja) * 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR102251366B1 (ko) * 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9449966B2 (en) * 2015-01-14 2016-09-20 Macronix International Co., Ltd. Three-dimensional semiconductor device and method of manufacturing the same
EP3262680B1 (en) 2015-06-15 2019-08-21 SanDisk Technologies LLC Passive devices for integration with three-dimensional memory devices
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102626838B1 (ko) * 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
JP2018160616A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
JP7072658B2 (ja) * 2017-12-28 2022-05-20 サンライズ メモリー コーポレイション 超微細ピッチを有する３次元ｎｏｒ型メモリアレイ：デバイスと方法
KR102437273B1 (ko) 2018-03-14 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
CN108417576B (zh) * 2018-03-16 2019-06-21 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
KR20190118285A (ko) 2018-04-10 2019-10-18 삼성전자주식회사 3차원 반도체 소자
CN109196645B (zh) 2018-06-08 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
CN109817639B (zh) * 2019-01-17 2022-05-13 长江存储科技有限责任公司 一种三维存储器件的形成方法及三维存储器件
CN109904171B (zh) * 2019-02-14 2021-10-19 长江存储科技有限责任公司 三维存储器及其制作方法
CN109887918B (zh) * 2019-03-05 2020-04-10 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
KR20210015422A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228747B1 (en) * 1998-03-25 2001-05-08 Texas Instruments Incorporated Organic sidewall spacers used with resist
US20110189830A1 (en) * 2010-01-29 2011-08-04 Elpida Memory, Inc. Method of manufacturing semiconductor device
US20130334589A1 (en) * 2012-06-18 2013-12-19 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140061754A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN109314147A (zh) * 2016-08-23 2019-02-05 闪迪技术有限公司 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN106920772A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
US20180330948A1 (en) * 2017-05-10 2018-11-15 Samsung Electronics Co., Ltd. Method of fabricating three-dimensional semiconductor devices
CN110289265A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 3d nand存储器的形成方法

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