JP2022534309A - 二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法 - Google Patents

二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法 Download PDF

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Abstract

三次元（３Ｄ）メモリデバイスを形成するための方法が開示される。いくつかの実施形態では、方法は、基板に交互の誘電体スタックを形成するステップと、少なくとも基板の一部分を露出させるために、交互の誘電体スタックを鉛直に貫通する複数のチャネルホールを形成するステップとを含む。第１のマスクが、チャネルホールを第１の領域において覆い、チャネルホールを第２の領域において露出させるために形成され得る。方法は、第２の領域における交互の誘電体スタックにリセスを形成するステップも含み、第２のマスクをリセスに形成することが続く。第２のマスクは、第２の領域におけるチャネルホールを覆い、第１の領域におけるチャネルホールを露出させる。そのため、第１の領域における各々のチャネルホールの底におけるメモリ膜は除去されるが、第２の領域におけるメモリ膜は第２のマスクによって保護され得る。

Description

本開示は、概して半導体技術の分野に関し、より詳細には、三次元（３Ｄ）メモリを形成するための方法に関する。
製造コストを低減し、記憶密度を増加させるために、メモリデバイスがより小さいダイの大きさへと縮小するにつれて、平面型メモリセルのスケーリングは、プロセス技術の限界および信頼性の問題のため、困難に直面する。三次元（３Ｄ）メモリアーキテクチャは、平面型メモリセルにおける密度および性能の限度に対処することができる。
３Ｄメモリにおける記憶容量をさらに増加させるために、鉛直に積み重ねられたメモリセルの数が大きく増加させられている一方で、メモリセルの横寸法は縮小されている。結果として、３Ｄメモリセルのアスペクト比は相当に増加しており、製造に複雑性をもたらしている。例えば、チャネルホールの側壁におけるメモリ膜に損傷を与えることなくチャネル層を形成することが困難である。したがって、高い密度で良好な信頼性を達成するために、３Ｄメモリのための製作プロセスにおいて改良への要求が存在する。
三次元（３Ｄ）メモリデバイス、および三次元（３Ｄ）メモリデバイスを形成するための方法の実施形態が、本開示に記載されている。
本開示の一態様は、基板に交互の誘電体スタックを形成するステップと、複数のチャネルホールを形成するステップであって、複数のチャネルホールは、少なくとも基板の一部分を露出させるために、基板に対して垂直な方向において、交互の誘電体スタックを鉛直に貫通する、ステップとを含む、三次元（３Ｄ）メモリデバイスを形成するための方法を提供している。方法は、複数のチャネルホールを第１の領域において覆い、複数のチャネルホールを第２の領域において露出させる第１のマスクを形成するステップも含む。方法は、第２の領域における交互の誘電体スタックにリセスを形成するステップをさらに含む。方法は、リセスに第２のマスクを形成するステップであって、第２のマスクは、第２の領域における複数のチャネルホールを覆い、第１の領域における複数のチャネルホールを露出させる、ステップも含む。方法は、第１の領域における複数のチャネルホールの底に窪みを形成するステップをさらに含む。
いくつかの実施形態では、第１のマスクを形成するステップは、複数のチャネルホールを覆うためにハードマスク層を配置するステップであって、ハードマスク層は複数のチャネルホールの内側を満たさない、ステップを含む。次に、第１のフォトレジストマスクがハードマスク層の上に形成でき、第１のフォトレジストマスクのパターンがハードマスク層に転写され得る。
いくつかの実施形態では、ハードマスク層を配置するステップは、非晶質炭素層を配置するステップを含む。
いくつかの実施形態では、交互の誘電体スタックを形成するステップは、基板に対して垂直な方向において鉛直に積み重ねられる複数の誘電層対を形成するステップであって、各々の誘電層対は、第１の誘電層と、第１の誘電層と異なる第２の誘電層とを備える、ステップを含む。
いくつかの実施形態では、交互の誘電体スタックにリセスを形成するステップは、第１の誘電層および第２の誘電層の１つまたは複数の対を除去するステップを含む。
いくつかの実施形態では、方法は、複数のチャネルホールの内側における基板の露出させられた一部分にエピタキシャル層を配置するステップも含む。いくつかの実施形態では、方法は、複数のチャネルホールの側壁およびエピタキシャル層の上面にメモリ膜を配置するステップをさらに含む。いくつかの実施形態では、方法は、メモリ膜に第１のキャッピング層を配置するステップも含む。
いくつかの実施形態では、方法は、第１の領域における複数のチャネルホールの底に窪みを形成するステップの後、メモリ膜の側壁に、および、複数のチャネルホールの内側のエピタキシャル層に、チャネル層を配置するステップをさらに含む。方法は、複数のチャネルホールの内側にコア充填膜を配置するステップと、複数のチャネルホールの外側における過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップとを同じく含む。
いくつかの実施形態では、複数のチャネルホールの外側における過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップは、化学機械研磨を含む。
いくつかの実施形態では、複数のチャネルホールの外側における過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップの後、上コンタクト構造が第１の領域における複数のチャネルホールの上方部分に形成され、上コンタクト構造は、複数のチャネルホールの内側のチャネル層と連結される。
いくつかの実施形態では、リセスに第２のマスクを形成するステップは、第２の領域における交互の誘電体スタックにわたって第２のフォトレジストマスクを配置するステップであって、第２のフォトレジストマスクは複数のチャネルホールの内側を満たさない、ステップを含む。次に、第２のフォトレジストマスクは、交互の誘電体スタックと同一平面の上面を形成するために平坦化される。
いくつかの実施形態では、複数のチャネルホールの底に窪みを形成するステップは、第１の領域における複数のチャネルホールの内側に、および、第２の領域における第２のマスクの上に、第２のキャッピング層を配置するステップを含み、続いて、基板、または基板におけるエピタキシャル層を露出させるために、第１の領域における複数のチャネルホールの底から第２のキャッピング層を除去するステップを含む。
いくつかの実施形態では、方法は、交互の誘電体スタックを交互の導電層および誘電層の膜スタックで置き換えるステップをさらに含む。
本開示の別の態様は、基板に配置される上方デッキおよび下方デッキを伴う交互の誘電体スタックであって、各々のデッキは、基板に対して垂直の方向において交互に積み重ねられた第１の誘電層および第２の誘電層を備え、第２の誘電層は第１の誘電層と異なる、交互の誘電体スタックを備える二段デッキ三次元（３Ｄ）メモリデバイスを提供する。二段デッキ３Ｄメモリデバイスは、交互の誘電体スタックの上方デッキおよび下方デッキを通じて基板へと貫通する複数のチャネルホールも備える。二段デッキ３Ｄメモリデバイスは、複数のチャネルホールの各々の側壁を覆うメモリ膜、チャネル層、およびコア充填膜をさらに備える。二段デッキ３Ｄメモリデバイスは、第１の領域においての複数のチャネルホールの各々の底における窪みと、第２の領域においての交互の誘電体スタックの上方デッキにおけるリセスとを同じく備える。
いくつかの実施形態では、二段デッキ３Ｄメモリデバイスは、複数のチャネルホールの各々の底におけるエピタキシャル層であって、エピタキシャル層は、第１の領域における窪みを通じてチャネル層に連結され、メモリ膜は、第２の領域においてエピタキシャル層とチャネル層との間に挟まれる、エピタキシャル層も備える。
いくつかの実施形態では、二段デッキ３Ｄメモリデバイスは、第２の領域における複数のチャネルホールの各々の底においてエピタキシャル層とチャネル層との間に挟まれるキャッピング層をさらに備える。
いくつかの実施形態では、第２の領域における交互の誘電体スタックの上方デッキにおけるリセスは、エピタキシャル層とコア充填膜とを備える。
いくつかの実施形態では、二段デッキ３Ｄメモリデバイスは、第１の領域における複数のチャネルホールの各々の内側のコア充填膜の上に上コンタクト構造をさらに備え、上コンタクト構造はチャネル層と連結される。
いくつかの実施形態では、交互の誘電体スタックは、第１の領域における上コンタクト構造と同一平面であり、第２の領域におけるリセスの内側のコア充填膜と同一平面である。
本開示の他の態様は、本開示の記載、請求項、および図面を考慮して当業者によって理解され得る。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を準備させて使用させることができるように、さらに供する。
本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリダイの概略的な上から見下ろした図である。 本開示のいくつかの実施形態による、３Ｄメモリダイの一領域の概略的な上から見下ろした図である。 本開示のいくつかの実施形態による、例示の３Ｄメモリアレイ構造の一部分の斜視図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々な製作段階における例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。
本発明の特徴および利点は、同様の符号が全体を通じて対応する要素を特定している図面と併せて理解されるとき、以下に述べられている詳細な記載からより明らかとなる。図面では、同様の符号は、同様の要素、機能的に同様の要素、および／または構造的に同様の要素を概して指示している。要素が最初に現れる図面は、対応する符号における最も左の数字によって指示されている。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されている。さらに、このような文言は必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で影響を与えることは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などの用語は、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。
本開示における「～に」、「～の上方に」、および「～にわたって」の意味が、「～に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような最も幅広い様態で解釈されるべきあることは、容易に理解されるべきである。さらに、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」（つまり、何かに直接的に）であるという意味も含む可能性がある。
さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用またはプロセスのステップにおけるデバイスの異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向に回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。
本明細書で使用されているように、「基板」という用語は、それに続く材料層が加えられる材料を言っている。基板は「上」の表面および「下」の表面を含む。基板の上面は、典型的には半導体デバイスが形成される場所であり、そのため、半導体デバイスは、他に述べられていない場合、基板の上側に形成される。下面は上面の反対であり、そのため基板の下側は基板の上側の反対である。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなどの非導電性材料から形成されてもよい。
本明細書で使用されているように、「層」という用語は、厚さの領域を含む材料部分を言っている。層は上側と下側とを有し、層の下側は比較的基板に近く、上側は比較的基板から遠くである。層は、下もしくは上にある構造の全体にわたって広がることができる、または、下もしくは上にある構造の広がり未満の広がりを有することができる。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と下面との間、またはそれら上面および下面における水平面の任意のセットの間に位置させられ得る。層は、水平に、鉛直に、および／または、先細りの表面に沿って、延びることができる。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、１つまたは複数の層を上、上方、および／もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、インターコネクト層は、１つまたは複数の導電層およびコンタクト層（コンタクト、インターコネクト線、および／または鉛直インターコネクトアクセス（ＶＩＡ）が形成される）、ならびに、１つまたは複数の誘電層を含み得る。
本開示では、記載の容易性のために、「階層」が、鉛直方向に沿っての実質的に同じ高さの要素に言及するために使用される。例えば、ワード線と下にあるゲート誘電層とは「階層」と称することができ、ワード線と下にある絶縁層とは共に「階層」と称することができ、実質的に同じ高さのワード線は「ワード線の階層」または同様に称することができるといった具合である。
本明細書で使用されているように、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセスステップについての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体デバイスと関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示することができる。
本開示において、「水平の／水平に／横の／横に」という用語は、基板の横表面と名目上平行を意味し、「鉛直の」または「鉛直に」という用語は、基板の横表面に対して名目上垂直を意味する。
本明細書で使用されているように、「３Ｄメモリ」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板において、メモリセルトランジスタの鉛直に配向されたストリング（本明細書では、ＮＡＮＤストリングなど、「メモリストリング」と称される）を伴う三次元（３Ｄ）半導体デバイスを言っている。
図１は、本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリデバイス１００の上から見下ろした図である。３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、またはメモリダイの任意の一部分であり得、複数のメモリブロック１０３を各々が備え得る１つまたは複数のメモリ平面１０１を備え得る。同一または同時の工程が各々のメモリ平面１０１において行われ得る。大きさがメガバイト（ＭＢ）であり得るメモリブロック１０３が、削除工程を実行するための最小の大きさである。図１に示されているように、例示の３Ｄメモリデバイス１００は４つのメモリ平面１０１を備え、各々のメモリ平面１０１は６つのメモリブロック１０３を備える。各々のメモリブロック１０３は複数のメモリセルを備えることができ、各々のメモリセルはビット線およびワード線などのインターコネクトを通じてアドレス指定され得る。ビット線およびワード線は垂直に配置でき（例えば、それぞれ行および列）、金属線の配列を形成する。ビット線の方向およびワード線の方向は、図１において「ＢＬ」および「ＷＬ」と記されている。この開示では、メモリブロック１０３は「メモリアレイ」または「配列」とも称されている。メモリアレイはメモリデバイスにおけるコア領域であり、記憶機能を実施する。
３Ｄメモリデバイス１００は、メモリ平面１０１を包囲する領域である周辺領域１０５も備える。周辺領域１０５は、例えばページバッファ、行デコーダ、列デコーダ、およびセンスアンプといった、メモリアレイの機能を支援するための多くのデジタル回路、アナログ回路、および／または混合信号回路を含む。周辺回路は、当業者には明らかであるように、トランジスタ、ダイオード、コンデンサ、抵抗などの能動的および／または受動的な半導体デバイスを使用する。
図１に示されている３Ｄメモリデバイス１００におけるメモリ平面１０１の配置、および各々のメモリ平面１０１におけるメモリブロック１０３の配置が、本開示の範囲を限定することのない例として使用されているだけであることは、留意されている。
図２を参照すると、本開示のいくつかの実施形態による、図１における領域１０８を拡大した、上から見下ろした図が示されている。３Ｄメモリデバイス１００の領域１０８は階段領域２１０とチャネル構造領域２１１とを含み得る。チャネル構造領域２１１は、複数の積み重ねられたメモリセルを各々含むメモリストリング２１２の配列を備え得る。階段領域２１０は、階段構造と、階段構造に形成されたコンタクト構造２１４の配列とを備え得る。いくつかの実施形態では、チャネル構造領域２１１および階段領域２１０を横切るＷＬ方向に延びる複数のスリット構造２１６が、メモリブロックを複数のメモリ指部２１８へと分割できる。少なくとも一部のスリット構造２１６は、チャネル構造領域２１１におけるメモリストリング２１２の配列のための共通ソースコンタクトとして機能することができる。上選択ゲート切断部２２０が、例えば、メモリ指部２１８の上選択ゲート（ＴＳＧ： Ｔｏｐ Ｓｅｌｅｃｔ Ｇａｔｅ）を２つの部分へと分割するために、各々のメモリ指部２１８の中間に配置でき、それによってメモリ指部を２つのメモリスライス２２４へと分割することができ、同じワード線を共有するメモリスライス２２４におけるメモリセルは、プログラム可能（読取り／書込み）なメモリページを形成する。３Ｄ型ＮＡＮＤメモリの削除工程がメモリブロックのレベルで実行され得るが、読取り動作および書込み動作はメモリページのレベルで実行され得る。メモリページは大きさがキロバイト（ＫＢ）であり得る。いくつかの実施形態では、領域１０８は、製作の間のプロセス変化制御のために、および／または、追加の機械的支持のためにダミーメモリストリング２２２も備える。
図３は、本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリアレイ構造３００の一部分の斜視図を示している。メモリアレイ構造３００は、基板３３０と、基板３３０にわたる絶縁膜３３１と、絶縁膜３３１にわたる下方選択ゲート（ＬＳＧ： Ｌｏｗｅｒ Ｓｅｌｅｃｔ Ｇａｔｅ）３３２の階層と、交互の導電層および誘電層の膜スタック３３５を形成するためにＬＳＧ３３２の上に積み重なる、「ワード線（ＷＬ）」とも称される制御ゲート３３３の複数の階層とを備える。制御ゲートの階層に隣接する誘電層は、明確にするために図３には示されていない。
各々の階層の制御ゲートは、膜スタック３３５を通じてスリット構造２１６－１および２１６－２によって分離されている。メモリアレイ構造３００は、制御ゲート３３３のスタックにわたって上選択ゲート（ＴＳＧ）３３４の階層も備えている。ＴＳＧ３３４、制御ゲート３３３、およびＬＳＧ３３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造３００は、メモリストリング２１２と、隣接するＬＳＧ３３２同士の間の基板３３０の部分におけるドープソース線領域３４４とをさらに備える。各々のメモリストリング２１２は、絶縁膜３３１と、交互の導電層および誘電層の膜スタック３３５とを通じて延びるチャネルホール３３６を備える。メモリストリング２１２は、チャネルホール３３６の側壁におけるメモリ膜３３７と、メモリ膜３３７にわたるチャネル層３３８と、チャネル層３３８によって包囲されるコア充填膜３３９とを同じく備える。メモリセル３４０が、制御ゲート３３３とメモリストリング２１２との交差部に形成できる。メモリアレイ構造３００は、ＴＳＧ３３４にわたってメモリストリング２１２と連結される複数のビット線（ＢＬ）３４１をさらに備える。メモリアレイ構造３００は、複数のコンタクト構造２１４を通じてゲート電極と連結される複数の金属インターコネクト線３４３も備える。膜スタック３３５の縁は、ゲート電極の各々の階層への電気的連結を可能にするために、階段の形で構成されている。
図３では、図示の目的のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの階層が、ＴＳＧ３３４の１つの階層およびＬＳＧ３３２の１つの階層と共に示されている。この例では、各々のメモリストリング２１２は、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応する３つのメモリセル３４０－１、３４０－２、および３４０－３を備え得る。いくつかの実施形態では、制御ゲートの数およびメモリセルの数は、記憶容量を増加させるために、３つより多くてもよい。メモリアレイ構造３００は、例えばＴＳＧ切断部、共通ソースコンタクト、およびダミーメモリストリングといった他の構造を含んでもよい。これらの構造は、簡潔にするために図３には示されていない。
３Ｄメモリにおいてより大きな記憶容量を追求するために、鉛直に積み重ねられたメモリセルの数は大きく増加している。結果として、制御ゲートまたはワード線３３３の数が大きく増加している。したがって、交互の導電層および誘電層の膜スタック３３５の全体の厚さが増加させられている。一方で、メモリストリング２１２の横寸法は、メモリセル３４０の密度と３Ｄメモリの記憶容量とをさらに増加させるために縮小されている。そのため、メモリストリング２１２のアスペクト比は相当に増加させられており、例えば、膜スタック３３５全体を通じてチャネルホール３３６を形成するためのエッチングプロセス、および、チャネル層３３８をエピタキシャル層または基板３３０と連結するためにチャネルホール３３６の底からメモリ膜を除去することといった様々なプロセスにおいて、多くの困難をもたらす。
二段デッキ構造が、３Ｄメモリの製造における複雑性を考慮して開発されてきた。二段デッキ３Ｄメモリでは、鉛直に積み重ねられたメモリセルは、２つの区域、すなわち、上方デッキおよび下方デッキへと分割されており、上方デッキと下方デッキとは連続して形成され得る。例えば、膜スタック３３５の下方デッキが最初に形成され、チャネルホール３３６は下方デッキのみについてエッチングされ得る。次に、膜スタック３３５の上方デッキが下方デッキの上に形成でき、チャネルホールが、別のリソグラフィプロセスを用いて、上方デッキについて再びエッチングされ得る。二段デッキ構造および二段ステッププロセスは、大きなアスペクト比のエッチングまたは膜堆積の複雑性を低減することができる。しかしながら、追加のリソグラフィステップが、上方デッキと下方デッキとの間に重ね合わせ誤差を引き起こす可能性がある。例えば、下方デッキにおけるメモリ膜３３７は、上方デッキについてのチャネルホールのエッチングの間に曝される場合に損傷させられる可能性があり、これはワード線における漏れを引き起こす可能性がある。
概して、上方デッキと下方デッキとの間の重ね合わせ誤差は、階段構造のトポロジーによるより小さいリソグラフィプロセスウインドウのため、チャネル構造領域２１１と比較して、階段領域２１０（図２）においてより大きくなる。また、十分な支持構造を３Ｄメモリに提供するために、階段領域２１０におけるダミーメモリストリング２２２のためのチャネルホールは、チャネル構造領域２１１におけるメモリストリング２１２のためのチャネルホールより大きな寸法で典型的には設計される。概して、より大きなチャネルホールはより素早くエッチングでき、これは、上方デッキと下方デッキとの間の境界面により深いガウジングをもたらし、より大きなワード線の漏れをもたらす可能性がある。
この開示では、二段デッキ３Ｄメモリにおいてチャネルホール３３６およびチャネル層３３８を形成するための改良された方法が開示されている。２つのリソグラフィマスクを追加し、製作プロセスを見直すことで、所望の通路構造（例えば、チャネルホール、メモリ膜、チャネル層）が、メモリストリング２１２についてのチャネル構造領域２１１に形成できる一方で、ダミー領域（例えば、階段領域２１０）におけるメモリ膜の損傷または側壁のガウジングが最小限とされ得る。
図４は、本開示のいくつかの実施形態による二段デッキを備える３Ｄメモリデバイス４００の断面図を示している。３Ｄメモリデバイス４００は、基板（例えば、基板３３０）に配置される交互の誘電体スタック４５０を備え、交互の誘電体スタック４５０は下方デッキ４５０－１と上方デッキ４５０－２とを備える。
基板３３０は、続く構造を形成するためのプラットフォームを提供することができる。いくつかの実施形態では、基板３３０は、単結晶、多結晶、または単一の結晶の半導体など、任意の適切な半導体材料を有する任意の適切な半導体基板であり得る。例えば、基板３３０は、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ＩＩＩ－Ｖ族化合物、またはそれらの任意の組み合わせを含み得る。いくつかの実施形態では、基板３３０は、例えばガラス、プラスチック、または他の半導体基板といった、ハンドルウェハに形成される半導体材料の層を含み得る。
基板３３０の前面３３０ｆは、本明細書において基板の「主面」または「上面」とも称される。材料の層が基板３３０の前面３３０ｆに配置され得る。「最上位」または「上方」の層は、基板の前面３３０ｆから最も遠い層、またはより遠くに離れた層である。「最下位」または「下方」の層は、基板の前面３３０ｆに最も近い層、またはより近い層である。
いくつかの実施形態では、交互の誘電体スタック４５０は、互いの上に交互に積み重ねられた複数の誘電層対を備え、各々の誘電層対は、第１の誘電層４５２（「誘電層」とも称される）と、第１の誘電層４５２と異なる第２の誘電層４５４（「犠牲層」とも称される）とを備える。交互の誘電体スタック４５０は、基板３３０の前面３３０ｆと平行である横方向に延びる。
交互の誘電体スタック４５０では、第１の誘電層４５２と第２の誘電層４５４とは、基板３３０に対して垂直な鉛直方向において交互である。別の言い方をすれば、各々の第２の誘電層４５４は２つの第１の誘電層４５２の間に挟み付けられ、各々の第１の誘電層４５２は２つの第２の誘電層４５４の間に挟み付けられ得る（最下位の層および最上位の層を除く）。
交互の誘電体スタック４５０の形成は、同じ厚さを各々が有するように、または、異なる厚さを有するように、第１の誘電層４５２を配置することを含み得る。第１の誘電層４５２の例の厚さは、１０ｎｍから５００ｎｍの範囲であり、好ましくは約２５ｎｍであり得る。同様に、第２の誘電層４５４は、同じ厚さを各々有し得る、または、異なる厚さを有し得る。第２の誘電層４５４の例の厚さは、１０ｎｍから５００ｎｍの範囲であり、好ましくは約３５ｎｍであり得る。図４における誘電層対の数は、図示の目的だけのためであり、任意の適切な数の層が交互の誘電体スタック４５０に含まれ得ることは、理解されるべきである。
いくつかの実施形態では、第１の誘電層４５２は、例えば酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、または、Ｆ－、Ｃ－、Ｎ－、および／もしくはＨ－の組み込まれている酸化シリコンといった任意の適切な絶縁材料を含む。第１の誘電層４５２は、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜、または酸化ランタン膜といった高ｋ誘電性材料も含み得る。いくつかの実施形態では、第１の誘電層４５２は上記の材料の任意の組み合わせであり得る。
基板３３０における第１の誘電層４５２の形成は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、スパッタリング、金属有機化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、熱酸化、窒化、任意の他の適切な堆積方法、および／またはそれらの組み合わせなど、任意の適切な堆積方法を含み得る。
いくつかの実施形態では、第２の誘電層４５４は、第１の誘電層４５２と異なる任意の適切な材料を含み、第１の誘電層４５２に対して選択的に除去できる。例えば、第２の誘電層４５４は、酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、多結晶質シリコン、多結晶質ゲルマニウム、多結晶質ゲルマニウムシリコン、およびそれらの任意の組み合わせを含み得る。いくつかの実施形態では、第２の誘電層４５４は、アモルファスシリコンまたはアモルファスゲルマニウムなどのアモルファス半導体材料も含む。第２の誘電層４５４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、熱窒化、またはそれらの任意の組み合わせなど、第１の誘電層４５２と同様の技術を用いて配置され得る。
いくつかの実施形態では、第１の誘電層４５２は酸化シリコンであり得、第２の誘電層４５４は窒化シリコンであり得る。
いくつかの実施形態では、交互の誘電体スタック４５０は、第１の誘電層４５２および第２の誘電層４５４に加えて層を含むことができ、異なる材料から、および／または異なる厚さで作られ得る。例えば、下方デッキ４５０－１と上方デッキ４５０－２との間の境界面４５５は、第１の誘電層４５２、および／または、異なる厚さを伴う他の誘電性材料を備え得る。
交互の誘電体スタック４５０の上方デッキ４５０－２は、上においてチャネル連結層４５６も備える。いくつかの実施形態では、チャネル連結層４５６は、第１の絶縁層４５６－１と、第２の絶縁層４５６－２と、第３の絶縁層４５６－３とを備え得る。第１の絶縁層４５６－１、第２の絶縁層４５６－２、および第３の絶縁層４５６－３は、任意の適切な絶縁材料および／または誘電性材料によって作られ得る。いくつかの実施形態では、第１の絶縁層４５６－１および第３の絶縁層４５６－３は酸化シリコンを含み、第２の絶縁層４５６－２は窒化シリコンを含み得る。チャネル連結層４５６は、化学気相堆積（ＣＶＤ）プロセス（例えば、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ）、原子層気相堆積（ＡＬＤ）、スパッタリング、または任意の他の適切なプロセスなど、薄膜堆積プロセスを用いて形成できる。
交互の誘電体スタック４５０に加えて、いくつかの実施形態では、周辺デバイス（図示されていない）が基板３３０の前面３３０ｆにおいて周辺領域１０５（図１参照）に形成され得る。いくつかの実施形態では、能動的なデバイス領域（図示されていない）も基板３３０の前面３３０ｆにおいてメモリブロック１０３（図１参照）に形成され得る。いくつかの実施形態では、基板３３０は前面３３０ｆに絶縁膜３３１をさらに含み得る（図４に示されていない）。絶縁膜３３１は、交互の誘電体スタック４５０と同じまたは異なる材料から作られ得る。
周辺デバイスは、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、抵抗、コンデンサなどの任意の適切な半導体デバイスを含み得る。周辺デバイスは、例えば行デコーダ、列デコーダ、ドライバ、ページバッファ、センスアンプ、タイミング、および制御といった、メモリコアの記憶機能を支援するデジタル回路、アナログ回路、および／または混合信号回路の設計で使用され得る。
メモリブロックにおける能動的なデバイス領域は、浅いトレンチ隔離などの隔離構造によって包囲される。ｐ型および／またはｎ型のドーピングされたウェルなどのドーピングされた領域が、メモリブロックにおけるアレイデバイスの機能性に応じて、能動的なデバイス領域に形成され得る。
図５は、本開示のいくつかの実施形態による３Ｄメモリデバイス５００の断面図を示している。３Ｄメモリデバイス５００は、交互の誘電体スタック４５０に形成され、交互の誘電体スタック４５０全体（上方デッキ４５０－２と下方デッキ４５０－１との両方を含む）を貫通し、基板３３０へと延びる複数のチャネルホール（例えば、チャネルホール３３６）を備える。
いくつかの実施形態では、チャネルホール３３６の形成は、フォトリソグラフィおよびエッチングなどのプロセスを含む。いくつかの実施形態では、炭素ベースのポリマ材料、またはハードマスクが、エッチングプロセスについてのフォトレジストに加えて使用され得る。ハードマスクは、酸化シリコン、窒化シリコン、ＴＥＯＳ、シリコン含有耐反射被覆（ＳｉＡＲＣ）、アモルファスシリコン、多結晶シリコン、またはそれらの任意の組み合わせを含み得る。チャネルホール３３６を形成するためのエッチングプロセスには、ドライエッチング、ウェットエッチング、またはそれらの組み合わせがあり得る。いくつかの実施形態では、交互の誘電体スタック４５０は、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを用いてエッチングされ得る。いくつかの実施形態では、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３、Ｃ３Ｆ６、Ｃｌ２、ＢＣｌ３など、またはそれらの任意の組み合わせなど、フッ素または塩素ベースのガスが使用できる。第１および第２の誘電層４５２／４５４をエッチングするための方法およびエッチング液は、本開示の実施形態によって限定されるべきではない。
いくつかの実施形態では、チャネルホール３３６は同じリソグラフィマスクおよびエッチングプロセスによって形成でき、階段領域２１０およびチャネル構造領域２１１におけるすべてのチャネルホールが同時に開けられる。いくつかの実施形態では、チャネル構造領域２１１におけるチャネルホールと階段領域２１０におけるチャネルホールとは、異なるリソグラフィマスクおよびエッチングプロセスによって形成され得る。例えば、階段領域２１０におけるチャネルホールは特定のリソグラフィマスクおよびエッチングプロセスで初めに形成され、チャネル構造領域２１１におけるチャネルホールは、別のリソグラフィマスクおよび異なるエッチングプロセスで続けて形成され得る。
いくつかの実施形態では、チャネルホール３３６は、下方デッキ４５０－１および上方デッキ４５０－２を通じて連続してエッチングすることで形成され得る。この例では、下方デッキ４５０－１は基板３３０に配置でき、複数の第１の開口（図示されていない）は下方デッキ４５０－１に形成できる。次に、充填材料が、複数の第１の開口の内側に配置され得る。上方デッキ４５０－２は、充填材料の堆積の後に下方デッキにわたって配置され得る。次に、複数の第２の開口が別のリソグラフィマスクで上方デッキ４５０－２に形成され得る。第２の開口は、充填材料を除去した後、交互の誘電体スタック４５０全体を通じて延びるチャネルホール３３６が形成され得るように、第１の開口と並べられ得る。下方デッキ４５０－１と上方デッキ４５０－２との間の境界面４５５におけるガウジングが、充填材料の除去プロセスのため、または、上方デッキ４５０－２における複数の第２の開口についての拡張のエッチングプロセスのため、形成され得る。
いくつかの実施形態では、３Ｄメモリデバイス５００は、チャネルホール３３６の内側にエピタキシャル層５５８をさらに備える。エピタキシャル層５５８は、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、ＩＩＩ－Ｖ族化合物、またはそれらの任意の組み合わせなど、任意の適切な半導体材料を含み得る。エピタキシャル層５５８は基板３３０からエピタキシャル成長させられ得る。いくつかの実施形態では、エピタキシャル層５５８は、チャネルホール３３６の内側の基板３３０の露出させられた表面から選択的に成長させられ得る。いくつかの実施形態では、エピタキシャル層５５８は、例えば多結晶シリコンといった多結晶半導体材料であり得る。
いくつかの実施形態では、エピタキシャル層５５８は、基板３３０におけるドーピング領域（図１５には示されていない）からエピタキシャル成長させられ得る。ドーピング領域は、例えばボロン、リン、ヒ素、またはそれらの任意の組み合わせといったｐ型またはｎ型のドーパントを使用するイオン注入によって形成できる。イオン注入は、交互の誘電体スタック４５０の堆積の前に実施され得る。いくつかの実施形態では、イオン注入はチャネルホールエッチングの後に実施され得る。
図６は、本開示のいくつかの実施形態による３Ｄメモリデバイス６００の断面図を示している。３Ｄメモリデバイス６００は、３Ｄメモリデバイス５００（図５）に配置されたメモリ膜（例えば、図３におけるメモリ膜３３７）を備える。メモリ膜３３７は、各々のチャネルホール３３６の側壁、エピタキシャル層５５８の上面、およびチャネル連結層４５６の上面に配置され得る。
いくつかの実施形態では、メモリ膜３３７は、トンネル層、記憶層（「電荷捕獲／保存層」としても知られている）、およびブロック層を含む複合層であり得る。各々のチャネルホール３３６は円筒形を有し得る。トンネル層、記憶層、およびブロック層は、いくつかの実施形態によれば、チャネルホールの中心から外側に向かう方向に沿って上記の順番で配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。いくつかの実施形態では、メモリ膜３３７はＯＮＯ誘電体（例えば、酸化シリコンを含むトンネル層、窒化シリコンを含む記憶層、および、酸化シリコンを含むブロック層）を備える。
いくつかの実施形態では、第１のキャッピング層６５９が、続いての製作プロセスにおいて損傷から保護するために、メモリ膜３３７に配置され得る。いくつかの実施形態では、第１のキャッピング層６５９は非晶質または多結晶のシリコン層を備え得る。いくつかの実施形態では、第１のキャッピング層６５９は酸化シリコン、酸窒化シリコン、または窒化シリコンの層を備え得る。第１のキャッピング層６５９は、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、または任意の他の適切なプロセスなどの薄膜堆積プロセスを用いて形成され得る。いくつかの実施形態では、第１のキャッピング層６５９の厚さは約１０ｎｍから約５０ｎｍの範囲であり得る。
図７は、本開示のいくつかの実施形態による３Ｄメモリデバイス７００の断面図を示している。３Ｄメモリデバイス７００は、３Ｄメモリデバイス６００（図６に示されている）に配置されたハードマスク層７６０および第１のフォトレジストマスク７６２を備える。
ハードマスク層７６０は、続くエッチングプロセスの間、下にあるデバイスおよび材料へ保護を提供するために使用され得る。ハードマスク層７６０は、例えば非晶質炭素層７６０－１および誘電マスク層７６０－２といった、エッチングプロセスに耐えることができる任意の適切な材料を備える。
非晶質炭素層７６０－１は、３Ｄメモリデバイス６００の上に非共形の膜を提供でき、チャネルホール３３６にわたる段差状の覆いは、非晶質炭素層７６０－１がチャネルホール３３６の内側に配置されないように十分に低くされる。別の言い方をすれば、メモリ膜３３７および第１のキャッピング層６５９は、チャネル連結層４５６の上において非晶質炭素層７６０－１によって覆うことができ、チャネルホール３３６の内側におけるメモリ膜３３７および第１のキャッピング層６５９の側壁は、非晶質炭素層７６０－１の無い状態で露出され得る。チャネルホール３３６にわたる非晶質炭素層７６０－１における三角形（図７に示されているような）は、図示の目的だけのためであり、非共形の配置のため、任意の他の適切な形とできる。非晶質炭素層７６０－１は、ＣＶＤ、ＰＶＤ、スパッタリング、または任意の他の適切な堆積方法によって堆積させることができる。いくつかの実施形態では、非晶質炭素層７６０－１は、非晶質炭素の耐エッチング性を向上させるために、ボロンなどの他の耐エッチング性元素でドーピングされ得る。
いくつかの実施形態では、誘電マスク層７６０－２は、非晶質炭素層７６０－１の上に配置される酸化シリコン、酸窒化シリコン、または窒化シリコンを含む。いくつかの実施形態では、誘電マスク層７６０－２は、酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、および酸化アルミニウム（Ａｌ２Ｏ３）などの薄い金属または酸化金属の層を備え得る。誘電マスク層７６０－２は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、または任意の他の適切な堆積方法によって配置することができる。
ハードマスク層７６０は、本明細書に記載されている例示の材料に限定されない。他の選択肢には、高ｋ誘電性材料および／またはそれらの任意の組合せがあり得る。
リソグラフィによって形成された第１のフォトレジストマスク７６２が、第１の領域（例えば、図２におけるチャネル構造領域２１１）を保護し、第２の領域（例えば、階段領域２１０または任意の他のダミー領域）を露出させるために使用され得る。いくつかの実施形態では、第１のフォトレジストマスク７６２は、リソグラフィ品質を向上させ、エッチングの間に過剰な保護を提供するために使用される誘電性ＡＲＣ（ＤＡＲＣ）または下面ＡＲＣ（ＢＡＲＣ）などの反射防止コーティング（ＡＲＣ）も含む。
図８は、本開示のいくつかの実施形態による３Ｄメモリデバイス８００の断面図を示している。３Ｄメモリデバイス８００は、図７における第１のフォトレジストマスク７６２からのパターン転写プロセスによって形成される第１のマスク（つまり、ハードマスク層７６０の一部分または非晶質炭素層７６０－１）を備える。第１のフォトレジストマスク７６２のように、第１のマスク（または非晶質炭素層７６０－１）は、階段領域２１０におけるチャネルホール３３６を露出させ、チャネル構造領域２１１におけるチャネルホール３３６を覆う。
いくつかの実施形態では、パターン転写プロセスはエッチングプロセスを含む。エッチングプロセスには、ドライエッチング、ウェットエッチング、またはそれらの組合せがある。ドライエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、および／または任意の他の適切なガスなどのガスに基づいて酸素（Ｏ２）および／またはフッ素（Ｆ）を使用する反応性イオンエッチング（ＲＩＥ）であり得る。
ハードマスク層７６０をパターン形成した後（例えば、非晶質炭素層７６０－１を通じてエッチングした後）、第１のフォトレジストマスク７６２および誘電マスク層７６０－２は、図８に示されているように消費させられ得る。いくつかの実施形態では、第１のフォトレジストマスク７６２および誘電マスク層７６０－２は非晶質炭素層７６０－１の上に残り得る。この例では、第１のフォトレジストマスク７６２および／または誘電マスク層７６０－２は、続いてのプロセスステップの前に、非晶質炭素層７６０－１にパターンを転写した後に除去できる。
図９は、本開示のいくつかの実施形態による３Ｄメモリデバイス９００の断面図を示している。３Ｄメモリデバイス９００は階段領域２１０にリセス９６４を備える。リセス９６４は、第１のマスク（つまり、図８におけるパターン形成された非晶質炭素層７６０－１）を用いて、交互の誘電体スタックの上方デッキ４５０－２において第１および第２の誘電層４５２／４５４の複数の対を通じてエッチングすることで形成できる。
図９に示されているように、チャネル連結層４５６と、第１および第２の誘電層４５２／４５４の上位３つの対とが、階段領域２１０において除去され得る。いくつかの実施形態では、異なる数の第１／第２の誘電層が除去され得る。図７における第１のフォトレジストマスク７６２の設計に依存して、チャネル連結層４５６と、第１／第２の誘電層４５２／４５４の複数の対とは、階段領域２１０以外のウェハにおける様々なダミー領域においても除去され得る。
いくつかの実施形態では、チャネル連結層４５６と第１および第２の誘電層４５２／４５４とは、ドライエッチング、ウェットエッチング、またはそれらの組合せによって除去され得る。ドライエッチングは、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、または任意の他の適切なガスによるＲＩＥを含み得る。エッチングプロセスの後、図８における非晶質炭素層７６０－１が除去され得る。
図１０は、本開示のいくつかの実施形態による３Ｄメモリデバイス１０００の断面図を示している。３Ｄメモリデバイス１０００は、階段領域２１０を覆い、チャネル構造領域２１１を露出させる第２のフォトレジストマスク１０７０を備える。
第２のフォトレジストマスク１０７０は、リソグラフィによって形成でき、フォトレジストが、小さい寸法を伴うチャネルホール３３６を満たすことなく、より大きい寸法のリセス９６４（図９に示されている）を満たすことができるような粘度を伴う任意のフォトレジストを含み得る。いくつかの実施形態では、アッシングプロセス（例えば、酸素プラズマエッチング）が、チャネル構造領域２１１におけるチャネルホール３３６の内側の望ましくないフォトレジスト在留物を除去するために実施され得る。
図１１は、本開示のいくつかの実施形態による３Ｄメモリデバイス１１００の断面図を示している。３Ｄメモリデバイス１１００は第２のマスク（つまり、第２のフォトレジストマスク１０７０の一部分）を備える。３Ｄメモリデバイス１１００は、同一平面の上面を形成するために、図１０における３Ｄメモリデバイス１０００の第２のフォトレジストマスク１０７０を平坦化することで形成できる。３Ｄメモリデバイス１１００では、第２のフォトレジストマスク１０７０の上面と、チャネル連結層４５６の上における第１のキャッピング層６５９とが同一平面である。いくつかの実施形態では、平坦化プロセスは、Ｏ２、ＣＦ４、または他の適切なガスによるエッチバックＲＩＥを含む。いくつかの実施形態では、平坦化プロセスは化学機械研磨を備える。
図１２は、本開示のいくつかの実施形態による３Ｄメモリデバイス１２００の断面図を示している。３Ｄメモリデバイス１２００は、３Ｄメモリデバイス１１００（図１１）に配置された第２のキャッピング層１０７２を備える。チャネル構造領域２１１では、第２のキャッピング層１０７２は、チャネルホールの内側およびチャネル連結層４５６の上における第１のキャッピング層６５９を覆う。第２のキャッピング層１０７２は第２のマスク（つまり、階段領域２１０における第２のフォトレジストマスク１０７０）も覆う。第２のキャッピング層１０７２は、酸化シリコン、酸窒化シリコン、窒化シリコン、または任意の適切な誘電性材料を含む。第２のキャッピング層１０７２は、ＣＶＤ、ＰＶＤ、スパッタリングなどによって堆積させられ得る。
図１３は、本開示のいくつかの実施形態による３Ｄメモリデバイス１３００の断面図を示している。３Ｄメモリデバイス１３００は、チャネル構造領域２１１における各々のチャネルホール３３６の底に窪み１３７４を備え、チャネルホールは第２のフォトレジストマスク１０７０によって覆われていない。したがって、チャネル構造領域２１１におけるチャネルホール３３６は、窪み１３７４を介してエピタキシャル層５５８へと延びる。
窪み１３７４は、例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、もしくはＣ３Ｆ６などの化学ガス、および／または他の適切なエッチング液によるＲＩＥといったドライエッチングによって形成され得る。エッチングプロセスの間、ポリマ膜（図示されていない）が、チャネルホール３３６の側壁、チャネル連結層４５６の上面、および第２のフォトレジストマスク１０７０の上における第２のキャッピング層１０７２を保護するために堆積させられ得る。エッチングプロセスは、チャネル構造領域２１１におけるチャネルホールの底における第２のキャッピング層１０７２、第１のキャッピング層６５９、およびメモリ膜３３７を除去する。そのため、エピタキシャル層５５８の少なくとも一部分が、窪み１３７４を形成した後、チャネル構造領域２１１におけるチャネルホール３３６の内側で露出させられる。いくつかの実施形態では、窪み１３７４は、５ｎｍから１００ｎｍの間の範囲での深さと、１０ｎｍから１００ｎｍの間の範囲での幅とを有し得る。
図１４は、本開示のいくつかの実施形態による３Ｄメモリデバイス１４００の断面図を示している。３Ｄメモリデバイス１４００は、図１３における３Ｄメモリデバイス１３００から第１のキャッピング層６５９および第２のキャッピング層１０７２を除去することで形成できる。３Ｄメモリデバイス１４００では、メモリ膜３３７はチャネル構造領域２１１におけるチャネルホール３３６の内側で露出される。階段領域２１０では、メモリ膜３３７は第１のキャッピング層６５９によって覆われており、エピタキシャル層５５８はメモリ膜３３７および第１のキャッピング層６５９によって覆われている。
第２のフォトレジストマスク１０７０を使用することで、階段領域２１０における構造は、窪み１３７４の形成、および、第１のキャッピング層６５９／第２のキャッピング層１０７２の除去の間に露出させられない。そのため、ダミー領域（つまり、階段領域２１０）におけるメモリ膜３３７の損傷が回避できる。
図１５は、本開示のいくつかの実施形態による３Ｄメモリデバイス１５００の断面図を示している。３Ｄメモリデバイス１５００は、図１４における３Ｄメモリデバイス１４００から第２のフォトレジストマスク１０７０を除去し、続いてチャネル層３３８およびコア充填膜３３９を配置することで形成できる。
チャネル構造領域２１１では、チャネル層３３８はチャネルホール３３６の内側のメモリ膜３３７の側壁を覆い、窪み１３７４を通じてエピタキシャル層５５８と連結される。階段領域２１０では、チャネル層３３８は、チャネルホール３３６の側壁およびリセス９６４に形成され得る。
チャネル層３３８は、シリコンなどの任意の適切な半導体材料であり得る。いくつかの実施形態では、チャネル層３３８は、アモルファス、ポリシリコン、または単結晶シリコンであり得る。チャネル層３３８は、限定されることはないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを含む任意の適切な薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、チャネル層３３８の厚さは約１０ｎｍから約３０ｎｍの範囲であり得る。
いくつかの実施形態では、コア充填膜３３９は、チャネル構造領域２１１および階段領域２１０に加えてリセス９６４において、各々のチャネルホール３３６を満たすように配置され得る。いくつかの実施形態では、コア充填膜３３９の中間は１つまたは複数の空隙を含み得る。コア充填膜３３９は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、スピンオンガラス、ボロンもしくはリンでドーピングされた酸化シリコン、炭素でドーピングされた酸化物（ＣＤＯ、ＳｉＯＣ、もしくはＳｉＯＣ：Ｈ）、フッ素でドーピングされた酸化物（ＳｉＯＦ）、またはそれらの任意の組み合わせといった任意の適切な絶縁体であり得る。コア充填膜３３９は、例えばＡＬＤ、ＰＶＤ、ＣＶＤ、スピンコーティング、スパッタリング、または任意の他の適切な膜堆積技術を用いて堆積させられ得る。コア充填膜３３９は、繰り返しの堆積およびエッチバックのプロセスを用いることで形成されてもよい。エッチバックプロセスには、限定されることはないが、ウェットエッチング、ドライエッチング、またはそれらの組み合わせがあり得る。
いくつかの実施形態では、コア充填膜３３９、チャネル層３３８、およびチャネル連結層４５６は３Ｄメモリデバイス１５００において同一平面にある。平坦化プロセスには、化学機械研磨、ＲＩＥ、ウェットエッチング、またはそれらの組み合わせがある。平坦化プロセスは、チャネルホール３３６およびリセス９６４の外部の過剰なコア充填膜３３９、チャネル層３３８、およびメモリ膜３３７を除去する。したがって、チャネル構造領域２１１では、チャネル層３３８とメモリ膜３３７とは、隣接するチャネルホール３３６同士の間で連結解除され得る。
図１６は、本開示のいくつかの実施形態による３Ｄメモリデバイス１６００の断面図を示している。３Ｄメモリデバイス１６００は、チャネル構造領域２１１における各々のチャネルホール３３６の上部分に形成された上コンタクト構造１６７６を備える。
上コンタクト構造１６７６は、非晶質または多結晶のシリコンとでき、例えばタングステン、チタン、タンタル、窒化タングステン、窒化チタン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、チタンシリサイド、またはそれらの任意の組合せといった、金属、金属合金、および／または金属シリサイドを含み得る。上コンタクト構造１６７６は、薄膜堆積が続くリセスエッチングプロセスによって形成される。リセスエッチングプロセスには、ウェットエッチング、ドライエッチング、またはそれらの組合せがある。薄膜堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、または任意の他の適切なプロセスを含む。
上コンタクト構造１６７６は、チャネル構造領域２１１における各々のチャネルホール３３６の内側のチャネル層３３８と電気的接触を形成することができ、チャネル層３３８は窪み１３７４を介してエピタキシャル層５５８と連結される。
図１６に示されているように、３Ｄメモリデバイス１６００は、化学機械研磨（ＣＭＰ）などの平坦化プロセスによって形成できる平面状の上面を有する。平坦化プロセスを通じて、チャネルホール３３６の外側の過剰な上コンタクト構造１６７６が除去できる。
製作プロセスは、例えば図３に示されているように、スリット構造２１６を形成すること、交互の導電層および誘電層の膜スタック３３５を形成するために第２の誘電層４５４を導電性材料で置き換えること、ワード線３３３およびビット線３４１のためのコンタクト構造２１４および金属インターコネクト線３４３を形成することなど、機能的な二段デッキ３Ｄメモリを形成するために再び始めることができる。これらのプロセスと、結果生じる構造とは、当業者には知られており、したがって本開示には含まれていない。
図１７は、本開示のいくつかの実施形態による、図４～図１６において示された３Ｄメモリデバイスを形成するための例示の製作プロセス１７００を示している。製作プロセス１７００に示された工程は完全なものではなく、他のプロセスステップが、図示されている工程のいずれかの前、後、または間に実施され得ることは、理解されるべきである。いくつかの実施形態では、例示の製作プロセス１７００の一部の工程が省略されてもよいし、他の工程が含まれてもよく、それらは、本明細書では簡潔にするために記載されていない。いくつかの実施形態では、製作プロセス１７００のプロセスステップは、異なる順番で実施されてもよい、および／または、変わってもよい。
図１７に示されているように、製作プロセス１７００はプロセスステップＳ１７１０において開始し、プロセスステップＳ１７１０では、交互の誘電体スタック（図４における交互の誘電体スタック４５０）が基板３３０に形成でき、交互の誘電体スタックは第１の誘電層（例えば第１の誘電層４５２）と第２の誘電層（例えば第２の誘電層４５４）とを有する。いくつかの実施形態では、交互の誘電体スタック４５０は上方デッキ４５０－２と下方デッキ４５０－１とを備える。
いくつかの実施形態では、第１の誘電層４５２および第２の誘電層４５４は任意の適切な絶縁材を含むことができ、第２の誘電層４５４は第１の誘電層４５２と異なる。いくつかの実施形態では、第１の誘電層４５２は酸化シリコンであり、第２の誘電層４５４は窒化シリコンであり得る。交互の誘電体スタック４５０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態では、基板３３０に交互の誘電体スタック４５０を配置した後、階段構造（図３参照）が、複数のエッチングトリムプロセスを用いることで交互の誘電体スタック４５０の端に形成され得る。
プロセスステップＳ１７２０において、交互の誘電体スタック４５０全体を貫通し、基板３３０の少なくとも一部分を露出させる複数のチャネルホール（例えば、図５におけるチャネルホール３３６）が形成され得る。チャネルホール３３６の形成は、フォトリソグラフィ、および、例えば反応性イオンエッチング（ＲＩＥ）といったエッチングなどのプロセスを含み得る。いくつかの実施形態では、続いてのウェットプロセスが、チャネルホール３３６を洗浄して、可及的なポリマ、またはＲＩＥプロセスからの副産物を除去するために使用できる。
いくつかの実施形態では、エピタキシャル層（例えば、図５におけるエピタキシャル層５５８）が、エピタキシャルプラグを形成するためにチャネルホール３３６の内側に堆積させられ得る。一例では、エピタキシャル層５５８は選択的なエピタキシーを用いることで堆積でき、半導体層（例えば、シリコン）が基板３３０の露出された部分から成長することだけでき（または、その露出された部分に堆積させることだけでき）、誘電膜（例えば、第１および第２の誘電層４５２／４５４）においては成長できない。いくつかの実施形態では、エピタキシャル層５５８は、エピタキシーの間、または、続いてのイオン注入によって、その場でのドーピングによってドーピングされ得る。
いくつかの実施形態では、メモリ膜および第１のキャッピング層（例えば、図６におけるメモリ膜３３７および第１のキャッピング層６５９）がチャネルホール３３６の内側に連続して配置され得る。いくつかの実施形態では、メモリ膜３３７はＯＮＯ誘電体（例えば、酸化シリコンを含むトンネル層、窒化シリコンを含む記憶層、および、酸化シリコンを含むブロック層）を備える。いくつかの実施形態では、メモリ膜３３７は高ｋ誘電体も備え得る。いくつかの実施形態では、第１のキャッピング層６５９は、非晶質もしくは多結晶のシリコン、酸化シリコン、酸窒化シリコン、窒化シリコン、またはそれらの組合せを含む。
プロセスステップＳ１７３０において、第１のマスクが、第１の領域（例えば、図２および図７におけるチャネル構造領域２１１）においてチャネルホール３３６にわたって形成される。いくつかの実施形態では、第１のマスクは、図７における第１のフォトレジストマスク７６２およびハードマスク層７６０を備えてもよく、ハードマスク層７６０は、チャネルホール３３６の内側を満たさない非共形の膜（例えば、非晶質炭素層７６０－１）を含む。第１のフォトレジストマスク７６２のパターンは、ウェットエッチングおよび／またはドライエッチングを通じて、下にあるハードマスク層７６０へと転写され得る。結果として、第１の領域（例えば、チャネル構造領域２１１）におけるチャネルホール３３６は第１のマスク（例えば、ハードマスク層７６０）によって覆われ、第２の領域（例えば、図２および図８における階段領域２１０）におけるチャネルホールは露出される。
プロセスステップＳ１７４０において、交互の誘電体スタックの上部分が、パターン形成されたハードマスク層７６０を用いて、階段領域２１０において除去される。したがって、リセスが第２の領域（例えば、階段領域２１０）に形成される。図９は、階段領域２１０にリセス９６４を形成するために、第１および第２の誘電層４５２／４５４の上位３つの対がチャネル連結層４５６と共に除去されている例示の構造を示している。
プロセスステップＳ１７５０において、第２のマスク（例えば、図１０および図１１における第２のフォトレジストマスク１０７０）が、第２の領域（例えば、階段領域２１０）においてチャネルホールを覆うために形成される。第２のフォトレジストマスク１０７０の粘度は、第２のフォトレジストマスク１０７０がより大きな寸法のリセス９６４を満たす一方で、第２のフォトレジストマスク１０７０がより小さい寸法のチャネルホールの内側を満たさないように選択され得る。
いくつかの実施形態では、第２のフォトレジストマスク１０７０は、チャネル連結層４５６の上面と平坦化され得る。平坦化プロセスには、ドライエッチング、ウェットエッチング、化学機械研磨、またはそれらの組合せがある。
プロセスステップＳ１７６０において、窪み（例えば、図１４における窪み１３７４）が、チャネル構造領域２１１における各々のチャネルホール３３６の底に形成される。窪み１３７４は、チャネルホール３３６の底におけるメモリ膜３３７を通じてドライエッチングすることで形成できる。いくつかの実施形態では、窪み１３７４は第１のキャッピング層６５９を通じて延びる。したがって、エピタキシャル層５５８の少なくとも一部分が、チャネル構造領域２１１におけるチャネルホール３３６の内側で露出させられる。
いくつかの実施形態では、誘電層（例えば、図１２および図１３における第２のキャッピング層１０７２）が、窪み１３７４を形成する前に配置され得る。第２のキャッピング層１０７２は、窪み１３７４のためのエッチングプロセスの間にチャネルホールの側壁におけるメモリ膜３３７を保護するために使用される。第１の領域におけるチャネルホールの底におけるこの誘電層は、窪み１３７４の形成の間にメモリ膜３３７と共にエッチングされ得る。
第２のキャッピング層１０７２および第１のキャッピング層６５９は、チャネル構造領域２１１におけるチャネルホールの内側にメモリ膜３３７を露出させるために、窪み１３７４を形成した後に剥ぎ取られ得る。そして次に第２のフォトレジストマスク１０７０が除去され得る。
プロセスステップＳ１７７０において、チャネル層およびコア充填膜（例えば、図１５におけるチャネル層３３８およびコア充填膜３３９）が、第１の領域においてチャネルホール３３６の内側におけるメモリ膜３３７に配置される。チャネル層およびコア充填膜は、第２の領域におけるチャネルホール３３６の内側でリセス９６４に配置されてもいる。いくつかの実施形態では、チャネル層３３８は非晶質シリコン層または多結晶シリコン層とでき、コア充填膜３３９は酸化シリコンとできる。チャネル層３３８およびコア充填膜３３９は、ＣＶＤ、ＰＶＤ、ＡＬＤなどの薄膜堆積プロセスを用いることで形成できる。
いくつかの実施形態では、平坦化プロセス（例えば、化学機械研磨）が、チャネルホール３３６の外側の過剰なメモリ膜３３７、チャネル層３３８、およびコア充填膜３３９を除去して平坦化された上面を形成するために使用され得る。
プロセスステップＳ１７８０において、上コンタクト構造（例えば、図１６における上コンタクト構造１６７６）が、第１の領域（例えば、チャネル構造領域２１１）における各々のチャネルホールについて形成され得る。上コンタクト構造１６７６は、チャネルホール３３６の内側にコンタクトリセスを形成するために、エッチングプロセス（例えば、ＲＩＥ）を用いてコア充填膜３３９を凹ませ、続いて、コンタクトリセスにおける半導体材料（例えば、非晶質または多孔質のシリコン）を薄膜堆積させることで形成できる。いくつかの実施形態では、上コンタクト構造１６７６は金属、金属合金、またはケイ化物を含む。上コンタクト構造１６７６はチャネル層３３８と連結され、チャネル層３３８のための電気接触として機能することができる。平坦化プロセス（例えば、化学機械研磨）は、チャネルホール３３６の外側の半導体材料を除去して平坦化された上面を形成するために使用され得る。
機能的な二段デッキ３Ｄメモリを形成するための製作プロセスは、再び始めることができる。例えば、交互の導電層および誘電層の膜スタックが、第２の誘電層を導電層で置き換えることで形成され得る。
まとめると、本開示は、３Ｄメモリデバイスの様々な実施形態と、３Ｄメモリデバイスを作る方法とを記載している。
本開示の一態様は、基板に交互の誘電体スタックを形成するステップと、複数のチャネルホールを形成するステップであって、複数のチャネルホールは、少なくとも基板の一部分を露出させるために、基板に対して垂直な方向において、交互の誘電体スタックを鉛直に貫通する、ステップとを含む、三次元（３Ｄ）メモリデバイスを形成するための方法を提供している。方法は、複数のチャネルホールを第１の領域において覆い、複数のチャネルホールを第２の領域において露出させる第１のマスクを形成するステップも含む。方法は、第２の領域における交互の誘電体スタックにリセスを形成するステップをさらに含む。方法は、リセスに第２のマスクを形成するステップであって、第２のマスクは、第２の領域における複数のチャネルホールを覆い、第１の領域における複数のチャネルホールを露出させる、ステップも含む。方法は、第１の領域における複数のチャネルホールの底に窪みを形成するステップをさらに含む。
本開示の別の態様は、基板に配置される上方デッキおよび下方デッキを伴う交互の誘電体スタックであって、各々のデッキは、基板に対して垂直の方向において交互に積み重ねられた第１の誘電層および第２の誘電層を備え、第２の誘電層は第１の誘電層と異なる、交互の誘電体スタックを備える二段デッキ三次元（３Ｄ）メモリデバイスを提供する。二段デッキ３Ｄメモリデバイスは、交互の誘電体スタックの上方デッキおよび下方デッキを通じて基板へと貫通する複数のチャネルホールも備える。二段デッキ３Ｄメモリデバイスは、複数のチャネルホールの各々の側壁を覆うメモリ膜、チャネル層、およびコア充填膜をさらに備える。二段デッキ３Ｄメモリデバイスは、第１の領域においての複数のチャネルホールの各々の底における窪みと、第２の領域においての交互の誘電体スタックの上方デッキにおけるリセスとを同じく備える。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を十分に明らかにしている。そのため、このような適合および変更は、本明細書で提起されている本開示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書の用語および表現が本開示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
１００ 三次元（３Ｄ）メモリデバイス
１０１ メモリ平面
１０３ メモリブロック
１０５ 周辺領域
１０８ 領域
２１０ 階段領域
２１１ チャネル構造領域
２１２ メモリストリング
２１４ コンタクト構造
２１６、２１６－１、２１６－２ スリット構造
２１８ メモリ指部
２２０ 上選択ゲート切断部
２２２ ダミーメモリストリング
２２４ メモリスライス
３００ 三次元（３Ｄ）メモリアレイ構造
３３０ 基板
３３０ｆ 前面、主面、上面
３３１ 絶縁膜
３３２ 下方選択ゲート
３３３、３３３－１、３３３－２、３３３－３ 制御ゲート、ワード線
３３４ 上選択ゲート
３３５ 膜スタック
３３６ チャネルホール
３３７ メモリ膜
３３８ チャネル層
３３９ コア充填膜
３４０、３４０－１、３４０－２、３４０－３ メモリセル
３４１ ビット線
３４３ 金属インターコネクト線
３４４ ドープソース線領域
４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００ ３Ｄメモリデバイス
４５０ 誘電体スタック
４５０－１ 下方デッキ
４５０－２ 上方デッキ
４５２ 第１の誘電層
４５４ 第２の誘電層
４５５ 境界面
４５６ チャネル連結層
４５６－１ 第１の絶縁層
４５６－２ 第２の絶縁層
４５６－３ 第３の絶縁層
５５８ エピタキシャル層
６５９ 第１のキャッピング層
７６０ ハードマスク層
７６０－１ 非晶質炭素層
７６０－２ 誘電マスク層
７６２ 第１のフォトレジストマスク
９６４ リセス
１０７０ 第２のフォトレジストマスク
１０７２ 第２のキャッピング層
１３７４ 窪み
１６７６ 上コンタクト構造
ＢＬ ビット線の方向
ＷＬ ワード線の方向

Claims (20)

  1. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板に交互の誘電体スタックを形成するステップと、
    複数のチャネルホールを形成するステップであって、前記複数のチャネルホールは、少なくとも前記基板の一部分を露出させるために、前記基板に対して垂直な方向において、前記交互の誘電体スタックを鉛直に貫通する、ステップと、
    前記複数のチャネルホールを第１の領域において覆い、前記複数のチャネルホールを第２の領域において露出させる第１のマスクを形成するステップと、
    前記第２の領域における前記交互の誘電体スタックにリセスを形成するステップと、
    前記リセスに第２のマスクを形成するステップであって、前記第２のマスクは、前記第２の領域における前記複数のチャネルホールを覆い、前記第１の領域における前記複数のチャネルホールを露出させる、ステップと、
    前記第１の領域における前記複数のチャネルホールの底に窪みを形成するステップと
    を含む方法。
  2. 前記第１のマスクを形成するステップは、
    前記第１の領域における前記複数のチャネルホールを覆うハードマスク層を配置するステップであって、前記ハードマスク層は前記複数のチャネルホールの内側を満たさない、ステップと、
    前記ハードマスク層の上に第１のフォトレジストマスクを形成するステップと、
    前記第１のフォトレジストマスクのパターンを前記ハードマスク層に転写するステップと
    を含む、請求項１に記載の方法。
  3. 前記ハードマスク層を配置するステップは、非晶質炭素層を配置するステップを含む、請求項２に記載の方法。
  4. 前記交互の誘電体スタックを形成するステップは、前記基板に対して垂直な方向において鉛直に積み重ねられる複数の誘電層対を形成するステップであって、各々の誘電層対は、第１の誘電層と、前記第１の誘電層と異なる第２の誘電層とを備える、ステップを含む、請求項１に記載の方法。
  5. 前記交互の誘電体スタックに前記リセスを形成するステップは、前記第１の誘電層および前記第２の誘電層の１つまたは複数の対を除去するステップを含む、請求項４に記載の方法。
  6. 前記複数のチャネルホールを形成するステップの後、前記複数のチャネルホールの内側における基板の露出された前記一部分にエピタキシャル層を配置するステップをさらに含む、請求項１に記載の方法。
  7. 前記複数のチャネルホールの側壁および前記エピタキシャル層の上面にメモリ膜を配置するステップをさらに含む、請求項６に記載の方法。
  8. 前記メモリ膜に第１のキャッピング層を配置するステップをさらに含む、請求項７に記載の方法。
  9. 前記第１の領域における前記複数のチャネルホールの前記底に窪みを形成するステップの後、前記メモリ膜の側壁に、および、前記複数のチャネルホールの内側の前記エピタキシャル層に、チャネル層を配置するステップと、
    前記複数のチャネルホールの内側にコア充填膜を配置するステップと、
    前記複数のチャネルホールの外側における過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップと
    をさらに含む、請求項７に記載の方法。
  10. 前記複数のチャネルホールの外側における前記過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップは、化学機械研磨を含む、請求項９に記載の方法。
  11. 前記複数のチャネルホールの外側における過剰なコア充填膜、チャネル層、およびメモリ膜を除去するステップの後、前記第１の領域における前記複数のチャネルホールの上方部分に上コンタクト構造を形成するステップであって、前記上コンタクト構造は、前記複数のチャネルホールの内側の前記チャネル層と連結される、ステップをさらに含む、請求項９に記載の方法。
  12. 前記リセスに前記第２のマスクを形成するステップは、
    前記第２の領域における前記交互の誘電体スタックにわたって第２のフォトレジストマスクを配置するステップであって、前記第２のフォトレジストマスクは前記複数のチャネルホールの外側にある、ステップと、
    前記交互の誘電体スタックと同一平面の上面を形成するために、前記第２のフォトレジストマスクを平坦化するステップと
    を含む、請求項１に記載の方法。
  13. 前記第１の領域における前記複数のチャネルホールの前記底に窪みを形成するステップは、
    前記第１の領域における前記複数のチャネルホールの内側に、および、前記第２の領域における前記第２のマスクの上に、第２のキャッピング層を配置するステップと、
    前記基板、または前記基板におけるエピタキシャル層を露出させるために、前記第１の領域における前記複数のチャネルホールの前記底から前記第２のキャッピング層を除去するステップと
    を含む、請求項１に記載の方法。
  14. 前記交互の誘電体スタックを交互の導電層および誘電層の膜スタックで置き換えるステップをさらに含む、請求項１に記載の方法。
  15. 基板に配置される上方デッキおよび下方デッキを伴う交互の誘電体スタックであって、各々のデッキは、前記基板に対して垂直の方向において交互に積み重ねられた第１の誘電層および第２の誘電層を備え、前記第２の誘電層は前記第１の誘電層と異なる、交互の誘電体スタックと、
    前記交互の誘電体スタックの前記上方デッキおよび前記下方デッキを通じて前記基板へと貫通する複数のチャネルホールと、
    前記複数のチャネルホールの各々の側壁を覆うメモリ膜、チャネル層、およびコア充填膜と、
    第１の領域における前記複数のチャネルホールの各々の底における窪みと、
    第２の領域における前記交互の誘電体スタックの前記上方デッキにおけるリセスと
    を備える二段デッキ三次元（３Ｄ）メモリデバイス。
  16. 前記複数のチャネルホールの各々の前記底におけるエピタキシャル層であって、
    前記エピタキシャル層は、前記第１の領域における前記窪みを通じて前記チャネル層と連結され、
    前記メモリ膜は、前記第２の領域において前記エピタキシャル層と前記チャネル層との間に挟まれる、
    エピタキシャル層をさらに備える、請求項１５に記載の二段デッキ３Ｄメモリデバイス。
  17. 前記第２の領域における前記複数のチャネルホールの各々の前記底において前記エピタキシャル層と前記チャネル層との間に挟まれるキャッピング層をさらに備える、請求項１６に記載の二段デッキ３Ｄメモリデバイス。
  18. 前記第２の領域における前記交互の誘電体スタックの前記上方デッキにおける前記リセスは、前記エピタキシャル層と前記コア充填膜とを備える、請求項１６に記載の二段デッキ３Ｄメモリデバイス。
  19. 前記第１の領域における前記複数のチャネルホールの各々の内側の前記コア充填膜の上に上コンタクト構造をさらに備え、前記上コンタクト構造は前記チャネル層と連結される、請求項１５に記載の二段デッキ３Ｄメモリデバイス。
  20. 前記交互の誘電体スタックは、前記第１の領域における前記上コンタクト構造と同一平面であり、前記第２の領域における前記リセスの内側の前記コア充填膜と同一平面である、請求項１９に記載の二段デッキ３Ｄメモリデバイス。
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