CN117672308A - 具有降低的阈值电压偏移的三维存储器器件编程 - Google Patents

具有降低的阈值电压偏移的三维存储器器件编程 Download PDF

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Abstract

一种三维存储器器件，包括：第一组存储器层、第二组存储器层、以及第一虚设存储器层；NAND存储器串，均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层；外围电路，被配置为循序地对第一组存储器层中的每一个进行编程，并且然后循序地对第二组存储器层中的每一个进行编程，并包括如下配置的字线驱动电路：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层；以及在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。

Description

具有降低的阈值电压偏移的三维存储器器件编程
本申请是申请日为2021年1月4日，名称为“具有降低的阈值电压偏移的三维存储器器件编程”，申请号为202180000115.9的发明专利申请的分案申请。
背景技术
本公开涉及三维(3D)存储器器件及其操作方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到存储器阵列和从存储器阵列的信号的外围器件。
发明内容
在一个方面中，公开了一种3D存储器器件。例如，在某些方面中，3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些其他方面中，3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在某些其他方面中，3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的每一个存储器层进行编程。例如，外围电路可以包括字线(WL)驱动电路，WL驱动电路被配置为：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在某些其他方面中，WL驱动电路可以还被配置为：在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第一预充电电压可以大于第二预充电电压。
在另一方面中，3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些方面中，3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些方面中，3D存储器器件还可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的每一个存储器层进行编程。在一些方面中，外围电路包括WL驱动电路，WL驱动电路被配置为：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些方面中，WL驱动电路还可以被配置为：在对第一组存储器层中的位于第一存储器层下方的第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些方面中，第一预充电电压可以大于第二预充电电压。
在又一方面中，公开了一种用于操作3D存储器器件的方法。在某些方面中，3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些方面中，3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些方面中，该方法可以包括：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些方面中，该方法还可以包括：在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些方面中，第一预充电电压可以大于第二预充电电压。
在再一方面中，公开了一种用于操作3D存储器器件的方法。在一些方面中，3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些方面中，3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些方面中，该方法可以包括：在对第一组存储器层中的第一存储器层进行编程时，在与第一组存储器层中的第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些方面中，该方法可以包括：在对第一组存储器层中的位于第一存储器层下方的第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些方面中，第一预充电电压大于第二预充电电压。
附图说明
并入本文并且形成说明书的一部分的附图示出了了本公开的实施方式，并且与描述一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的示图。
图2示出了根据本公开的一些方面的示例性存储器阵列器件的截面。
图3A示出了根据本公开的一些方面的用于3D NAND存储器器件的正向预充电和编程方案。
图3B示出了根据本公开的一些方面的与用于3D NAND存储器器件的正向预充电和编程方案相关联的第一波形。
图3C示出了根据本公开的一些方面的与用于3D NAND存储器器件的正向预充电和编程方案相关联的第二波形。
图4A示出了根据本公开的一些方面的用于3D NAND存储器器件的反向预充电和编程方案。
图4B示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电和编程方案相关联的第一波形。
图4C示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电和编程方案相关联的第二波形。
图5是根据本公开的一些方面的用于3D NAND存储器器件的正向预充电和编程方案的示例性方法的流程图。
图6是根据本公开的一些方面的用于3D NAND存储器器件的反向预充电和编程方案的示例性方法的流程图。
将参考附图描述本公开的各个方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。并且，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以未在附图中具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解的是，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料构成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
如本文所用，术语“3D存储器器件”是指一种在横向取向的衬底上，具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)的半导体器件，其使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
为了增加诸如3D NAND存储器器件的3D存储器器件的存储器密度，已经使用多层面(multiple-deck)架构(例如，双层面(dual-deck)架构)来增加堆叠存储器层的数量。然而，多层面架构引入了一些可靠性问题，例如，在相邻存储器层面之间的接合界面区域处的与虚设字线直接相邻的字线(又被称为边缘字线)的可靠性。在存储器操作期间，沟道热电子(CHE)注入效应可能使隧道氧化物中的所捕获的电荷去捕获，这进而导致在存储器层处的存储器单元(或虚设存储器单元)(包括界面虚设字线)的阈值电压(Vt)的偏移。阈值电压偏移(特别是在界面虚设字线处向上偏移时)可能导致与界面虚设字线直接相邻的边缘字线的可靠性问题，例如浅读取、编程干扰等。
约束阈值电压偏移的已知方法包括在擦除操作中使用保持/释放过程以将偏移的阈值电压调谐回来。然而，在保持/释放过程处施加的用于调谐阈值电压的相对高的释放电压(例如，～18V)可能损坏界面虚设字线，因为界面虚设字线在具有多层面架构的3D存储器器件中处于结构弱点处。在相邻存储器层面之间的接合界面区域处的存储器串的不规则形状与其他字线相比可能削弱界面虚设字线的稳定性和强度，从而在高释放电压时被施加到界面虚设字线时，导致界面虚设字线的击穿。
为了解决上述问题，本公开引入了一种解决方案，在该解决方案中，可以约束在界面虚设字线处的阈值电压偏移，而无需在擦除操作中使用保持/释放过程。在对边缘字线(存储器层)进行编程时，与对较早字线进行编程时使用的预充电电压相比，可以将较小的预充电电压(例如，等于或小于0V)施加到界面虚设字线，以减少CHE注入效应，从而抑制在界面虚设字线处的阈值电压偏移。通过消除对用于校正阈值电压偏移的高保持/释放电压的需要，可以减少在界面虚设字线处击穿的机会，并且可以提高器件可靠性。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的示图。3D存储器器件100可以包括存储器阵列器件102和连接到存储器阵列器件102的外围电路104。存储器阵列器件102可以是3D NAND闪存存储器器件，其中，存储器单元106以NAND存储器串108的阵列的形式提供，NAND存储器串108均在衬底(未示出)上方垂直地延伸。在一些实施方式中，每一个NAND存储器串108包括串联连接并且垂直地堆叠的多个存储器单元106。每一个存储器单元106可以保持连续的模拟值(例如，电压或电荷)，连续的模拟值取决于在存储器单元106的区域内捕获的电子的数量。每一个存储器单元106可以是包括浮栅晶体管的“浮栅”类型的存储器单元，或者可以是包括电荷捕获晶体管的“电荷捕获”类型的存储器单元。
在一些实施方式中，每一个存储器单元106是具有两种可能的存储器状态并且因而可以存储一位数据的单一层级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每一个存储器单元106是能够以四个以上的存储器状态存储单一位以上的数据的多层级单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(又被称为三层级单元(TLC))、或者每单元存储四位(又被称为四层级单元(QLC))。每一个MLC可以被编程为采用可能的标称存储值的范围。在一个示例中，如果每一个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采用三个可能的编程电平中的一个。第四标称存储值可以用于经擦除的状态。
如图1中所示，每一个NAND存储器串108可以包括在其源极端处的源极选择栅极(SSG)110以及在其漏极端处的漏极选择栅极(DSG)112。SSG 110和DSG 112可以被配置为在读取和编程操作期间激活选定NAND存储器串108(阵列的列)。在一些实施方式中，同一存储块中的NAND存储器串108的SSG 110通过同一源极线(SL)114(例如，公共SL)连接到例如地。根据一些实施方式，每一个NAND存储器串108的DSG 112连接到相应的位线116，可以经由输出总线(未示出)从相应的位线116读取数据。在一些实施方式中，每一个NAND存储器串108被配置为通过经由一个或多个DSG线113将选择电压(例如，高于具有DSG 112的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 112、和/或通过经由一个或多个SSG线115将选择电压(例如，高于具有SSG 110的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 110而被选择或被取消选择。
相邻NAND的存储器串108的存储器单元106可以通过字线118连接，字线118选择哪行存储器单元受读取、擦除和编程操作影响。在一些实施方式中，每个字线118连接到存储器单元页(存储器页)120，存储器单元页为用于读取和编程操作的最小物理可寻址数据单位。存储器页120的以位为单元的大小可以对应于通过字线118连接的NAND存储器串的数量。每一个字线118可以包括在相应存储器页120中的每一个存储器单元106处的多个控制栅以及连接控制栅的栅极线。
图2示出了根据本公开的一些方面的示例性存储器阵列器件200的截面。存储器阵列器件200是图1所示的存储器阵列器件102的示例。如图2所示，存储器阵列器件200包括在衬底202上方垂直地延伸的3D NAND存储器串210(例如，图1中的NAND存储器串108)。衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。应当注意，x轴和y轴被包括在图2中以进一步示出存储器阵列器件200中的部件的空间关系。衬底202包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用，当衬底在y方向(即，垂直方向或深度方向)上位于半导体结构的最低平面中时，在y方向上相对于半导体结构的衬底(例如，衬底202)来确定半导体结构(例如，存储器阵列器件200)的一个部件是在另一部件“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
如图2所示，3D NAND存储器串210垂直地延伸穿过在衬底202上方的具有交错的栅极导电层206(文中又称为存储器层)和栅极到栅极电介质层208的存储器堆叠层204。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208可以在垂直方向上交替。换句话说，除了在存储器堆叠层204的顶部或底部处的层之外，每一个栅极导电层206可以在两侧上被两个栅极到栅极电介质层208邻接，并且每一栅极到栅极电介质层208可以在两侧上被两个栅极导电层206邻接。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208的对的数量(例如，32、64、96或128)确定存储器阵列器件200中的存储器单元的数量。每一个栅极导电层206可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每一个栅极导电层206包括金属层，例如，钨层。在一些实施方式中，每一个栅极导电层206包括掺杂多晶硅层。每一个栅极导电层/存储器层206可以包括围绕3D NAND存储器串210的存储器单元(例如，图1中的存储器单元106)并且可以横向地延伸作为字线(例如，图1中的字线118)的控制栅极。
存储器堆叠层204可以具有多层面架构，例如，双层面存储器堆叠层，其包括在衬底202上方的下部存储器层面204A以及在下部存储器层面204A上方的上部存储器层面204B，如图2所示。下部存储器层面204A和上部存储器层面204B中的每一个中的栅极导电层206和栅极到栅极电介质层208的对的数量可以相同的或者不同。下部存储器层面204A和上部存储器层面204B中的每一个可以包括如以上所述的交错的栅极导电层206和栅极到栅极电介质层208。
如图2所示，3D NAND存储器串210包括垂直地延伸穿过下部存储器层面204A和上部存储器层面204B的沟道结构212。在一些实施方式中，沟道结构212包括填充有半导体材料(例如，作为半导体沟道220)和电介质材料(例如，作为存储器膜218)的沟道孔。在一些实施方式中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜218是包括隧道层226、存储层224(又称为“电荷捕获/存储层”)和阻挡层222的复合电介质层。沟道结构212可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道220、隧道层226、存储层224和阻挡层222以此顺序从柱的中心朝向柱的外表面径向布置。隧道层226可以包括氧化硅、氮氧化硅或其任何组合。存储层224可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜218可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的下部部分中(例如，在其下端处)的半导体插塞214。半导体插塞214可以包括从衬底202在任何合适的方向上外延生长的半导体材料，例如，单晶硅。半导体插塞214可以用作3D NAND存储器串210的源极选择晶体管(例如，具有图1中的SSG 110的晶体管)的沟道的一部分。在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的上部部分中(例如，在上端处)的沟道插塞216。在一些实施方式中，沟道插塞216可以用作3D NAND存储器串210的漏极选择晶体管(例如，具有图1中的DSG 112的晶体管)的沟道。如文中所使用，当衬底202被定位在存储器器件200的最低平面中时，部件(例如，沟道结构212)的上端是在y方向上远离衬底202的端部，并且部件(例如，沟道结构212)的下端是在y方向上接近衬底202的端部。
在一些实施方式中，3D NAND存储器串210包括用于3D NAND存储器串210的存储器单元的多个控制栅极(均为栅极导电层/存储器层206的一部分)。栅极导电层206可以包括用于多个3D NAND存储器串210的多个控制栅极，并且可以作为在存储器堆叠层204的边缘处结束的字线横向地延伸，所述字线可以接收字线偏置电压VWL(例如，如图1所示)，以例如通过读取、擦除和编程操作来控制存储器单元的操作。应当理解，尽管图2中未示出，但是可以形成存储器阵列器件200的附加部件，所述附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
在图2中，3D NAND存储器串210包括单一沟道结构212，其被称为单一单元形成(SCF)结构。应当理解，在一些实施方式中，3D NAND存储器串210可以包括通过层面间插塞(未示出)电连接的两个沟道结构，其又被称为双单元形成(DCF)结构。还应当理解，在一些实施方式中，存储器堆叠层204可以包括两个以上的存储器层面，并且3D NAND存储器串210可以包括单一沟道结构，该单一沟道结构垂直地延伸穿过存储器层面；或者包括两个以上的沟道结构，该两个以上的沟道结构中的每一个垂直地延伸穿过存储器层面中的相应存储器层面。对于具有多层面存储器堆叠层的3D存储器器件，多个存储器层面中的每一个可以在垂直方向上包括多个存储器层(例如，栅极导电层206)。在一些实施方式中，虚设存储器层(界面虚设存储器层)组垂直地形成在相邻的存储器层面之间，例如，如图2所示的垂直地在下部存储器层面204A与上部存储器层面204B之间的虚设存储器层204C，或者在DCF结构中围绕层面间插塞的虚设存储器层(未示出)。虚设存储器层可以具有与存储器层相同的物理结构，但是具有与存储器层不同的电构造，因为通过虚设存储器层连接的存储器单元不用于数据存储(即，作为虚设存储器单元)。
返回参考图1，外围电路104可以包括用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路104可以包括数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路104使用互补金属氧化物半导体(CMOS)技术形成。
在一些实施方式中，外围电路104尤可以其包括字线(WL)驱动电路122、位线(BL)驱动电路124、漏极选择栅极(DSG)驱动电路126、源极选择栅极(SSG)驱动电路128、以及源极线(SL)驱动电路130。WL驱动电路122、BL驱动电路124、DSG驱动电路126、SSG驱动电路128和SL驱动电路130中的一个或多个可以实施本文公开的编程方案，用于对存储器阵列器件102中的存储器单元106进行编程。编程方案的波形可以由外围电路104以字线偏置电压VWL的形式通过字线118提供到每一个存储器页120。如下面详细所述，可以施加到字线118的WL偏置电压VWL包括预充电电压Vpre-charge、编程电压VPGM、沟道通过电压Vpass、截断电压Vcut等。DSG驱动电路126和/或SSG驱动电路128可以通过分别将选择电压或取消选择电压施加到DSG 112和/或SSG 110而选择或取消选择每一个NAND存储器串108(及其存储器单元106)。DSG驱动电路126还可以在正向编程中经由DSG线113将预充电电压施加到DSG 112，并且SSG驱动电路128还可以在反向编程中经由SSG线115将预充电电压施加到SSG 110，如下面详细所述。BL驱动电路124可以在正向编程中经由BL 116将BL偏置电压施加到NAND存储器串108的漏极端，并且SL驱动电路130可以在反向编程中经由SL 114将SL偏置电压施加到NAND存储器串108的源极端，如下面详细所述。
图3A示出了根据本公开的某些方面的用于3D NAND存储器器件300的正向编程方案。图3B示出了根据本公开的某些方面的与图3A的3D NAND存储器器件300相关联的第一编程波形301。图3C示出了根据本公开的某些方面的与图3A的3D NAND存储器器件300的第一组存储器层相关联的第二编程波形315。现在将一起描述图3A-图3C。
参考图3A，3D NAND存储器器件300包括在垂直方向上具有例如多个存储器层302、304、306、308和310(例如，栅极导电层)的存储器堆叠层。在某些实施方式中，存储器堆叠层可以被布置为具有第一组存储器层304(例如，在图2中的下部存储器层面204A中)和第二组存储器层306(例如，在图2中的上部存储器层面204B中)。如图3A中所示，第一组存储器层304中的每一个存储器层可以与相应的字线(例如，WL0-WLm)相关联。此外，第二组存储器层306中的每一个存储器层也可以与相应的字线(例如，WLm+1-WLn)相关联。
更进一步地，3D NAND存储器器件300中的每一个存储器层可以与编程循环相关联。编程循环可以尤其包括预充电周期303和编程周期305。在正向编程方案中，在循序地对第二组存储器层306中的每一个存储器层进行编程之前，可以循序地对第一组存储器层304中的每一个存储器层进行编程。例如，如图3A中所示，正向编程方案可以遵循正y方向。如本文所用，在对存储器层进行编程时，对与该存储器层相关联的和/或被该存储器层控制的存储器单元进行编程。为了抑制在例如选定NAND存储器串320和/或取消选定NAND存储器串322中的电压偏移，可以在编程周期305之前，将预充电电压施加到跨越选定NAND存储器串320和/或取消选定NAND存储器串322的各个层。
作为示例而非限制，第一编程循环可以开始于与WL0相关联的存储器层，然后继续到用于与WL1相关联的存储器层的第二编程循环，等等。也就是说，为了对选定NAND存储器串320中的与WL0相关联的存储器层进行编程，首先将预充电电压施加到跨越3D NAND存储器器件300的选定NAND存储器串320和取消选定NAND存储器串322两者的各个层。然后，将编程电压施加到WL0，以对选定NAND存储器串320中的相关联的第一存储器单元进行编程。一旦在选定NAND存储器串320中对第一存储器单元进行了编程，就可以开始用于与WL1相关联的存储器单元的编程循环。每次在选定NAND存储器串320中对存储器单元进行编程时，残余电子可以累积在取消选定NAND存储器串322的沟道324(对应于图2中的半导体沟道220)中。因此，对于每一个后续存储器层，可以将正预充电电压施加到后续存储器层，以去除在前一存储器层的编程循环期间累积的残余电子。以此方式，可以减少和/或完全避免取消选定NAND存储器串322中的编程干扰。此外，为了避免与WLm相关联的存储器单元(例如，第一组存储器层304中的与第一虚设存储器层308直接相邻的存储器层)处的阈值电压偏移，施加到与界面虚设WL(例如，IDMY_L1–IDMY_u1)相关联的第一虚设存储器层308(例如，图2中的虚设存储器层204C的示例)的预充电电压在对WLm进行编程时可以比在编程WL0到WLm-1时更小，如下面详细所述。
仍然参考图3A，第一虚设存储器层308(例如，界面虚设字线(IDMY_L1–IDMY_u1))可以位于第一组存储器层304与第二组存储器层306之间。如图3A中所示，3D NAND存储器器件300也包括多个NAND存储器串(例如，选定NAND存储器串320和取消选定NAND存储器串322)，多个NAND存储器串均垂直地延伸穿过存储器堆叠层。每一个NAND存储器串320或322包括在(一个或多个)第二虚设存储器层310(例如，漏极虚设字线(DMY WL))上方的漏极选择栅极(DSG)312或314。每一个NAND存储器串320或322还包括在(一个或多个)第三虚设存储器层302(例如，源极虚设字线(DMY_WL))下方的源极选择栅极(SSG)316或318。可以执行正向编程操作(例如，在从SSG 316/318到DSG 312/314的方向上的编程)，以对跨越选定NAND存储器串320的一个或多个存储器层进行编程。应当理解，本文提及的第一虚设存储器层308、第二虚设存储器层310和第三虚设存储器层302中的每一个可以包括一个或多个虚设存储器层。
如图3B中所示，正向编程方案可以在预充电周期303期间将预充电电压Vpre-charge5施加到DSG 312或314，并且将BL电压VBL施加到BL 116，以接通选定NAND存储器串320和取消选定NAND存储器串322。在某些实施方式中，DSG驱动电路126可以经由连接到选定NAND存储器串320和取消选定NAND存储器串322的DSG线113将Vpre-charge5施加到DSG 314。在某些其他实施方式中，BL驱动电路124可以将VBL施加到连接到选定NAND存储器串320的第一BL和连接到取消选定NAND存储器串322的第二BL。
如上面所提及，正向编程方案可以包括多个编程循环，3D NAND存储器器件300中的存储器层中的每一个采用一个编程循环。编程循环中的每一个可以尤其包括预充电周期303和编程周期305。在图3B和图3C中所示的(一个或多个)示例中，预充电周期303可以是在t0与t2之间的时间周期。在预充电周期303期间，可以在选定NAND存储器串320或取消选定NAND存储器串322中的一个或多个的沟道324中创建电势差。电势可以通过将各个预充电电压施加到跨越选定NAND存储器串320和取消选定NAND存储器串322的不同层而朝向漏极端(例如，朝向DSG 312或314)汲取沟道324中的残余电子。编程周期305可以是在t2与t3之间的时间周期。在编程周期305期间，可以对选定NAND存储器串320中的相关联存储器单元进行编程，并且可以在取消选定NAND存储器串322中生成耦合电势，以防止对取消选定NAND存储器串322中的在同一存储器层处的存储器单元进行编程。
参考图3B，在对第一组存储器层304中的第一存储器层(例如，WL0–WLm-1中的一个)进行编程时，WL驱动电路122可以在编程循环中的预充电周期303期间将第一预充电电压Vpre-charge1施加到第一虚设存储器层308。此外，参考图3C，WL驱动电路122可以在与第一组存储器层304中的位于第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)上方的第二存储器层(例如，与作为边缘字线的WLm相关联的存储器单元)的编程循环相关联的预充电周期303期间将第二预充电电压Vpre-charge2施加到第一虚设存储器层308。
在对与WLm相关联的存储器层(即，与第一虚设存储器层308直接相邻的存储器层)进行编程时，预充电周期期间的正偏置电压可能加剧CHE注入效应，其为第一虚设存储器层308处的阈值电压偏移的根源。因此，通过在对与WLm相关联的存储器层进行编程时，降低施加到第一虚设存储器层308的Vpre-charge2(例如，小于在对第一组存储器层304中的其他存储器层进行编程时的Vpre-charge1)，也可以降低第一虚设存储器层308处的阈值电压增大。换句话说，与对第一组存储器层304中的任何其他存储器层进行编程时相比，在对第一组存储器层304中的与第一虚设存储器层308直接相邻的存储器层进行编程时，通过将较小预充电电压施加到第一虚设存储器层308，可以抑制第一虚设存储器层308处的阈值电压增大。
在一些实施方式中，Vpre-charge1可以等于或大于与第一虚设存储器层308相关联的阈值电压，例如，在第一虚设存储器层308上的虚设存储器单元晶体管的阈值电压。相反，Vpre-charge2可以小于与第一虚设存储器层308相关联的阈值电压，使得与Vpre-charge1相比Vpre-charge2更低，以降低第一虚设存储器层308处的阈值电压增大。在一些实施方式中，第一虚设存储器层308可以包括多个虚设存储器层，例如，图3A中所示的4个虚设存储器层IDMY_L1到IDMY_u1，4个虚设存储器层中的每一个与阈值电压相关联。在这种情况下，Vpre-charge1可以等于或者大于阈值电压中的最大阈值电压，而Vpre-charge2可以小于阈值电压中的最小阈值电压。在一些实施方式中，(一个或多个)阈值电压可以在2V与3V之间，并且Vpre-charge2可以小于或等于2V。在一些实施方式中，Vpre-charge2可以小于或等于0V，即非正偏置电压，以避免吸引和累积电子，这是CHE注入效应的一个原因。
参考图3B，在对第一组存储器层304中的第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期303期间将第三预充电电压Vpre-charge3施加到第二虚设存储器层310。参考图3C，在对第二存储器层(例如，与WLm相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期303期间将第四预充电电压Vpre-charge4施加到第二虚设存储器层310。
此外，在图3B中可以看出，在对第一存储器层进行编程时，WL驱动电路122可以在预充电周期303期间将第六预充电电压Vpre-charge6施加到第一组存储器层304中的第一存储器层。可以以使得沟道324内的电势差被增强、或者至少不受Vpre-charge6的施加的影响的方式来施加Vpre-charge6。例如，Vpre-charge6可以小于或等于0V。类似地，在图3C中可以看出，在对第二存储器层(例如，与WLm中的一个相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期303期间将第七预充电电压Vpre-charge7施加到第二存储器层。可以以使得沟道324内的电势被增强、或者至少不受Vpre-charge7的施加的影响的方式来施加Vpre-charge7。例如，Vpre-charge7可以小于或等于0V。
在图3B和图3C中可以看出，在编程周期305期间，对于取消选定NAND存储器串322，因为在其每一端处的DSG 314和SSG 318被关断，所以取消选定NAND存储器串322的沟道324处于浮置状态。参考图3B，在对选定NAND存储器串320中的第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)进行编程期间，因为存储器页120的存储器层围绕选定NAND存储器串320和取消选定NAND存储器串322两者，所以施加到其余存储器层中的每一个的第一沟道通过电压Vpass1在取消选定NAND存储器串322中形成耦合电势，以由于用于对选定NAND存储器串320中的存储器单元(例如，与第一存储器层相关联)进行编程的第一编程电压VPGM1而抑制对取消选定NAND存储器串322中的存储器单元进行的编程。例如，在将VPGM1施加到WLm-1以对选定NAND存储器串320中的相关联存储器单元进行编程时，可以将Vpass1施加到WL0–WLm-2、WLm–WLn以及第一虚设存储器层308。
参考图3C，在对选定NAND存储器串320中的第二存储器层(例如，与WLm中的一个相关联的存储器单元)进行编程时，因为存储器页120的存储器层围绕选定NAND存储器串320和取消选定NAND存储器串322两者，所以施加到其余存储器层中的每一个的第二沟道通过电压Vpass2在取消选定NAND存储器串322中形成耦合电势，以由于用于对选定NAND存储器串320中的存储器单元(例如，与第二存储器层相关联)进行编程的第二编程电压VPGM2而抑制对取消选定NAND存储器串322中的存储器单元进行的编程。例如，在将VPGM2施加到WLm以对选定NAND存储器串320中的相关联存储器单元进行编程时，可以将Vpass2施加到WL0–WLm-1、WLm+1–WLn以及第一虚设存储器层308。
此外，在图3B和图3C中，在编程周期305期间，可以在对选定NAND存储器串320的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 314和SSG 318以取消选择NAND存储器串322。
应当理解，在使用正向编程方案对第二组存储器层306中的每一个存储器层进行编程时，可以施加与图3C中所示的相同的波形，例如，用降低的预充电电压Vpre-charge2。也就是说，图3C中所示的相同波形可以用于对与WLm到WLn相关联的存储器层中的每一个进行编程，并且图3B中所示的相同波形可以用于对与WL0到WLm-1相关联的存储器层中的每一个进行编程。
图4A示出了根据本公开的某些方面的用于3D NAND存储器器件400的反向编程方案。图4B示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400相关联的第一编程波形401。图4C示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第一组存储器层相关联的第二编程波形415。现在将一起描述图4A-图4C。
参考图4A，3D NAND存储器器件400包括在垂直方向上具有例如多个存储器层402、404、406、408和410(例如，栅极导电层)的存储器堆叠层。在某些实施方式中，存储器堆叠层可以被布置为具有第一组存储器层404(例如，在图2中的上部存储器层面204B中)和第二组存储器层406(例如，在图2中的下部存储器层面204A中)。如图4A中所示，第一组存储器层404中的每一个存储器层可以与相应的字线(例如，WL0-WLm)相关联。此外，第二组存储器层406中的每一个存储器层也可以与相应的字线(例如，WLm+1-WLn)相关联。
更进一步地，3D NAND存储器器件400中的每一个存储器层可以与编程循环相关联。编程循环可以尤其包括预充电周期403和编程周期405。在反向编程方案中，在循序地对第二组存储器层406中的每一个存储器层进行编程之前，可以循序地对第一组存储器层404中的每一个存储器层进行编程。例如，如图4A中所示，反向编程方案可以遵循负y方向。为了抑制在例如选定NAND存储器串420和/或取消选定NAND存储器串422中的电压偏移，可以在编程周期405之前，将预充电电压施加到跨越选定NAND存储器串420和/或取消选定NAND存储器串422的各个层。
作为示例而非限制，第一编程循环可以开始于与WL0相关联的存储器层，然后继续到用于与WL1相关联的存储器层的第二编程循环，等等。也就是说，为了对选定NAND存储器串420中的与WL0相关联的存储器层进行编程，首先将预充电电压施加到跨越3D NAND存储器器件400的选定NAND存储器串420和取消选定NAND存储器串422两者的各个层。然后，将编程电压施加到WL0，以对选定NAND存储器串420中的相关联的第一存储器单元进行编程。一旦在选定NAND存储器串420中对第一存储器单元进行了编程，就可以开始用于与WL1相关联的存储器单元的编程循环。每次在选定NAND存储器串420中对存储器单元进行编程时，残余电子可以累积在取消选定NAND存储器串422的沟道424(对应于图2中的半导体沟道220)中。因此，对于每一个后续存储器层，可以将正预充电电压施加到后续存储器层，以去除在前一存储器层的编程循环期间累积的残余电子。以此方式，可以减少和/或完全避免取消选定NAND存储器串422中的编程干扰。此外，为了避免与WLm相关联的存储器单元(例如，第一组存储器层404中的与第一虚设存储器层408直接相邻的存储器层)处的阈值电压偏移，施加到与界面虚设WL(例如，IDMY_L1–IDMY_u1)相关联的第一虚设存储器层408(例如，图2中的虚设存储器层204C的示例)的预充电电压在对WLm进行编程时可以比编程WL0到WLm-1时更小，如下面详细所述。
仍然参考图4A，第一虚设存储器层408(例如，界面虚设字线(IDMY_L1–IDMY_u1))可以位于第一组存储器层404与第二组存储器层406之间。如图4A中所示，3D NAND存储器器件400也包括多个NAND存储器串(例如，选定NAND存储器串420和取消选定NAND存储器串422)，多个NAND存储器串均垂直地延伸穿过存储器堆叠层。每一个NAND存储器串420或422包括在(一个或多个)第三虚设存储器层402(例如，漏极虚设字线(DMY WL))上方的漏极选择栅极(DSG)412或414。每一个NAND存储器串420或422还包括在(一个或多个)第二虚设存储器层410(例如，源极虚设字线(DMY_WL))下方的源极选择栅极(SSG)416或418。可以执行反向编程操作(例如，在从DSG412/414到SSG 416/418的方向上的编程)，以对跨越选定NAND存储器串420的一个或多个存储器层进行编程。应当理解，本文提及的第一虚设存储器层408、第二虚设存储器层410和第三虚设存储器层402中的每一个可以包括一个或多个虚设存储器层。
如图4B中所示，反向编程方案可以在预充电周期403期间将预充电电压Vpre-charge5施加到SSG 416或418并且将SL电压VSL施加到SL 114，以接通选定NAND存储器串420和取消选定NAND存储器串422。在某些实施方式中，SSG驱动电路128可以经由连接到选定NAND存储器串420和取消选定NAND存储器串422的SSG线115将Vpre-charge5施加到SSG 416。在某些其他实施方式中，SL驱动电路130可以将VSL施加到连接到选定NAND存储器串420的取消选定NAND存储器串422的SL 114。
如上面所提及，反向编程方案可以包括多个编程循环，3D NAND存储器器件400中的存储器层中的每一个采用一个编程循环。编程循环中的每一个可以尤其包括预充电周期403和编程周期405。在图4B和图4C中所示的(一个或多个)示例中，预充电周期403可以是在t0与t2之间的时间周期。在预充电周期403期间，可以在选定NAND存储器串420或取消选定NAND存储器串422中的一个或多个的沟道424中创建电势差。电势可以通过将各个预充电电压施加到跨越选定NAND存储器串420和取消选定NAND存储器串422的不同层而朝向源极端(例如，朝向SSG 416或418)汲取沟道424中的残余电子。编程周期405可以是在t2与t3之间的时间周期。在编程周期405期间，可以对选定NAND存储器串420中的相关联存储器单元进行编程，并且可以在取消选定NAND存储器串422中生成耦合电势，以防止对取消选定NAND存储器串422中的在同一存储器层处的存储器单元进行编程。
参考图4B，在对第一组存储器层404中的第一存储器层(例如，WL0–WLm-1中的一个)进行编程时，WL驱动电路122可以在编程循环中的预充电周期403期间将第一预充电电压Vpre-charge1施加到第一虚设存储器层408。此外，参考图4C，WL驱动电路122可以在与第一组存储器层404中的位于第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)下方的第二存储器层(例如，与作为边缘字线的WLm相关联的存储器单元)的编程循环相关联的预充电周期403期间将第二预充电电压Vpre-charge2施加到第一虚设存储器层408。
在对与WLm相关联的存储器层(即，与第一虚设存储器层408直接相邻的存储器层)进行编程时，预充电周期期间的正偏置电压可能加剧CHE注入效应，其为第一虚设存储器层408处的阈值电压偏移的根源。因此，通过在对与WLm相关联的存储器层进行编程时，降低施加到第一虚设存储器层408的Vpre-charge2(例如，小于在对第一组存储器层404中的其他存储器层进行编程时的Vpre-charge1)，也可以降低第一虚设存储器层408处的阈值电压增大。换句话说，与对第一组存储器层404中的任何其他存储器层进行编程时相比，在对第一组存储器层404中的与第一虚设存储器层408直接相邻的存储器层进行编程时，通过将较小预充电电压施加到第一虚设存储器层408，可以抑制第一虚设存储器层408处的阈值电压增大。
在一些实施方式中，Vpre-charge1可以等于或大于与第一虚设存储器层408相关联的阈值电压，例如，在第一虚设存储器层408上的虚设存储器单元晶体管的阈值电压。相反，Vpre-charge2可以小于与第一虚设存储器层408相关联的阈值电压，使得与Vpre-charge1相比Vpre-charge2更低，以降低第一虚设存储器层408处的阈值电压增大。在一些实施方式中，第一虚设存储器层408可以包括多个虚设存储器层，例如，图4A中所示的4个虚设存储器层IDMY_L1到IDMY_u1，4个虚设存储器层中的每一个与阈值电压相关联。在这种情况下，Vpre-charge1可以等于或者大于阈值电压中的最大阈值电压，而Vpre-charge2可以小于阈值电压中的最小阈值电压。在一些实施方式中，(一个或多个)阈值电压可以在2V与3V之间，并且Vpre-charge2可以小于或等于2V。在一些实施方式中，Vpre-charge2可以小于或等于0V，即非正偏置电压，以避免吸引和累积电子，这是CHE注入效应的一个原因。
参考图4B，在对第一组存储器层404中的第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期403期间将第三预充电电压Vpre-charge3施加到第二虚设存储器层410。参考图4C，在对第二存储器层(例如，与WLm相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期403期间将第四预充电电压Vpre-charge4施加到第二虚设存储器层410。
此外，在图4B中可以看出，在对第一存储器层进行编程时，WL驱动电路122可以在预充电周期403期间将第六预充电电压Vpre-charge6施加到第一组存储器层404中的第一存储器层。可以以使得沟道424内的电势被增强、或者至少不受Vpre-charge6的施加的影响的方式来施加Vpre-charge6。例如，Vpre-charge6可以小于或等于0V。类似地，在图4C中可以看出，在对第二存储器层(例如，与WLm中的一个相关联的存储器单元)进行编程时，WL驱动电路122可以在预充电周期403期间将第七预充电电压Vpre-charge7施加到第二存储器层。可以以使得沟道424内的电势被增强、或者至少不受Vpre-charge7的施加的影响的方式来施加Vpre-charge7。例如，Vpre-charge7可以小于或等于0V。
在图4B和图4C中可以看出，在编程周期405期间，对于取消选定NAND存储器串422，因为在其每一端处的DSG 414和SSG 418被关断，所以取消选定NAND存储器串422的沟道424处于浮置状态。参考图4B，在对选定NAND存储器串420中的第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)进行编程期间，因为存储器页120的存储器层围绕选定NAND存储器串420和取消选定NAND存储器串422两者，所以施加到其余存储器层中的每一个的第一沟道通过电压Vpass1在取消选定NAND存储器串422中形成耦合电势，以由于用于对选定NAND存储器串420中的存储器单元(例如，与第一存储器层相关联)进行编程的第一编程电压VPGM1而抑制对取消选定NAND存储器串422中的存储器单元进行的编程。例如，在将VPGM1施加到WLm-1以对选定NAND存储器串420中的相关联存储器单元进行编程时，可以将Vpass1施加到WL0–WLm-2、WLm–WLn以及第一虚设存储器层408。
参考图4C，在对选定NAND存储器串420中的第二存储器层(例如，与WLm中的一个相关联的存储器单元)进行编程时，因为存储器页120的存储器层围绕选定NAND存储器串420和取消选定NAND存储器串422两者，所以施加到其余存储器层中的每一个的第二沟道通过电压Vpass2在取消选定NAND存储器串422中形成耦合电势，以由于用于对选定NAND存储器串420中的存储器单元(例如，与第二存储器层相关联)进行编程的第二编程电压VPGM2而抑制对取消选定NAND存储器串422中的存储器单元进行的编程。例如，在将VPGM2施加到WLm以对选定NAND存储器串420中的相关联存储器单元进行编程时，可以将Vpass2施加到WL0–WLm-1、WLm+1–WLn以及第一虚设存储器层408。
此外，在图4B和图4C中，在编程周期405期间，可以在对选定NAND存储器串420的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 414和SSG 418以取消选择NAND存储器串422。
应当理解，在使用反向编程方案对第二组存储器层406中的每一个存储器层进行编程时，可以施加与图4C中所示的相同的波形，例如，用降低的预充电电压Vpre-charge2。也就是说，图4C中所示的相同波形可以用于对与WLm到WLn相关联的存储器层中的每一个进行编程，并且图4B中所示的相同波形可以用于对与WL0到WLm-1相关联的存储器层中的每一个进行编程。
图5是根据本公开的一些方面的用于对3D存储器器件进行正向编程的示例性方法500的流程图。图5所示的操作可以由3D存储器器件执行，例如，由图3A中所示的3D NAND存储器器件300执行。应当理解，方法500中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，操作中的一些可以同时执行，或者以不同于图5所示的顺序执行。
参考图5，在502处，在对第一组存储器层的第一存储器层进行编程时，3D存储器器件可以在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在某些方面中，第一组存储器层可以在第一虚设存储器层下。例如，参考图3B，WL驱动电路122可以在与第一组存储器层304中的第一存储器层(例如，与WL0–WLm-1中的一个相关联的存储器单元)的编程循环相关联的预充电周期303期间，将第一预充电电压Vpre-charge1施加到第一虚设存储器层308。
在504处，在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，3D存储器器件可以在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第一预充电电压可以大于第二预充电电压。例如，参考图3C，WL驱动电路122可以在与第一组存储器层304中的位于第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)上方的第二存储器层(例如，与WLm相关联的存储器单元)的编程循环相关联的预充电周期303期间，将第二预充电电压Vpre-charge2施加到第一虚设存储器层308。在某些方面中，第一预充电电压可以大于第二预充电电压。
图6是根据本公开的一些方面的用于对3D存储器器件进行反向编程的示例性方法600的流程图。图6所示的操作可以由3D存储器器件执行，例如，由图4A中所示的3D NAND存储器器件400执行。应当理解，方法600中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，操作中的一些可以同时执行，或者以不同于图6所示的顺序执行。
参考图6，在602处，在对第一组存储器层的第一存储器层进行编程时，3D存储器器件可以在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在某些方面中，第一组存储器层可以在第一虚设存储器层上方。例如，参考图4B，WL驱动电路122可以在与第一组存储器层404中的第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)的编程循环相关联的预充电周期403期间，将第一预充电电压Vpre-charge1施加到第一虚设存储器层408。
在604处，在对第一组存储器层中的位于第一存储器层下方的第二存储器层进行编程时，3D存储器器件可以在与第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第一预充电电压可以大于第二预充电电压。例如，参考图4C，WL驱动电路122可以在与第一组存储器层404中的位于第一存储器层(例如，与WL0-WLm-1中的一个相关联的存储器单元)下方的第二存储器层(例如，与WLm相关联的存储器单元)的编程循环相关联的预充电周期403期间，将第二预充电电压Vpre-charge2施加到第一虚设存储器层408。在某些方面中，第一预充电电压可以大于第二预充电电压。
根据本公开的一个方面，公开了一种3D存储器器件。例如，在某些方面中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些其他方面中，该3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在某些其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的每一个存储器层进行编程。例如，该外围电路可以包括WL驱动电路，该WL驱动电路被配置为：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在某些其他方面中，该WL驱动电路可以还被配置为：在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，在与该第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第一预充电电压可以大于第二预充电电压。
在一些实施方式中，该WL驱动电路还可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。在一些其他实施方式中，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该WL电路还可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一编程电压施加到第一存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二编程电压施加到第二存储器层。
在一些实施方式中，该3D存储器器件还可以包括在第二组存储器层上方的第二虚设存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中，为了对第一组存储器层进行编程，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第四预充电电压施加到第二虚设存储器层。
在一些实施方式中，NAND存储器串中的每一个包括在第二组存储器层上方的DSG。该外围电路还可以包括DSG驱动电路。在一些实施方式中，该DSG驱动电路可以被配置为：在对第一存储器层和第二存储器层进行编程时，分别在与第一存储器层相关联的预充电周期期间和在与第二存储器层相关联的预充电周期期间，将第五预充电电压施加到NAND存储器串中的至少一个的DSG。
在一些实施方式中，第一组存储器层中的第一存储器层可以包括第一组存储器层中的除了与第一虚设存储器层直接相邻的存储器层之外的任何存储器层。
在一些实施方式中，第一虚设存储器层包括多个第一虚设存储器层，多个第一虚设存储器层均与阈值电压相关联。在一些实施方式中，第二预充电电压小于阈值电压中的最小阈值电压，并且第一预充电电压等于或大于阈值电压中的最大阈值电压。
在一些实施方式中，第二预充电电压小于或等于2V。
在一些实施方式中，第二预充电电压小于或等于0V。
根据本公开的另一方面，公开了一种3D存储器器件。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些实施方式中，该3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些实施方式中，该3D存储器器件还可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的每一个存储器层进行编程。在一些实施方式中，该外围电路包括WL驱动电路，该WL驱动电路被配置为：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第一组存储器层中的位于第一存储器层下方的第二存储器层进行编程时，在与该第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些实施方式中，第一预充电电压可以大于第二预充电电压。
在一些实施方式中，该WL驱动电路还可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该WL驱动电路可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一编程电压施加到第一存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二编程电压施加到第二存储器层。
在一些实施方式中，该3D存储器器件还可以包括在第二组存储器层上方的第二虚设存储器层。在一些实施方式中，为了对第一组存储器层进行编程，该WL驱动电路还可以被配置为：在对第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中，该WL驱动电路还可以被配置为：在对第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第四预充电电压施加到第二虚设存储器层。
在一些实施方式中，NAND存储器串中的每一个包括在第二组存储器层下方的SSG。在一些实施方式中，该外围电路还可以包括SSG驱动电路。在一些实施方式中，该SSG驱动电路可以被配置为：在对第一存储器层和第二存储器层进行编程时，分别在与第一存储器层相关联的预充电周期期间和在与第二存储器层相关联的预充电周期期间、将第五预充电电压施加到NAND存储器串中的至少一个的SSG。
在一些实施方式中，第一组存储器层中的第一存储器层可以包括第一组存储器层中的除了与所述第一虚设存储器层直接相邻的存储器层之外的任何存储器层。
在一些实施方式中，第一虚设存储器层包括多个第一虚设存储器层，多个第一虚设存储器层均与阈值电压相关联。在一些实施方式中，第二预充电电压小于阈值电压中的最小阈值电压，并且第一预充电电压等于或者大于阈值电压中的最大阈值电压。
在一些实施方式中，第二预充电电压小于或者等于2V。
在一些实施方式中，第二预充电电压小于或者等于0V。
根据本公开的又一方面，一种用于操作3D存储器器件的方法。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些实施方式中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些实施方式中，该方法可以包括：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些实施方式中，该方法可以包括：在对第一组存储器层中的位于第一存储器层上方的第二存储器层进行编程时，在与第一组存储器层中的位于第一存储器层上方的第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些实施方式中，第一预充电电压可以大于第二预充电电压。
在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。在一些实施方式中，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一编程电压施加到第一存储器层。在一些实施方式中，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二编程电压施加到第二存储器层。
在一些实施方式中，该3D存储器器件还可以包括在第二组存储器层上方的第二虚设存储器层。在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第三预充电电施加到向第二虚设存储器层。在一些实施方式中，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第四预充电电压施加到第二虚设存储器层。
在一些实施方式中，NAND存储器串中的每一个包括在第二组存储器层上方的DSG。在一些实施方式中，该方法还可以包括：在对第一存储器层和第二存储器层进行编程时，分别在与第一存储器层相关联的预充电周期期间和在与第二存储器层相关联的预充电周期期间，将第五预充电电压施加到NAND存储器串中的至少一个的DSG。
在一些实施方式中，第一组存储器层中的第一存储器层可以包括第一组存储器层中的除了与所述第一虚设存储器层直接相邻的存储器层之外的任何存储器层。
在一些实施方式中，第一虚设存储器层包括多个第一虚设存储器层，多个第一虚设存储器层均与阈值电压相关联。在一些实施方式中，第二预充电电压小于阈值电压中的最小阈值电压，并且第一预充电电压等于或者大于阈值电压中的最大阈值电压。
在一些实施方式中，第二预充电电压小于或者等于2V。
在一些实施方式中，第二预充电电压小于或者等于0V。
根据本公开的再一方面，一种用于操作3D存储器器件的方法。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在一些实施方式中，该3D存储器器件还可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些实施方式中，该方法可以包括：在对第一组存储器层中的第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第一预充电电压施加到第一虚设存储器层。在一些实施方式中，该方法还可以包括：在对第一组存储器层中的位于第一存储器层下方的第二存储器层进行编程时，在与该第二存储器层相关联的预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些实施方式中，第一预充电电压可以大于第二预充电电压。
在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。在一些实施方式中，为了对第一组存储器层进行编程，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的编程周期期间，将第一编程电压施加到第一存储器层。在一些实施方式中，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的编程周期期间，将第二编程电压施加到第二存储器层。
在一些实施方式中，该3D存储器器件还可以包括在第二组存储器层上方的第二虚设存储器层。在一些实施方式中，该方法还可以包括：在对第一存储器层进行编程时，在与第一存储器层相关联的预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中，为了对第一组存储器层进行编程，该方法还可以包括：在对第二存储器层进行编程时，在与第二存储器层相关联的预充电周期期间，将第四预充电电压施加到第二虚设存储器层。
在一些实施方式中，NAND存储器串中的每一个包括在第二组存储器层下方的SSG。在一些实施方式中，该方法还可以包括：在对第一存储器层和第二存储器层进行编程时，分别在与第一存储器层相关联的预充电周期期间和在与第二存储器层相关联的预充电周期期间，将第五预充电电压施加到NAND存储器串中的至少一个的SSG。
在一些实施方式中，第一组存储器层中的第一存储器层可以包括第一组存储器层中的除了与第一虚设存储器层直接相邻的存储器层之外的任何存储器层。
在一些实施方式中，第一虚设存储器层包括多个第一虚设存储器层，多个第一虚设存储器层均与阈值电压相关联。在一些实施方式中，第二预充电电压小于阈值电压中的最小阈值电压，并且第一预充电电压等于或大于阈值电压中的最大阈值电压。
在一些实施方式中，第二预充电电压小于或等于2V。
在一些实施方式中，第二预充电电压小于或等于0V。
可以容易地修改具体实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，此类适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (34)

1.一种三维(3D)存储器器件，包括：
第一组存储器单元层、与所述第一组存储器单元层堆叠设置的第二组存储器单元层、以及在所述第一组存储器单元层与所述第二组存储器单元层之间的第一虚设存储器单元层；其中，所述第一组存储器单元层包括第一存储器单元层和第二存储器单元层；
与所述第一虚设存储器单元层耦合的第一字线；以及
与所述第一字线耦合的外围电路，其中，所述外围电路被配置为：
在对所述第一存储器单元层进行编程操作的第一预充电周期内，向所述第一字线施加第一预充电电压；并且
在对所述第一存储器单元层进行编程之后，在对所述第二存储器单元层进行编程操作的第二预充电周期内，向所述第一字线施加第二预充电电压；其中，所述第一预充电电压大于所述第二预充电电压。
2.根据权利要求1所述的三维存储器器件，其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程操作的第一编程周期内，向所述第一字线施加第一沟道通过电压；并且
在对所述第二存储器单元层进行编程操作的第二编程周期内，向所述第一字线施加第二沟道通过电压。
3.根据权利要求2所述的三维存储器器件，其中，所述第一编程周期在所述第一预充电周期之后，所述第二编程周期在所述第二预充电周期之后。
4.根据权利要求2所述的三维存储器器件，其中，所述三维存储器器件还包括与所述第一存储器单元层耦合的第二字线和与所述第二存储器单元层耦合的第三字线；所述第二字线和所述第三字线均耦合所述外围电路；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程操作的所述第一编程周期内，向所述第二字线施加第一编程电压；并且
在对所述第二存储器单元层进行编程操作的所述第二编程周期内，向所述第三字线施加第二编程电压。
5.根据权利要求1所述的三维存储器器件，其中，
所述第二预充电电压小于所述第一虚设存储器单元层的虚设存储器单元晶体管的阈值电压；并且
所述第一预充电电压等于或者大于所述阈值电压。
6.根据权利要求1所述的三维存储器器件，其中，所述第二预充电电压小于或者等于2V。
7.根据权利要求6所述的三维存储器器件，其中，所述第二预充电电压小于或者等于0V。
8.根据权利要求1所述的三维存储器器件，所述第一组存储器单元层和所述第二组存储器单元层均包括多层交替堆叠设置的存储器单元层和栅极电介质层，所述第一组存储器单元层和所述第二组存储器单元层之间包括多个所述第一虚设存储器单元层。
9.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括多个所述第一字线和多个所述第一虚设存储器单元层，一个所述第一字线耦合一个所述第一虚设存储器单元层；其中，所述外围电路被配置为：
在对所述第一存储器单元层进行编程操作的第一预充电周期内，向多个所述第一字线均施加所述第一预充电电压。
10.根据权利要求1-9中的任一项所述的三维存储器器件，其中，所述第二存储器单元层位于所述第一存储器单元层的上方。
11.根据权利要求10所述的三维存储器器件，其中，所述第二存储器单元层与所述第一虚设存储器单元层相邻，且位于所述第一虚设存储器单元层的下方。
12.根据权利要求10所述的三维存储器器件，还包括在所述第一存储器单元层上方的第二虚设存储器单元层，以及与所述第二虚设存储器单元层耦合的第四字线；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第四字线施加第三预充电电压；并且
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第四字线施加第四预充电电压。
13.根据权利要求10所述的三维存储器器件，其中，所述三维存储器器件还包括在所述第一存储器单元层和所述第二存储器单元层上方的漏极选择栅极(DSG)，以及与所述漏极选择栅极耦合的第五字线，所述第五字线耦合所述外围电路；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第五字线施加第五预充电电压；以及
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第五字线施加所述第五预充电电压。
14.根据权利要求10所述的三维存储器器件，其中，所述三维存储器器件还包括在所述第一存储器单元层和所述第二存储器单元层下方的源极选择栅极(SSG)，以及与所述源极选择栅极耦合的第六字线，所述第六字线耦合所述外围电路；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程和在对所述第二存储器单元层进行编程时，均向所述第六字线施加选择电压。
15.根据权利要求1-9中的任一项所述的三维存储器器件，其中，所述第二存储器单元层位于所述第一存储器单元层的下方。
16.根据权利要求15所述的三维存储器器件，其中，所述第二存储器单元层与所述第一虚设存储器单元层相邻，且位于所述第一虚设存储器单元层的上方。
17.根据权利要求15所述的三维存储器器件，其中，所述三维存储器器件还包括在所述第一组存储器单元层和所述第二组存储器单元层下方的源极选择栅极(SSG)，以及与所述源极选择栅极耦合的第七字线，所述第七字线耦合所述外围电路；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第七字线施加第五预充电电压；以及
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第七字线施加所述第五预充电电压。
18.根据权利要求15所述的三维存储器器件，其中，所述三维存储器器件还包括源级(SL)，所述源级耦合所述外围电路；其中，所述外围电路还被配置为：
在对所述第一存储器单元层进行编程和在对所述第二存储器单元层进行编程时，均向所述源级施加源级电压。
19.一种用于操作三维(3D)存储器器件的方法，其中，所述三维存储器器件包括第一组存储器单元层、与所述第一组存储器单元层堆叠设置的第二组存储器单元层、以及在所述第一组存储器单元层与所述第二组存储器单元层之间的第一虚设存储器单元层；其中，所述第一组存储器单元层包括第一存储器单元层和第二存储器单元层，所述方法包括：
在对所述第一存储器单元层进行编程操作的第一预充电周期内，向所述第一字线施加第一预充电电压；并且
在对所述第一存储器单元层进行编程之后，在对所述第二存储器单元层进行编程操作的第二预充电周期内，向所述第一字线施加第二预充电电压；其中，所述第一预充电电压大于所述第二预充电电压。
20.根据权利要求19所述的方法，还包括：
在对所述第一存储器单元层进行编程操作的第一编程周期内，向所述第一字线施加第一沟道通过电压；并且
在对所述第二存储器单元层进行编程操作的第二编程周期内，向所述第一字线施加第二沟道通过电压。
21.根据权利要求20所述的方法，还包括：
所述第一编程周期在所述第一预充电周期之后，所述第二编程周期在所述第二预充电周期之后。
22.根据权利要求19所述的方法，其中，所述三维存储器器件还包括与所述第一存储器单元层耦合的第二字线和与所述第二存储器单元层耦合的第三字线；所述第二字线和所述第三字线均耦合所述外围电路；
所述方法还包括：
在对所述第一存储器单元层进行编程操作的所述第一编程周期内，向所述第二字线施加第一编程电压；并且
在对所述第二存储器单元层进行编程操作的所述第二编程周期内，向所述第三字线施加第二编程电。
23.根据权利要求19所述的方法，其中，所述三维存储器器件还包括多个所述第一字线和多个所述第一虚设存储器单元层，一个所述第一字线耦合一个所述第一虚设存储器单元层；其中，所述方法还包括：
在对所述第一存储器单元层进行编程操作的第一预充电周期内，向多个所述第一字线均施加所述第一预充电电压。
24.根据权利要求19所述的方法，其中，
所述第二预充电电压小于所述第一虚设存储器单元层的虚设存储器单元晶体管的阈值电压；并且
所述第一预充电电压等于或者大于所述阈值电压。
25.根据权利要求19所述的方法，其中，所述第二预充电电压小于或者等于2V。
26.根据权利要求25所述的方法，其中，所述第二预充电电压小于或者等于0V。
27.根据权利要求19-26中的任一项所述的方法，其中，所述第二存储器单元层位于所述第一存储器单元层的上方。
28.根据权利要求27所述的方法，所述三维存储器器件还包括在所述第一存储器单元层上方的第二虚设存储器单元层，以及与所述第二虚设存储器单元层耦合的第四字线；其中，所述方法还包括：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第四字线施加第三预充电电压；并且
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第四字线施加第四预充电电压。
29.根据权利要求27所述的方法，其中，所述三维存储器器件还包括在所述第一存储器单元层和所述第二存储器单元层上方的漏极选择栅极(DSG)，以及与所述漏极选择栅极耦合的第五字线，所述第五字线耦合所述外围电路；其中，所述方法还包括：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第五字线施加第五预充电电压；以及
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第五字线施加所述第五预充电电压。
30.根据权利要求27所述的方法，其中，所述三维存储器器件还包括在所述第一存储器单元层和所述第二存储器单元层下方的源极选择栅极(SSG)，以及与所述源极选择栅极耦合的第六字线，所述第六字线耦合所述外围电路；其中，所述方法还包括：
在对所述第一存储器单元层进行编程和在对所述第二存储器单元层进行编程时，均向所述第六字线施加选择电压。
31.根据权利要求19-26中的任一项所述的方法，其中，所述第二存储器单元层位于所述第一存储器单元层的下方。
32.根据权利要求31所述的方法，其中，所述第二存储器单元层与所述第一虚设存储器单元层相邻，且位于所述第一虚设存储器单元层的上方。
33.根据权利要求31所述的方法，其中，所述三维存储器器件还包括在所述第一组存储器单元层和所述第二组存储器单元层下方的源极选择栅极(SSG)，以及与所述源极选择栅极耦合的第七字线，所述第七字线耦合所述外围电路；其中，所述方法还包括：
在对所述第一存储器单元层进行编程操作的所述第一预充电周期内，向所述第七字线施加第五预充电电压；以及
在对所述第二存储器单元层进行编程操作的所述第二预充电周期内，向所述第七字线施加所述第五预充电电压。
34.根据权利要求31所述的方法，其中，所述三维存储器器件还包括源级(SL)，所述源级耦合所述外围电路；其中，所述方法还包括：
在对所述第一存储器单元层进行编程和在对所述第二存储器单元层进行编程时，均向所述源级施加源级电压。
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