CN107431063B - 与三维存储器器件集成的无源器件 - Google Patents

Abstract

三维存储器器件，包含含有多个非易失性存储器器件的存储器器件区域、含有有源驱动器电路器件的外围器件区域以及外围器件区域和存储器器件区域之间的阶梯表面区域，阶梯表面区域含有多个无源驱动器电路器件。

Description

与三维存储器器件集成的无源器件

相关申请的交叉引用

本申请要求2015年6月15日提交的申请号为14/739，284和2015年6月15日提交的申请号为14/739，354的美国非临时申请的优先权，前述申请的全部内容通过引用并入本文。

技术领域

本公开总体上涉及半导体器件的领域，并且具体涉及与三维存储器器件兼容的无源器件及其制造方法。

背景技术

无源器件是指提供具有或不具有与正弦电输入成线性比例的相位变化的输出的器件。无源器件不具有打开或关闭输出的能力。无源器件包含例如电阻器、电容器和电感器。除了诸如晶体管的有源器件之外，半导体电路常规地使用无源器件。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，包括含有多个非易失性存储器器件的存储器器件区域，含有有源驱动器电路器件的外围器件区域以及外围器件区域和存储器器件区域之间的第一阶梯表面区域，其含有多个无源驱动器电路器件。根据本公开的另一个方面，提供了一种包括电容器的组的器件，所述器件包括交替层的堆叠体，交替层包含位于基板之上的电绝缘层和导电层，其中每个下层的导电层位于堆叠体内，并且具有至少一个上层的导电层，上层的导电层比下层的导电层侧向地延伸得更远，以形成堆叠体的侧上的阶梯表面区域，以及电介质材料部分，电介质材料部分位于堆叠体的阶梯表面区域之上，其中在电介质材料部分和堆叠体之间的界面包含水平表面和垂直表面的连续组，以提供阶梯表面区域。器件还包括位于沟槽内的电介质填充材料部分的组，沟槽垂直地延伸穿过交替层的堆叠体，并且侧向地在阶梯表面区域中接触交替层的堆叠体的侧壁，以及多个接触通孔结构，其与交替层的堆叠体内的各自的导电层接触。导电层构成电容器的组的导电部件，并且电绝缘层的子组构成电容器的组的节点电介质，组中的每个电容器包括第一节点以及第二节点，第一节点含有各自的垂直相邻对的下层的导电层和从下层的导电层向上延伸并穿过电介质材料部分的各自的接触通孔结构，第二节点含有各自的垂直相邻对的上层的导电层和从上层的导电层向上延伸并穿过电介质材料部分的各自的接触通孔结构。

根据本公开的另一个方面，一种形成存储器器件的方法包括：在存储器器件区域中形成多个存储器器件；在存储器器件区域外侧形成多个无源器件；以及在一个沉积步骤中形成导电层，使得导电层的第一部分包括无源器件中的至少一个的部分，并且导电层的第二部分形成至少一个存储器器件的部分。

根据本公开的另一个方面，提供了一种半导体器件，包括：位于基板之上的第一材料层和第二材料层的交替堆叠体，至少一个柱结构，其从含有交替堆叠体的顶表面的第一水平平面延伸穿过交替堆叠体的至少一部分，侧向地延伸的半导体或导电结构，其接触至少一个柱结构的底表面，以及接触通孔结构，其接触侧向地延伸的半导体或导电结构的顶表面并与至少一个柱结构侧向地间隔开。至少一个柱结构中的每一个包括其中的至少一个掺杂半导体材料部分，并且至少一个柱结构内的每个半导体材料部分具有相同的第二导电型的掺杂。

根据本公开的另一个方面，一种形成至少一个电阻器结构的方法，包括：形成基板之上的第一材料层和第二材料层的交替堆叠体，并且从包含交替堆叠体的顶表面的第一水平平面到侧向地延伸的半导体或导电结构形成至少一个垂直地延伸的腔。侧向地延伸的半导体或导电结构的顶表面的物理地暴露的部分存在于位于第一水平平面之下的交替堆叠体中的第二水平平面内。该方法还包括在至少一个垂直地延伸的腔中的每一个内形成包括柱结构的电阻器，其中每个柱结构包括至少一个掺杂半导体材料部分，并且其中柱结构内的每个半导体材料具有相同的第二导电型的掺杂，以及形成接触通孔结构，其与侧向地延伸的半导体或导电结构的顶表面的另一部分接触。

附图说明

图1是根据本公开的第一实施例的在形成交替的多个第一材料层和第二材料层的堆叠体之后的第一示例性结构的垂直截面图。

图2是根据本公开的第一实施例的在形成存储堆叠体结构和绝缘盖层之后的第一示例性结构的垂直截面图。

图3是根据本公开的第一实施例的在形成可选的电介质材料部分之后的第一示例性结构的垂直截面图。

图4是根据本公开的第一实施例的在形成阶梯表面期间的第一示例性结构的垂直截面图。

图5A是根据本公开的第一实施例的在形成阶梯表面之后的第一示例性结构的垂直截面图。

图5B是图5A的第一示例性结构的俯视图。

图6A是根据本公开的第一实施例的在形成倒退阶梯电介质材料部分和电介质柱结构之后的第一示例性结构的垂直截面图。

图6B是图6A中的第一示例性结构沿着水平平面B-B’的水平截面图。

图7A是根据本公开的第一实施例的在形成背侧接触沟槽之后的第一示例性结构的垂直截面图。

图7B是图7A中的第一示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图7A的垂直截面图的平面。

图7C是图8B的第一示例性结构沿着垂直平面C-C’的垂直截面图。

图7D是图7A-7C的第一示例性结构的俯视图。

图8A是根据本公开的第一实施例的在形成侧向凹陷之后的第一示例性结构的垂直截面图。

图8B是图8A的第一示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图8A的垂直截面图的平面。

图8C是图7B的第一示例性结构沿着垂直平面C-C’的垂直截面图。

图9A是根据本公开的第一实施例的在形成导电层之后的第一示例性结构的垂直截面图。

图9B是图9A的第一示例性结构沿着水平平面B-B’的水平截面图。垂直平面A-A’是图9A的垂直截面图的平面。

图10A是根据本公开的第一实施例的在从沟槽中移除金属材料之后的第一示例性结构的垂直截面图。

图10B是图10A的第一示例性结构沿着平面B-B’的水平截面。垂直平面A-A’是图10A的垂直截面图的平面。

图11A是根据本公开的第一实施例的在形成电介质填充材料部分和背侧接触通孔结构之后的第一示例性结构的垂直截面图。

图11B是图11A的第一示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图11A的垂直截面图的平面。

图12A是根据本公开的第一实施例的在形成电容器板接触通孔结构和漏极接触通孔结构之后的第一示例性结构的垂直截面图。

图12B是图12A的第一示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图12A的垂直截面图的平面。

图12C是图12B的第一示例性结构沿着垂直平面C-C’的垂直截面图。

图12D是图12A-12C的第一示例性结构的俯视图。

图13A是根据本公开的第一实施例的在形成线级电介质材料层和互连线结构之后的第一示例性结构的俯视图。

图13B是图13A的第一示例性结构沿着垂直平面B-B’的垂直截面图。

图13C是图13A的第一示例性结构沿着垂直平面C-C’的垂直截面图。

图13D是图13A的第一示例性结构沿着垂直平面D-D’的垂直截面图。

图13E是图13A的第一示例性结构沿着垂直平面E-E’的垂直截面图。

图14A和14X是本发明的实施例的器件的示意俯视图。图14B、14E、14H、14K、14N、14Q和14T是在图14X的器件的制造步骤期间的可替代示例性结构的俯视图。图14C、14F、14I、14L、14O、14R和14U是沿着图14B、14E、14H、14K、14N、14Q以及14T中的各自的线C-C’、F-F’、I-I’、L-L’、O-O’、R-R’和U-U’的垂直截面图。图14D、14G、14J、14M、14P、14S 14V分别是沿着图14B、14E、14H、14K、14N、14Q以及14T中各自的线D-D’、G-G’、J-J’、M-M’、P-P’、S-S’和V-V’的垂直截面图。

图14W是产生的电容器，其包含由绝缘层分开的相邻电极板和到电极板的各自的电接触体(例如，电容器接触通孔结构)。

图14Y和14Z是本发明的实施例的电容器互连方案的示意俯视图。

图15A是根据本公开的第二实施例的在形成掺杂半导体阱和可选掺杂接触区域之后的第二示例性结构的垂直截面图。

图15B是根据本公开的第二实施例的在形成第一材料层和第二材料层的交替堆叠体之后的第二示例性结构的垂直截面图。

图16是根据本公开的第二实施例的在形成存储器开口和垂直地延伸的腔之后的第二示例性结构的垂直截面图。

图17是根据本公开的第二实施例的在形成存储器堆叠体结构和柱结构之后的第二示例性结构的垂直截面图。

图18是根据本公开的第二实施例的将第二导电型的掺杂剂植入到柱结构中之后的第二示例性结构的垂直截面图。

图19是根据本公开的第二实施例的在形成可选的绝缘盖层之后的第二示例性结构的垂直截面图。

图20是根据本公开的第二实施例的在形成电阻器接触沟槽之后的第二示例性结构的垂直截面图。

图21是根据本公开的第二实施例的在形成绝缘间隔体和基板接触通孔结构之后的第二示例性结构的垂直截面图。

图22是根据本公开的第二实施例的在形成漏极接触通孔结构、柱接触通孔结构以及互连线结构之后的第二示例性结构的垂直截面图。

图23是根据本公开的第二实施例的第二示例性结构的可替代实施例的垂直截面图。

图24是根据本公开的第三实施例的在保留第二材料层的第二部分完好的同时用导电层替代第二材料层的第一部分之后的第三示例性结构的垂直截面图。

图25是根据本公开的第三实施例的在形成漏极接触通孔结构、柱接触通线结构之后的第三示例性结构的垂直截面图。

图26是根据本公开的第三实施例的在形成电阻器接触沟槽之后的第三示例性结构的垂直截面图。

图27是根据本公开的第三实施例的在形成基板接触通孔结构之后的第三示例性结构的垂直截面图。

图28是根据本公开的第四实施例的在形成电介质材料层之后的第四示例性结构的垂直截面图。

图29A是根据本公开的第四实施例的在形成背侧接触沟槽之后的第四示例性结构的垂直截面图。

图29B是图29A的第四示例性结构沿着水平平面B-B’的水平截面图。垂直平面A-A’是图29A的垂直截面图的平面。

图29C是图29B的第一示例性结构沿着垂直平面C-C’的垂直截面图。

图29D是图29A-29C的第一示例性结构的俯视图。

图30A是根据本公开的第四实施例的在形成导电层之后的第四示例性结构的垂直截面图。

图30B是图30A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图30A的垂直截面图的平面。

图31A是根据本公开的第四实施例的在从沟槽移除金属材料之后的第四示例性结构的垂直截面图。

图31B是图31A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图31A的垂直截面图的平面。

图32A是根据本公开的第四实施例的在形成背侧绝缘间隔体和背侧接触通孔结构之后的第四示例性结构的垂直截面图。

图32B是图32A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图32A的垂直截面图的平面。

图33A是根据本公开的第四实施例的在形成基板接触通孔结构和漏极接触通孔结构之后的第四示例性结构的垂直截面图。

图33B是图33A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图33A的垂直截面图的平面。

图33C是图33B的第四示例性结构沿着垂直平面C-C’的垂直截面图。

图33D是图33A-33C的第四示例性结构的俯视图。

图34A是根据本公开的第四实施例的在形成垂直地延伸的腔之后的第四示例性结构的垂直截面图。

图34B是图34A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图34A的垂直截面图的平面。

图34C是图34B的第四示例性结构沿着垂直平面C-C’的垂直截面图。

图34D是图34A-34C的第四示例性结构的俯视图。

图35A是根据本公开的第四实施例的在形成电阻器柱结构之后的第四示例性结构的垂直截面图。

图35B是图35A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图35A的垂直截面图的平面。

图35C是图35B的第四示例性结构沿着垂直平面C-C’的垂直截面图。

图35D是图35A-35C的第四示例性结构的俯视图。

图36A是根据本公开的第四实施例的在形成互连线结构之后的第四示例性结构的垂直截面图。

图36B是图36A的第四示例性结构沿着平面B-B’的水平截面图。垂直平面A-A’是图36A的垂直截面图的平面。

图36C是图36B的第四示例性结构沿着垂直平面C-C’的垂直截面图。

图36D是图36A-36C的第四示例性结构的俯视图。

图37是本发明的实施例的器件的示意俯视图。

具体实施方式

如上述所讨论的，本公开针对与三维存储器器件兼容的无源器件及其制造方法，下面描述了其各种方面。本公开的实施例可以被应用以形成包含器件结构的各种结构，其非限制性示例包含可以形成在与额外的半导体器件(例如包括多个NAND存储器串的三维单片存储器阵列)同一基板上的电容器和/或电阻器。附图没有按比例绘制。在元件的单个实例被示出的情况下，可以复制元件的多个实例，除非明确地描述元件的复制的缺失或清楚地另有指明。诸如“第一”、“第二”和“第三”的序数仅用来标识相似的元件，并且可以在本公开的说明书和权利要求中应用不同的序数。如本文所使用的，第一元件位于第二元件“上”可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所使用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。

如本文所使用的，“层”是指含有具有实质上均匀厚度的区域的材料部分。层可以在下层的或上层的整个结构之上延伸，或者可以具有小于下层的或上层的结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或顶表面和底表面处的任意对水平平面之间。当平面平行于基板的顶表面的平坦部分时，平面是水平的。然而，应当理解，基板可以相对于重力方向以任何角度定位，并且术语“水平”并不意味着水平方向必须垂直于重力方向。层可以水平地、垂直地和/或沿着渐缩表面延伸。基板可以是层，可以包含其中的一层或多层，和/或可以具有其上面、上方和/或下方的一层或多层。

单片三维存储器阵列中在单个基板(例如半导体晶片)上方形成多个存储器级，没有中间基板。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下层的级的层上。相比之下，可以分开形成二维阵列，然后封装在一起，以形成非单片存储器器件。例如，如在专利号为5，915，167、题为“Three Dimensional Structure Memory”的美国专利中所描述的，通过在分开的基板上形成存储器级并将存储器级垂直地堆叠来构造非单片堆叠体存储器。在粘合之前，基板可能被减薄或从存储器级移除，但是由于存储器级最初形成在分开的基板之上，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以使用本文描述的各种实施例来制造。

参考图1，示出了根据本公开的第一实施例的第一示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。第一示例性结构包括基板，其可以是半导体基板。基板可以包含半导体材料层10。半导体材料层10可以包含至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。基板可以具有主表面7，其可以是例如半导体材料层10的最顶表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。

如本文所使用的，“半导体材料”是指具有1.0×10^-6S/cm至1.0×10⁵S/cm的电导率的材料，并且在用电掺杂剂适当掺杂时能够产生具有电阻率在1.0S/cm至1.0×10⁵S/cm的范围内的掺杂材料。如本文所使用的，“电掺杂剂”是指对能带结构内的价带添加空穴的p型掺杂剂，或对能带结构内的导带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指具有大于1.0×10⁵S/cm的电导率的材料。如本文所使用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10^-6S/cm的电导率的材料。电导率的所有测量都在标准条件下进行。可选地，可以在半导体材料层10内形成至少一个掺杂阱(未明确示出)。

可以在半导体材料层10的部分上形成用于外围电路的至少一个半导体器件(未示出)。其中用于外围电路的至少一个半导体器件的区域本文中称为外围器件区域。至少一个半导体器件可以包括例如场效应晶体管。用于外围电路的至少一个半导体器件可以含有要后续形成的存储器器件的驱动器电路，其可以包含至少一个NAND器件。

可选地，可以在半导体材料层10上方形成电介质垫层12。电介质垫层12可以是例如硅氧化物层。电介质垫层12的厚度可以在3nm到30nm的范围内，尽管也可以使用更小和更大的厚度。可以可选地形成电介质盖层31。电介质盖层31包含电介质材料如硅氧化物、电介质金属氧化物以及硅氮化物(在要后续形成的第二材料层的材料不是硅氮化物的情况下)。

在基板的顶表面(其可以例如在电介质盖层31的顶表面上)之上形成交替的多个第一材料层(其可以是绝缘体层32)和第二材料层(其可以是牺牲材料层42)的堆叠体。如本文所使用的，交替的多个第一元件和第二元件是指其中第一元件和第二元件的实例的交替的结构。第一元件中的不是交替的多个中的端部元件的每一个实例在两侧上毗邻第二元件的两个实例，并且第二元件中的不是交替的多个中的端部元件的每一个实例都在两端上毗邻第一元件的两个实例。第一元件可以具有之间相同的厚度，或者可以具有不同的厚度。第二元件可以具有之间相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或第二材料层的实例，并且可以结束语第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成单元，其交替的多个内周期性重复。

每个第一材料层含有第一材料，并且每个第二材料层含有不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘体层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠体可以包含交替的多个绝缘体层32和牺牲材料层42。

交替的多个的堆叠体本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘体层32和由与绝缘体层32的材料不同的第二材料构成的牺牲材料层42。绝缘体层32的第一材料可以是至少一种电绝缘材料。这样，每个绝缘体层32可以是电绝缘材料层。可用于绝缘体层32的绝缘材料含有但不限于硅氧化物(包含掺杂或未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高电介质常数(高k)电介质氧化物(例如铝氧化物、铪氧化物等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘体层32的第一材料可以是硅氧化物。

牺牲材料层42的第二材料是可以对于绝缘体层32的第一材料有选择性地移除的牺牲材料。如本文所使用的，如果移除工艺以第二材料的移除速率的至少两倍的速率移除第一材料，则第一材料的移除对于第二材料是“有选择性”的。第一材料的移除速率与第二材料的移除速率的比例在本文中被称为相对于第二材料的第一材料的移除工艺的“选择性”。

牺牲材料层42可以包括电绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以后续被导电电极代替，导电电极可以用作例如垂直NAND器件的控制栅电极。第二材料的非限制性实例包括硅氮化物、非晶半导体材料(例如非晶硅)以及多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物的或包含硅和锗中的至少一种的半导体材料的材料层。

在一个实施例中，绝缘体层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。绝缘体层32的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果硅氧化物用于绝缘体层32，则原硅酸四乙酯(TEOS)可用作CVD工艺的前驱体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。

牺牲材料层42可以被适当地图案化，使得要后续通过替代牺牲材料层42形成的导电材料部分可以用作导电电极，诸如要后续形成的单片三维NAND串存储器器件的控制栅电极。牺牲材料层42可以包括具有带形状的部分，其基本平行于基板的主表面7延伸。

绝缘体层32和牺牲材料层42的厚度可以在20nm至50nm的范围内，尽管对于每个绝缘体层32和每个牺牲材料层42可以应用更小和更大的厚度。绝缘体层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复次数可以在2至1024，并且通常在8至256的范围内，尽管也可以使用更多的重复次数。堆叠体中的顶部和底部栅电极可以用作选择栅电极。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个各自的牺牲材料层42内实质上不变的均匀厚度。第一示例性结构可以包含其中可以后续形成存储器器件阵列的存储器器件区域100，以及其中可以后续形成至少一个无源器件的电容器区域400。

参考图2，可以在交替堆叠体(32，42)之上形成至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)，并且可以光刻图案化以在其中形成开口。光刻材料堆叠体中的图案可以通过使用图案化光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻来转印穿过整个交替堆叠体(32，42)。在图案化的光刻材料堆叠体中的开口下层的交替堆叠体(32，42)的部分被蚀刻以形成存储器开口。换句话说，图案化光刻材料堆叠体中的图案穿过交替堆叠体(32，42)的转印形成延伸穿过交替堆叠体(32，42)的存储器开口。可以交替用于蚀刻穿过交替堆叠体(32，42)的材料的各向异性蚀刻工艺的化学过程，以优化在交替堆叠体(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，电介质盖层31可以用作交替堆叠体(32，42)和基板之间的蚀刻终止层。存储器开口的侧壁可以是实质上垂直的，或可以是渐缩的。图案化的光刻材料堆叠体可以后续被移除，例如通过灰化。存储器开口可以形成在存储器器件区域100中。

通过电介质盖层31和电介质垫层12来形成存储器开口，使得存储器开口从交替堆叠体(32，42)的顶表面延伸到半导体材料层10的顶表面。在一个实施例中，在半导体材料层10的顶表面物理地暴露在每个存储器开口的底部之后，可以可选地执行进入到半导体材料层10中的过度蚀刻。可以在移除光刻材料堆叠体之前或之后执行过蚀刻。换句话说，半导体材料层10的凹陷表面可以从半导体材料层10的未加工的顶表面垂直偏移凹陷深度。凹陷深度可以例如在1nm到50nm的范围内，尽管也可以使用更小和更大的凹陷深度。过度蚀刻是可选的，并且可以省略。如果不进行过度蚀刻，则每个存储器开口的底表面可以与半导体材料层10的最顶表面共平面。存储器开口中的每一个可以包含实质上垂直于基板的最顶表面延伸的侧壁(或多个侧壁)。其中形成存储器开口阵列的区域在本文中称为器件区域。

存储器堆叠体结构55可以穿过交替堆叠体(32，42)形成在每个存储器开口内。可以例如通过选择性地沉积本征的或具有与半导体材料层10相同的导电型的掺杂的半导体材料，以在每个存储器开口的底部形成可选的外延沟道部分66，来形成存储器堆叠体55。可替代地，部分66可以被省略或被层10中的沟槽替代。存储器膜层通过一系列共形沉积工艺沉积在交替堆叠体(32，42)之上的存储器开口中。存储器膜层可以是叠盖整个交替堆叠体(31，42)的连续材料层的堆叠体。存储器膜层接触存储器开口的所有(一个或多个)侧壁表面和所有(一个或多个)底表面。存储器膜层是连续的膜叠层，其在没有外部电偏压的情况下提供电荷储存的功能，同时在存在合适的外部电偏压的情况下实现电荷转移。

在一个实施例中，存储器膜层可以是堆叠体，其按照形成顺序为阻挡电介质层、电荷储存层以及隧道电介质层。在一个实施例中，多个浮置栅极或电荷储存电介质可位于隧道电介质层和阻挡电介质层之间。

阻挡电介质层接触存储器开口的侧壁。具体地，阻挡电介质层可以与牺牲层42的侧壁接触。阻挡电介质层可以包含一个或多个电介质材料层，其可以用作要后续形成的控制栅电极的控制栅极电介质。阻挡电介质层可以包含硅氧化物、电介质金属氧化物、电介质金属氮氧化物或其组合。在一个实施例中，阻挡介质层可以包含至少一个硅氧化物层和至少一个电介质金属氧化物层的堆叠体。阻挡电介质层可以通过诸如化学气相沉积(CVD)和/或原子层沉积(ALD)的共形沉积工艺形成，和/或通过共形材料层(例如非晶硅层)的沉积和后续将共形材料层转化为电介质材料层(例如硅氧化物层)形成。阻挡电介质层12的厚度可以在6nm到24nm的范围内，尽管也可以使用更小和更大的厚度。可替代地，阻挡电介质层可以从存储器开口中省略，而是在穿过背侧接触沟槽形成金属控制栅电极之前，穿过通过移除牺牲层42形成的凹陷中的背侧接触沟槽形成。

电荷储存层包含电介质电荷捕获材料，其可以是例如硅氮化物，或诸如掺杂多晶硅或金属材料的导电材料。在一个实施例中，电荷储存层包含硅氮化物。电荷储存层可以形成为均质成分的单个电荷储存层，或者可以包含多个电荷储存材料层的堆叠体。如果使用多个电荷储存材料层，其可以包括多个间隔开的浮置栅极材料层，其包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌的金属及其合金，或者诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物的金属硅化物或其组合)和/或半导体材料(例如，包含至少一种单质半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替代地或附加地，电荷储存层可以包括绝缘电荷捕获材料，例如一个或多个硅氮化物段。可替代地，电荷储存层可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以是例如钌纳米颗粒。电荷储存层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或对于电荷储存层的所选的(一个或多个)材料的任何合适的沉积技术形成。电荷储存层的厚度可以在2nm到20nm的范围内，尽管也可以使用更小和更大的厚度。

隧道电介质层包含电介质材料，穿过电介质材料可以在合适的电偏压条件下执行电荷隧穿。可以根据要形成的单片三维NAND串存储器器件的操作模式，通过热载流子注入或通过Fowler-Nordheim隧穿诱导的电荷转移进行电荷隧穿。隧道电介质层可以包含硅氧化物、硅氮化物、氧硅氮化物、电介质金属氧化物(例如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧道电介质层可以包含第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常称为ONO堆叠体。在一个实施例中，隧道电介质层可以包含实质上不含碳的硅氧化物层或实质上不含碳的硅氮氧化物层。隧道电介质层的厚度可以在2nm至20nm的范围内，尽管也可以使用更小和更大的厚度。

可选地，可以在存储器膜层上形成永久沟道材料层(例如多晶硅层)和/或牺牲层(例如电介质材料层)。存储器膜层(以及诸如永久沟道材料层或牺牲层的任何额外层)可被各向异性地蚀刻，使得存储器膜层(和任何额外层)的水平部分被从交替堆叠体(32，42)的顶表面上方和每个存储器开口的底部移除。在各向异性蚀刻之后保留在存储器开口内的存储器膜层的每个剩余垂直部分构成存储器膜50。每个存储器膜50可以与环面同构。如本文所使用的，如果元件的形状可以在不产生或破坏任何孔的情况下通过连续变形而映射到几何形状，则元件与几何形状是同构的。如果电极位于存储器开口之下，则电极的顶表面可以物理地暴露在由上层的存储器膜50的内侧壁限定的腔内。

在一个实施例中，第一半导体沟道层可以通过诸如化学气相沉积(CVD)的共形沉积方法作为永久沟道材料层直接沉积在隧道电介质层的表面上。可以各向异性蚀刻第一半导体沟道层和存储器膜，以在每个存储器开口的底部形成开口。基板半导体层10的顶表面物理地暴露在每个存储器开口的底部。存储器开口内的第一半导体沟道层的每个剩余部分构成第一半导体沟道部分601。

在每个存储器开口内形成存储器膜50和第一半导体沟道部分601之后，第二半导体沟道层可被沉积在第一半导体沟道部分601的侧壁上、存储器开口内的基板半导体层10的物理地暴露的表面上以及在交替堆叠体(32，42)之上。第二半导体沟道层的半导体材料可以包含掺杂多晶半导体材料(例如掺杂多晶硅)，或者可以包含掺杂非晶半导体材料(例如非晶硅)，其可以后续在提高的温度下进行合适的退火后被转化为掺杂多晶半导体材料。

可选地，电介质芯62可以形成在每个半导体沟道60内侧的腔内，例如通过沉积诸如硅氧化物的电介质材料，和电介质材料的后续平坦化。电介质材料的平坦化从包含交替堆叠体(32，42)的最顶层的顶表面的水平平面的顶表面(其可以是例如最顶层绝缘体层32的顶表面)上方移除沉积的电介质材料的部分。电介质材料的平坦化可以例如通过化学机械平坦化执行。存储器开口内部的电介质材料的每个剩余部分构成电介质芯62。电介质芯62是可选的部件，并且存储器膜50和半导体沟道60的组合可以完全填充存储器开口。

可以例如通过凹陷蚀刻移除交替堆叠体(32，42)的最顶层的顶表面上方的第二半导体沟道层的水平部分。第二半导体沟道层的每个剩余部分构成第二半导体沟道602。第一半导体沟道601和第二半导体沟道602的每个毗邻的对垂直地延伸穿过交替堆叠体(32，42)，并且可选的柱共同地构成存储器堆叠体结构55的半导体沟道60的一部分。在相同的存储器开口内的一组存储膜50和半导体沟道60构成存储器堆叠体结构55。

可以通过使每个电介质芯的顶部凹陷并沉积掺杂半导体材料来形成漏极区域63。掺杂半导体材料可以是例如掺杂多晶硅。漏极区域63可以具有与第一导电型(即半导体材料层10的导电型)相反的第二导电型的掺杂。沉积的半导体材料的多余部分可以例如通过化学机械平坦化(CMP)或凹陷蚀刻从交替堆叠体(32，42)的顶表面上方移除。

可选地，绝缘盖层71可以形成在交替堆叠体(32，42)和存储器堆叠体结构55的阵列之上。绝缘盖层71可以包含电介质材料，比如硅氧化物、电介质金属氧化物和/或掺杂氮的有机硅酸盐玻璃。绝缘盖层71的厚度可以在5nm至100nm的范围内，尽管也可以使用更小和更大的厚度。

参考图3，可以例如通过施加和图案化光致抗蚀剂层(未示出)，并且通过应用诸如各向异性蚀刻的蚀刻将光致抗蚀剂层的图案转印穿过交替堆叠体(32，42)，来移除交替堆叠体(32，42)的部分。可以形成延伸穿过交替堆叠体(32，42)的整个厚度的沟槽。后续地，可以用可选的电介质材料(例如硅氧化物)填充沟槽，以形成电介质材料部分64。电介质材料的多余部分可以通过诸如化学机械平坦化和/或凹陷蚀刻之类的平坦化工艺从绝缘盖层71的顶表面上方移除。绝缘盖层71的顶表面可以在平坦化期间用作终止表面。电介质材料部分64的顶表面可以与绝缘盖层71的顶表面共平面。

参考图4，在绝缘盖层71之上形成并图案化修整材料层67。修整材料层67包括可以连续修整的材料，即可以以受控的移除速率从外部到内部在一定持续时间逐渐移除的材料。例如，修整材料层67可以选自光致抗蚀剂材料、有机聚合物材料以及无机聚合物材料。可用于修整材料层67的有机聚合物材料可以是由交联的含碳单体制成的有机材料，并且可以是本领域已知的碳基自平坦化材料。可用于修整材料层67的无机聚合物材料包含硅基聚合物材料，例如本领域已知的硅基抗反射涂层材料。修整材料层67的部分在重复修整之后保留，重复休整将修整材料层67的外侧壁移动到与存储器器件区域100毗邻的电容器区域400的外围。

可以通过各向异性蚀刻移除修整材料层67中的开口的区域内的绝缘盖层71和最顶面的绝缘体层32的部分。各向异性蚀刻的最后一步可以对牺牲材料层42的材料有选择性，以最小化到最顶的牺牲材料层42中的过度蚀刻。在修整材料层67中的开口的区域内的绝缘盖层71和最顶面的绝缘体层32的级上形成凹陷腔。

后续地，重复执行工艺步骤的组，以在电容器区域400中形成阶梯表面。每组工艺步骤可以包括将修整材料层67修整以加宽修整材料层67中的开口的第一工艺步骤，各向异性蚀刻修整材料层67中的开口内的牺牲材料层42的材料的第二工艺步骤(具有或不具有绝缘盖层71的材料的伴随蚀刻)，各向异性蚀刻修整材料层中的开口内的绝缘盖层71和绝缘体层32的材料的任何剩余部分的第三步骤层67。在一个实施例中，第二工艺步骤中应用的各向异性蚀刻工艺可以对绝缘体层32的材料有选择性，并且在第三工艺步骤中应用的各向异性蚀刻可以对牺牲材料层42的材料有选择性。

参考图5A及5B，重复执行工艺步骤的组，直到最底的牺牲材料层42被图案化。可选地，电介质盖层31和电介质垫层12可以与最底的牺牲材料层42以相同的图案被图案化。修整材料层67可以后续例如通过灰化移除。

在电容器区域400中形成阶梯表面区域。如本文所使用的，“阶梯表面区域”是指其中存在阶梯表面的区域。如本文所使用的，“阶梯表面”是指包含至少两个水平表面和至少两个垂直表面的表面的组，使得每个水平表面毗邻从水平表面的第一边缘向上延伸的第一垂直表面，并且毗邻从水平表面的第二边缘向下延伸的第二垂直面。

覆于阶梯表面之上的腔是阶梯腔。如本文所使用的，“阶梯腔”是指具有阶梯表面的腔。阶梯腔69可以跨越电介质材料部分64(未示出)的剩余部分和交替堆叠体(32，42)的剩余图案化部分。在阶梯表面区域内，每个下层的第二材料层(例如牺牲材料层42)比任何上方的第二材料层侧向地延伸得更远，并且每个下层的第一材料层(例如绝缘体层32)比任何上层的第一材料层侧向地延伸得更远。第一材料层(例如绝缘体层32)和第二材料层(例如牺牲材料层42)的垂直毗邻对可以具有垂直重合的侧壁。如本文所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面和第二表面彼此垂直重合。

参考图6A和6B，可以通过沉积诸如硅氧化物的电介质材料，在阶梯腔69中形成电介质材料部分(即，绝缘填充材料部分)。沉积电介质材料的多余部分可以通过例如化学机械平坦化(CMP)从绝缘盖层71的顶表面上方移除。填充阶梯腔69的沉积电介质材料的剩余部分构成电介质材料部分。

电介质材料部分为倒退阶梯状，本文中称为倒退阶梯电介质材料部分65。如本文所使用的，“倒退阶梯”元件是指具有阶梯表面且水平截面积作为与其上存在元件的基板的顶表面的垂直距离的函数而单调增加的元件。倒退阶梯电介质材料部分65形成在交替堆叠体(32，42)的阶梯结构之上，并且可以具有平坦的顶表面。如果将硅氧化物应用于倒退阶梯电介质材料部分65，则倒退阶梯电介质材料部分65的硅氧化物可以掺杂或不掺杂诸如B、P和/或F的掺杂剂。倒退阶梯电介质材料部分65在水平平面处的水平截面积不小于倒退阶梯电介质材料部分65在更靠近基板(即，半导体材料层10)的任何水平平面处的水平截面积。

至少一个电介质柱结构7P可以可选地形成为穿过倒退阶梯电介质材料部分65和/或穿过交替堆叠体(32，42)。此外，电介质支撑柱结构7Q可以形成在接触区域中，其在后续的工艺步骤中提供对绝缘体层32的支撑，特别是在用导电材料层替代牺牲材料层期间。可以例如通过形成延伸穿过倒退阶梯电介质材料部分65和/或穿过交替堆叠体(32，42)并且至少到基板10的顶表面的开口，并且通过用对于用来移除牺牲材料层42的蚀刻化学过程耐受的电介质填充材料填充开口，来形成至少一个电介质柱结构7P和电介质支撑柱结构7Q。在一个实施例中，至少一个电介质柱结构可以包含硅氧化物和/或诸如铝氧化物的电介质金属氧化物。在一个实施例中，与至少一个电介质柱结构7P和电介质支撑柱结构7Q的沉积同时沉积在绝缘盖层71之上的电介质材料部分可以作为电介质材料层73存在于绝缘盖层71之上。电介质材料层73和至少一个电介质柱结构7P和电介质支撑柱结构7Q可以形成为集成构造的单个连续结构，即在其间没有任何材料界面。在另一实施例中，与至少一个电介质柱结构7P和电介质支撑柱结构7Q的沉积同时沉积在绝缘盖层71上的电介质材料部分可以通过例如化学机械平坦化或过度蚀刻移除。在这种情况下，电介质材料层73不存在，并且绝缘盖层71的上面可以物理地暴露。

在该实施例中，至少一个电介质柱结构7P的形状可以使得至少一个电介质柱结构7P将位于存储器器件区域100内的交替堆叠体(32，42)的第一部分与位于电容器区域400内的交替堆叠体(32，42)的第二部分物理地隔离。在一个实施例中，可以在存储器器件区域100和电容器区域400之间的边界处形成电介质柱结构7P。然而，可以使用诸如圆柱形柱的其他支柱7P形状，如下面参照图14A的替代实施例所描述的。电介质支撑柱结构7Q可以形成为离散电介质支撑柱结构的阵列，以便在后续的工艺步骤期间为接触区域中的结构提供机械支撑。

图7A-7D中，可以将光致抗蚀剂层(未示出)施加在交替堆叠体(32，42)和倒退阶梯电介质材料部分65和可选的电介质材料层73之上，并且被光刻图案化以在其中形成开口。开口的图案包含存储器器件区域100中的开口和电容器区域400中的多个开口。选择存储器器件区域100中的开口的图案，使得从存储器器件区域100中的开口到存储器堆叠体结构55的组的侧向距离不超过预定距离，其是后续被用来形成侧向地凹陷的侧向蚀刻的距离。选择电容器区域400中的开口的图案，使得后续在电容器区域400内的开口区域内形成的沟槽可以将位于电容器区域400内的交替堆叠体(32，42)的第二部分为多个物理地分离的交替堆叠体(32，42)。

可以执行各向异性蚀刻，以蚀刻穿过可选电介质材料层73、可选的绝缘覆盖层71、倒退阶梯电介质材料部分65以及位于光致抗蚀剂层内的开口下面的交替堆叠体(32，42)的部分。背侧接触沟槽79直接形成在存储器器件区域100内的光致抗蚀剂层的开口下方。侧向分隔沟槽89直接形成在电容器区域400内的光致抗蚀剂层内的每个开口下方。背侧接触沟槽79和侧向地间隔沟槽89可以从电介质材料层73(或者在不使用电介质材料层73的情况下，与光致抗蚀剂层的底表面接触的材料层)的顶表面至少延伸到基板中的半导体材料层10的顶表面。侧向分隔沟槽89将电容器区域400中的交替堆叠体(32，42)的第二部分划分为由侧向分隔沟槽89侧向地隔开的多个物理地间隔的交替堆叠体(32，42)。

背侧接触沟槽79和侧向分隔沟槽89中的每一个可以是线沟槽，即具有均匀宽度并沿着长度方向延伸的沟槽。背侧接触沟槽79和侧向分隔沟槽89的侧壁可以是垂直的，也可以是渐缩的。在一个实施例中，背侧接触沟槽79可以具有第一沟槽宽度tw1，并且侧向分隔沟槽89可具有小于第一沟槽宽度tw1的第二沟槽宽度tw2。在一个实施例中，第一沟槽宽度tw1可以在30nm至1000nm的范围内，并且第二沟槽宽度w2可以在20nm至500nm的范围内，尽管背侧接触沟槽79和侧向分隔沟槽89中的每一个可以应用更小和更大的沟槽宽度。

在一个实施例中，电介质柱结构7P可以沿着第一水平方向hd1延伸，并且背侧接触沟槽79可以沿着第一水平方向hd1延伸。侧向分隔沟槽89可以与电介质柱结构7P毗邻，使得每个侧向分隔沟槽89的侧壁是电介质柱结构7P的侧壁。侧向分隔沟槽89可以沿着与第一水平方向hd1不同的水平方向延伸，这在本文中被称为第二水平方向hd2。在一个实施例中，第二水平方向hd2可以垂直于第一水平方向hd1。在一个实施例中，侧向分隔沟槽89沿垂直于阶梯表面区域内的阶梯表面的侧向方向侧向地延伸。如本文所使用的，垂直于阶梯表面的侧向方向是指垂直于阶梯表面内的垂直表面的侧向方向。换句话说，第二水平方向hd2可以垂直于阶梯表面的垂直表面(即，绝缘体层32和牺牲材料层42的侧壁)。

每个侧向分隔沟槽89延伸穿过实施为多个物理间隔部分的交替层的堆叠体(32，42)。交替层的堆叠体(32，42)的图案化部分的侧壁在每个侧向分隔沟槽89内物理地暴露。可以例如通过灰化移除光致抗蚀剂层。

参考图8A-8C，可以例如使用各向同性蚀刻工艺，将相对于绝缘体层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧接触沟槽79和侧向分隔沟槽89中。背侧凹陷(43，143)形成在从之移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以对绝缘体层32的第一材料、至少一个电介质支撑柱7P的材料、倒退阶梯电介质材料部分65的材料、半导体材料层10的半导体材料以及存储薄膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘体层32、至少一个电介质支撑柱7P以及倒退阶梯电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一个实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘体层32、至少一个电介质支撑柱7P以及倒退阶梯电介质材料部分65的材料可以选自硅氧化物、硅氮化物和电介质金属氧化物。在这种情况下，可以改变背侧接触沟槽79的深度，使得背侧接触沟槽79的最底表面位于电介质垫层12内，即避免半导体基板层10的顶表面的物理暴露。

对存储器膜50的第一材料和最外层有选择性地移除第二材料的蚀刻工艺可以是应用湿蚀刻溶液的湿蚀刻工艺，或者可以是气相(干)蚀刻工艺，其中蚀刻剂以气相被引入到背侧接触沟槽79中。例如，如果牺牲材料层42包括硅氮化物，则蚀刻工艺可以是湿蚀刻工艺，其中将示例性结构浸入包含磷酸的湿蚀刻槽内，其对硅氧化物、硅和本领域中应用的其他各种材料有选择性地蚀刻硅氮化物。至少一个电介质支撑柱7P、倒退阶梯电介质材料部分65以及存储器堆叠体结构55提供结构支撑，同时背侧凹陷(43，143)存在于先前由牺牲材料层42占据的体积内。

每个背侧凹陷(43，143)可以是侧向地延伸的腔，其侧向尺寸大于腔的垂直范围。换句话说，每个背侧凹陷(43，143)的侧向尺寸可以大于背侧凹陷(43，143)的高度。可以在从之移除牺牲材料层42的第二材料的体积中形成多个背侧凹陷(43，143)。多个背侧凹陷(43，143)包含通过穿过背侧接触沟槽79引入蚀刻剂而在存储器器件区域100内形成的第一背侧凹陷43，以及通过穿过侧向分隔沟槽89引入蚀刻剂而在电容器区域400内形成的第二背侧凹陷143。

多个背侧凹陷(43，143)中的每一个可实质上平行于基板10的顶表面延伸。背侧凹陷(43，143)可以由下层的绝缘体层32的顶表面和上层的绝缘体层32的底表垂直界定。在一个实施例中，每个背侧凹陷(43，143)可以具有通体上均匀的高度。

其中形成存储器堆叠体结构55的存储器开口本文中称为前侧凹陷或前侧腔，与第一背侧凹陷43对比。在一个实施例中，存储器器件区域100包括具有设置在基板10上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个第一背侧凹陷43可以限定用于接收单片三维NAND串的阵列的各自的字线的空间。

第二侧向地凹陷143可以形成在电容器区域400中的牺牲材料层42中的每一级处。每个第二侧向凹陷143可以与侧向分隔沟槽89中的至少一个毗邻。至少一组第二侧向凹陷143可以侧向地毗邻侧向分隔沟槽89的相邻的对。因此，在侧向分隔沟槽89的每个相邻的对之间形成堆叠的腔结构，使得第二背侧凹陷143的组与绝缘体层32的组交错。在一个实施例中，侧向分隔沟槽89可以形成有周期p。侧向分隔沟槽89的相邻对之间的侧向距离可以是均匀的。在这种情况下，在侧向分隔沟槽89的相邻的对之间的堆叠腔结构(143，32)内的第二背侧凹陷143沿着第一水平方向hd1可具有相同的侧向范围，并且沿着第二水平方向hd2可以具有不同的侧向范围。

通过半导体材料到电介质材料的热转化和/或等离子体转化，外延沟道部分66和半导体材料层10的物理地暴露的表面部分可以被转化为电介质材料部分。例如，可以应用热转化和/或等离子体转化来将每个外延沟道部分66的表面部分转化为电介质间隔体116，并且将在每个背侧接触沟槽79和沟槽89下面的半导体材料层10的表面部分转化为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以在拓扑上同构于环面，即总体上为环形的。如本文所使用的，如果元件的形状可以在不破坏孔或形成新的孔的情况下被连续地拉伸为环面的形状，则元件与环面拓扑上同构。

电介质间隔体116包含电介质材料，其包含与外延沟道部分66相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一种非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟部分66的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分616包含电介质材料，其包含与半导体材料层10相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一种非金属元素，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。

参考图9A和图9B，可以通过共形沉积来在背侧凹陷(43，143)中形成包含电介质材料(例如铝氧化物)的背侧阻挡介质层(未示出)。至少一个导电材料可以沉积在多个背侧凹陷(43，143)中，在背侧接触沟槽79和沟槽89的侧壁上以及第一示例性结构的最顶层之上。导电材料可以通过共形沉积方法来沉积，其可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。导电材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金及其组合或堆叠体。可以沉积在多个背侧凹陷(43，143)中的非限制性示例性导电材料包括钨、钨氮化物、钛，钛氮化物、钽和钽氮化物。在一个实施例中，导电材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充多个背侧凹陷(43，143)的导电材料可以是钛氮化物和钨的组合。在一个实施例中，可以通过化学气相沉积来沉积导电材料。第二材料层42被导电材料部分替代。

可以在存储器器件区域中的多个第一背侧凹陷43中形成多个第一导电层46。可以在多个第二背侧凹陷143中形成多个第二导电层146。可以在背侧接触沟槽79的侧壁上和在第一示例性结构的最顶层之上形成连续导电材料层46L。因此，可以用存储器器件区域100中的第一导电层46和电容器区域400中的第二导电层146替代每个牺牲材料层42。背侧腔79’存在于每个背侧接触沟槽79的未被连续导电材料层46L填充的部分中。侧向分隔腔89’存在于每个侧向分隔沟槽89的未填充有连续导电材料层46L的部分中。

在一个实施例中，可以选择沉积的导电材料的厚度，使得侧向分隔沟槽89和背侧接触沟槽79未完全填充有连续导电材料层46L。在这种情况下，在沉积导电材料之后，在侧向分隔沟槽89和背侧接触沟槽79中的每一个内存在腔(79’，89’)。连续导电材料层46L、第一导电层46以及第二导电层146形成为单一的连续结构。

参考图10A和10B，例如通过各向同性蚀刻来从每个背侧接触沟槽79的侧壁、从每个侧向分隔沟槽89的侧壁并且从电介质材料层73回蚀刻连续导电材料层46L的沉积的导电材料。第一背侧凹陷43中的沉积的导电材料的每个剩余部分构成第一导电层46。第二背侧凹陷143中沉积的导电材料的每个剩余部分构成第二导电层146。每个导电层(46，146)可以是导线结构。

每个第一导电层46可以用作多个控制栅电极和与多个控制栅电极电连接(即，电短路)的字线的组合。每个第一导电层46内的多个控制栅电极可以包含位于包含存储器堆叠体结构55的垂直存储器器件的相同级处的控制栅电极。换句话说，每个第一导电层46可以是字线，其用作多个垂直存储器器件的共用控制栅电极。

包括交替的多个第一材料层(即，绝缘体层32)和第二导电层146的图案化堆叠体形成在电容器区域400中。图案化堆叠体(32，146)中的第二导电层146形成在第二材料层(即，牺牲材料层42)的每一级处。

参考图11A-11B，电介质材料可以共形沉积在背侧接触沟槽79和侧向分隔沟槽89内。电介质材料可以包含例如硅氧化物、硅氮化物、电介质金属氧化物或其组合。在一个实施例中，电介质材料可以包括硅氧化物。

在一个实施例中，侧向分隔沟槽89可以被电介质材料完全填充，以形成沟槽填充电介质材料部分84，而背侧接触沟槽79未完全填充有电介质材料。换句话说，背侧腔可以存在于背侧接触沟槽79内的沉积的电介质材料的部分内。

可以执行各向异性蚀刻，以从电介质材料层73上方移除沉积的电介质材料的水平部分。在背侧接触沟槽79内沉积的电介质材料的连续剩余垂直部分构成绝缘间隔体74。绝缘间隔体74包括与形成沟槽填充电介质材料部分84相同的电介质材料。在一个实施例中，沟槽填充电介质材料部分84可以具有通体相同的宽度，并且绝缘间隔体74具有相同的侧向厚度(如在背侧接触沟槽79的侧壁上测量的)，其大于沟槽填充电介质材料部分84宽度的一半。牺牲电介质部分616的剩余环形部分可以整合到绝缘间隔体74的底部中。

可以将电掺杂剂(p型掺杂剂或n型掺杂剂)植入到半导体材料层10的位于背侧接触沟槽79内的背侧腔之下的部分中。在一个实施例中，植入的掺杂剂的导电型可以与半导体材料层10的导电型相反。半导体材料层10的植入部分可以用作存储堆叠体结构55的源极区域61，并且源极区域61和外延沟道部分66之间的半导体材料层10的表面部分可以是水平沟道部分。在一个实施例中，半导体材料层10可以具有第一导电型的掺杂，并且源极区域61可以具有与第一导电型相反的第二导电型的掺杂。

由绝缘间隔体74围绕的背侧腔可以填充有导电材料，以形成背侧接触通孔结构76。背侧接触通孔结构76可以电短路到基板(10，61)的部分，其可以是源极区域61。背侧接触通孔结构76接触延伸穿过绝缘隔离件74并被其侧向地围绕。

包括电容器区域400中的交替的多个第一材料层(即，绝缘体层32)和第二导电层146的图案化堆叠体被电介质材料填充部分在所有侧上侧向地接触。具体地，图案化堆叠体(32，146)被沟槽内形成的电介质填充材料部分的组(7P，84，65)侧向地接触。在一个实施例中，侧向地围绕绝缘体层32和第二导电层146的交替堆叠体的每个沟槽可以填充有电介质填充材料。包含电介质柱结构7P并且接触交替堆叠体(32，146)的侧壁的沟槽可以填充有第一电介质填充材料。包含沟槽填充电介质材料部分84并且接触交替叠层(32，146)的侧壁的对的两个侧向分隔沟槽89可以填充有第二电介质材料。交替堆叠体(32，146)的侧壁的对可以实质上彼此平行。包含倒退阶梯电介质材料部分65并且接触交替堆叠体(32，146)的阶梯表面的倒退阶梯腔包含另一电介质填充材料。

参考图12A-12D，光致抗蚀剂层(未示出)被施加在电介质材料层73之上，并且被光刻图案化以在期望形成额外接触通孔结构的区域中形成开口。光致抗蚀剂层中的图案被转印穿过电介质材料层73、绝缘盖层71以及倒退阶梯电介质材料部分65，以形成各垂直地延伸的腔。各向异性蚀刻可以对导电层(46，146)和漏极区域63的材料有选择性，并且可选地对存储器堆叠体结构55内的额外材料有选择性。垂直地延伸的腔的第一子组(未示出)可以延伸到与存储器器件区域100相邻的第一导电层46的阶梯表面(未示出)。垂直地延伸的腔的第二子组(后续填充有电容器接触通孔结构8C)可以延伸到电容器区域400中的第二导电层146的阶梯表面。垂直地延伸的腔的另一个子组(后续填充有漏极接触通孔结构88)可以延伸到漏极区域63的顶表面。可以例如通过灰化移除光致抗蚀剂层。

至少一个导电材料沉积在垂直地延伸的腔中，以填充垂直地延伸的腔中的每一个。可以例如通过化学机械平坦化(CMP)从包含电介质材料层73的顶表面的水平平面的上方移除至少一种导电材料的多余部分。至少一种导电材料的每个剩余部分构成接触通孔结构(8C，88)，其包含电容器区域400中形成的电容器接触通孔结构8C、存储器器件区域100中形成的漏极接触通孔结构88，以及与存储器器件区域100相邻的阶梯表面区域(未示出)中形成的控制栅极接触通孔结构(未示出)。

多个接触通孔结构(即，电容器接触通孔结构8C)形成在电容器区域400中的第二导电层146上。额外多个接触通孔结构(即，控制栅极接触通孔结构)形成在与存储器器件区域100相邻的第一导电层46上，如下面将参照图14X所描述的。

在一个实施例中，可以布置电容器接触通孔结构8C，以便于通过要后续形成在电介质材料层73之上的线级互连结构进行上第二导电层146(即位于交替堆叠体(32，146)的上半内的第二导电层146)和下第二导电层146(即，位于交替堆叠体(32，146)的下半内的第二导电层146)之间的成对连接。例如，可以沿着第二水平方向hd2形成要被上层的互连线结构(例如金属线结构)电短路的电容器接触通孔结构8C，第二水平方向hd2平行于沟槽填充电介质材料部分84的长度方向。

如图13A-13E所示。可以在电介质材料层73的顶表面之上形成包含电介质材料的线级电介质材料层92。线级电介质材料层92的电介质材料可以是例如硅氧化物、硅氮化物、有机硅酸盐玻璃或其组合。可以例如通过在线级电介质材料层92中形成线沟槽并用至少一种导电材料填充线沟槽，而将互连线结构形成在线级电介质材料层92中。可以例如通过化学机械平坦化，从线级电介质材料层92的顶表面上方移除至少一个导电材料的多余部分。

节点连结金属线(821，822，823，831，832，833)、源极金属线96以及位线98(仅为了清楚起见，仅示出了字线的部分)可以形成在线级电介质材料层92中。节点连结金属线(821，822，823，831，832，833)将电容器结构的相同节点连结，即电短路。节点连结金属线(821，822，823，831，832，833)可以包含将各自的电容器的第一节点连结的第一节点连结金属线(821，822，823)和将各自的电容器的第二节点连结的第二节点连结金属线(831，832，833)。源极金属线96提供到背侧接触通孔结构76和源极区域61的电连接。位线98提供到漏极接触通孔结构88和漏极区域63的电连接。

第二导电层146构成电容器的组的电容器电极(例如，板)。每个电容器板是电容器的组的导电部件。电容器区域40内的电绝缘层32的子组构成电容器的组的节点电介质。组中的每个电容器包括第一节点，第一节点包括各自的垂直相邻对的下层的第二导电层(146U1或146U2)(其为第二导电层146中的一个)和各自的接触通孔结构(8CU1或8CU2)，各自的接触通孔结构(8CU1或8CU2)从下层的第二导电层(146U1或146U2)向上延伸并且穿过倒退阶梯电介质材料部分65。组中的每个电容器还包括第二节点，第二节点包括各自的垂直相邻对的上层的第二导电层(146O1或146O2)(其为第二导电层146中的一个)和各自的接触通孔结构(8CO1或8CO2)，各自的接触通孔结构(8CO1或8CO2)从上层的导电层(146O1或146O2)向上延伸并且穿过倒退阶梯电介质材料部分65。

在一个实施例中，电容器的组内的每个电容器可以包括两对垂直相邻的导电层(146U1，146O1)和(146U2，146O2)，使得电容器的第一节点包含第一垂直相邻对(146U1，146O1)的下层的导电层146U1和第二垂直相邻对(146U2，146O2)的导电层146U2；并且电容器的第二节点包含垂直相邻对(146U1，146O1)的上层的导电层146O1和第二垂直相邻对(146U2，146O2)的另一个导电层146O2。

在交替堆叠体(32，146)的阶梯表面的水平阶梯(即，水平表面部分)具有均匀宽度的情况下，第二导电层146的上垂直相邻对(位于交替堆叠体(32，146)的上半中)和第二导电层146的下垂直相邻对(位于交替堆叠体(32，146)的下半中)可以是匹配的，使得第二电导电层146的上垂直相邻对和第二导电层146的下垂直相邻对中的每组在第二导电层146的相邻对之间具有相同的总重叠面积。如果绝缘体层32具有通体相同的厚度，则每个电容器的电容可以相同。如果电容器区域中的交替堆叠体(32，146)包含总共N个第二导电层146，则包含第二导电层146的上垂直相邻对和第二导电层146的下垂直相邻对的电容器的总数可以是不超过N/4的正整数。

可替代地，可以省略两对垂直相邻的第二导电层146的节点的连结。在这种情况下，每个电容器可以由第二导电层146的单个垂直相邻对构成。

第一示例性结构可以包含包括电容器的组的器件。电容器的组可以包括：包含电绝缘体层32和导电层146并位于基板10上层的交替层的堆叠体(32，146)。每个导电层146位于堆叠体(32，146)内，并且具有至少一个上层的导电层146，至少一个上层的导电层146比任何上层的导电层146侧向地延伸得更远。电容器的组包含位于堆叠体(32，146)的阶梯表面区域之上的电介质材料部分65。电介质材料部分65和堆叠体(32，146)之间的界面包含水平表面和垂直表面的连续组，以提供阶梯表面区域。器件包括位于沟槽内的电介质填充材料部分的组(84，7P)，沟槽垂直地延伸穿过交替层的堆叠体(32，146)，并侧向地接触交替层的堆叠体(32，146)的侧壁。器件包括与交替层的堆叠体(32，146)内的各自的导电层146接触的多个电容器接触通孔结构8C。导电层146构成电容器的组的导电部件，并且电绝缘层32的子组构成电容器的组的节点电介质。仅位于电容器的第一节点和第二节点之间的电绝缘体层32构成节点电介质。组中的每个电容器包括：第一节点，其包含各自的垂直相邻对的下层的导电层146U1(或可替代地146U2)和各自的电容器接触通孔结构8CU1(或可替代地8CU2)，各自的电容器接触通孔结构8CU1从下面的导电层146U1向上延伸并穿过电介质材料部分65；以及第二节点，其包含各自的垂直相邻对的上层的导电层146O1(或可替代地146O2)以及各自的电容器接触通孔结构8CO1(或可替代地8CO2)，各自的电容器接触通孔结构8CO1从上层的导电层146O1向上延伸并穿过电介质材料部分65。

在一个实施例中，沟槽中的每一个(即，侧向分隔沟槽89和可选地其中存在电介质柱结构7P的沟槽，或下面关于图14A-14X描述的沟槽89A、89B)可以完全填充有各自的电介质填充材料部分(84和可选的7P)的电介质材料完全填充。在一个实施例中，交替层的堆叠体(32，146)内的导电层146的所有侧壁表面可以与选自以下的表面接触：电介质填充材料部分的组(84和可选的7P)的侧壁表面和电介质材料部分65的侧壁表面。

在一个实施例中，交替层的堆叠体(32，146)内的导电层146和电介质填充材料部分(84和可选地7P)之间的整个界面可以是连续界面，并且可以是垂直或渐缩的。在一个实施例中，连续界面在其整体通体上可以是实质上垂直的。如本文所使用的，如果表面是垂直的或者表面相对于垂直方向的锥角不超过3度，则表面是实质上垂直的。在一个实施例中，导电层146和电介质填充材料部分的组(84和可选地7P)之间的界面毗邻导电层146和电介质材料部分65之间的界面(位于阶梯表面区域中的阶梯表面的子组内)。在一个实施例中，导电层146与电介质填充材料部分的组(84和可选地7P)之间的界面与导电层146和电介质材料部分65之间的界面的组合包含导电层146的所有侧壁表面。

在一个实施例中，电介质填充材料部分的组(84和可选地7P)可以是材料部分的连续(即，物理地相毗邻)的组并且与电介质材料部分65接触。在一个实施例中，电介质材料部分65可以是倒退阶梯电介质材料部分，其中电介质材料部分65在水平平面处的水平截面积不小于电介质材料部分在更靠近基板10的任何水平平面处的水平截面积。

在一个实施例中，电容器的组内的每个电容器包括两对垂直相邻的导电层(146U1，146O1)和(146U2，146O2)。电容器的第一节点包含第一垂直相邻对(146U1，146O1)的下层的导电层146U1和第二垂直相邻对(146U2，146O2)的导电层(146U2或146O2)。电容器的第二节点包含垂直相邻对(146U1，146O1)的上层的导电层146O1和第二垂直相邻对(146U2，146O2)的另一个导电层(146U2或146O2)。

在一个实施例中，第一垂直相邻对(146U1，146O1)的底层导电层146U1和第二垂直相邻对(146U2，146O2)的导电层(146U2或146O2)通过两个接触通孔结构(例如，8CU1和8CU2)和第一导线结构(例如，833)电短路。第一垂直相邻对(146U1，146O1)的上层的导电层146O1和第二垂直相邻对(146U2，146O2)的另一个导电层通过两个额外接触通孔结构(例如，8CO1和8CO2)和第二导线结构(例如823)电短路。

在一个实施例中，电容器的组至少包括第一电容器和第二电容器。在这种情况下，第一电容器可以包括垂直相邻的导电层的第一上对(例如，146U2和146O2)和垂直相邻的导电层的第一下对(例如，146U1和146O1)。第二电容器可以包括垂直相邻的导电层的第二上对(位于交替堆叠体的上半内，并且在与垂直相邻的导电层的第一上对不同的级处)，以及垂直相邻的导电层的第二下对(位于交替堆叠体的下半内，并且在与垂直相邻的导电层的第一下对不同的级处)。在一个实施例中，垂直相邻的导电层146的第二上对覆于垂直相邻的导电层146的第一上对之上；垂直相邻的导电层146的第一上对覆于垂直相邻的导电层146的第一下对之上；并且垂直相邻的导电层146的第一下对覆于垂直相邻的导电层146的第二下对之上。

在一个实施例中，电容器可以被配置为对每个电容器提供相同的电容。可以通过形成导电层146的垂直相邻对并为部件电容器的对提供并联连接来获得这样的配置。第一部件电容器由节点电介质采用交替堆叠体(32，146)的下半内的绝缘体层32和两个相邻导电层146形成。第二部件电容器由节点电介质采用交替堆叠体(32，146)的上半内的绝缘体层32和两个相邻导电层146形成。两部件电容器并联连接，使得总电容与由两部件电容器的并联形成的电容器的目标电容相同。通过选择并联连结的部件电容器的对，可以形成具有相同总电容的多个电容器。

在一个实施例中，绝缘体层32的厚度可以通体相同，并且(第一电容器的)第一上对内的垂直相邻导电层(146U2，146O2)之间的上重叠面积和(第一电容器的)第一下对内的垂直相邻导电层(146U1，146O2)之间的下重叠面积的总和可以与(第二电容器的)第二上对内的垂直相邻导电层之间的上重叠面积和(第二电容器的)第二下对内的垂直相邻导电层之间的下重叠面积的总和实质上相同。在这种情况下，第一电容器和第二电容器可以具有相同的总电容。在一个实施例中，电容器的组内的每个电容器可以在其中包含的垂直相邻的导电层之间具有实质上相同的总重叠面积。

在一个实施例中，器件还可以包括位于基板10上和存储器件区域100中的单片三维存储器器件。单片三维存储器器件可以包括延伸穿过堆叠体(32，46)的存储器开口49；位于存储器开口49内的存储器膜55；以及位于存储膜55内的半导体沟道(601、602和可选的66)。

在一个实施例中，电容器的组可以是单片三维存储器器件的外围器件的部件；单片三维存储器器件可以是垂直NAND存储器器件；导电层46包括或者电连接到垂直NAND存储器器件的各自的字线；并且基板包括硅基板。在一个实施例中，垂直NAND存储器器件可以包括硅基板之上的单片三维NAND串的阵列；NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上；并且硅基板可以含有集成电路，集成电路包括位于其上的存储器器件的驱动器电路。NAND串的三维阵列可以包括：多个半导体沟道(601、602，可选的66，以及10的部分)，其中多个半导体沟道中的每一个的至少一个端部实质上垂直于硅基板的顶表面；多个电荷储存元件，每个电荷储存元件定位为与多个半导体沟道中的各自的一个相邻；多个控制栅电极，多个控制栅电极具有带形状，带形状实质上平行于硅基板的顶表面。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。

图14A示出了示出了本发明的实施例的器件的示意性俯视图。如图14A所示，电容器区域400位于堆叠体在感测放大器402和其他位线外围器件404(例如驱动器电路的器件，诸如电荷泵电路器件，参考电压和电流电路，和/或电源接通电路等)之间的阶梯表面区域中和方向hd2(即，位线方向)上的存储器器件区域100(也称为单元阵列)中。电容器区域400也称为虚设台阶区域，因为它包含没有字线接触通孔(即，控制栅极互连)的阶梯表面。在与字线阶梯表面区域300(标记为WLHU台阶)的相同的蚀刻步骤期间，同时形成虚设台阶区域，在后续步骤期间将在其中形成字线接触通孔(即，控制栅互连)。换句话说，阶梯表面区域形成在提高的存储器器件区域的多个(例如全部)侧上。对于矩形存储器器件区域100，字线阶梯表面区域300形成在存储器器件区域100的两个相对侧上，使得字线将最终在相对区域300之间在字线方向hdl上延伸。字线和选择栅极切换晶体管在方向hd1上定位为与区域300相邻的行解码器区域302(标记为WL/SG SW)。

存储器器件区域100的剩余两侧包含虚设台阶区域。电容器形成在位于感测放大器区域402附近的虚设台阶电容器区域400中。因此，通过从区域402省略电容器，并且替代地在区域400中形成电容器，可以减小感测放大器区域402的尺寸超过10％(比如约20％)，区域400是现有技术的器件中的未使用的虚设区域。

存储器器件区域100含有存储器堆叠体结构55和支撑柱(例如，电介质柱结构)7P，与图5A所示的相似。然而，在图14A的实施例中，支撑柱7P包括圆柱形柱，取代或附加于图6B中所示的细长电介质柱结构7P。应当理解，为了清楚，仅示出了存储器堆叠体结构55和支撑柱7P中的几个。如果需要，如上描述和示出的电介质支撑柱结构7Q(为了清楚未示出)也可以存在于图14A的实施例的器件中。

器件的外围(例如，基板的外围，例如半导体晶片或切割的芯片的部分)含有虚设台阶轨道406和切口区域501(例如，如果基板被切割为芯片，具有原始切割区域的一半宽度)。虚设台阶轨道406围绕器件并且含有阶梯表面区域，阶梯表面区域是虚设台阶400的阶梯表面区域的镜像。在与器件中的其他阶梯区域300和400相同的图案化(例如蚀刻)步骤期间形成轨道406。

图14B-14D示出了根据第一实施例的替代方案的示例性结构。结构类似于图6A-6B所示的结构，不同之处在于，支撑柱7P包括位于区域100中的圆柱形柱(图14A中所示)。图14B-14D中的结构含有上面描参考图6A所描述的交替堆叠体(32，42)、电介质材料层73以及电介质材料部分65。

图14E-14G示出了工艺中的下一步骤，其中与背侧接触沟槽79的同时，在堆叠体(32，42)中形成侧向分隔沟槽89A、89B，与图7A-7D所示类似(为了完整未在图14E-14G中示出背侧接触沟槽)。如图14E所示，侧向分隔沟槽包含在位线方向hd2上延伸的第一沟槽89A，类似于图7B所示的沟槽89。然而，在本实施例中，侧向分隔沟槽还包含在字线方向hdl上延伸的至少一个第二沟槽89B，类似于图7B所示的柱7P。第二沟槽89B将电容器区域400的端部附近的与存储器器件区域100最接近且与距区域400中的阶梯表面最远的第一沟槽89A的端部连接。

如图14H-14J所示，穿过沟槽89A、89B和背侧接触沟槽79从区域100、300以及400中的交替堆叠体选择性地移除牺牲材料层42的部分，类似于图8A-8C所示。然而，与图8A-8C所示的之前的实施例不同，牺牲材料层42的部分42A保留在电容器区域400的端部附近的最靠近存储器器件区域100且距区域400中的阶梯表面最远的交替堆叠体中。因此，每个背侧凹陷143邻接牺牲材料层42的部分42A。这些部分42A(代替先前实施例中的细长柱7P)将区域400与区域100电绝缘。

如上面关于图9A-9B所描述的，多个第一导电层46(例如，在字线方向hdl上延伸的字线/控制栅极)可以形成在存储器器件区域100和区域300中的多个第一背侧凹陷43中。如图14K-14M所示，可以与层46同时将多个第二导电层146形成在多个第二背侧凹陷143中。可以在沟槽89A、89B、背侧接触沟槽79(如上所描述)的侧壁上和在结构的最顶层之上形成连续导电材料层46L。层46L部分地填充沟槽89A、89B以留下剩余的沟槽89’。

参考图14N-14P，从每个背侧接触沟槽79的侧壁、从每个侧向分隔沟槽89的侧壁并且从电介质材料层73回蚀刻连续导电材料层46L的沉积的导电材料，类似上面参考图10A-10B所描述的。这留下导电层146，其用作由沟槽89A和89B彼此间隔的区域400中的电容器电极。区域400B和区域100中的沟槽89之间的导电层146通过层42的剩余部分42A(例如，硅氮化物或其他绝缘材料层部分)与区域100中的导电层46分隔。

参考图14Q-14S，侧向分隔沟槽89A、89B可以完全填充有电介质材料，以形成沟槽填充电介质材料部分84，而背侧接触沟槽79未完全填充有电介质材料，如上面关于图11A-11B所描述的。绝缘间隔体74可以形成在背侧接触沟槽中并且填充有导电材料，以形成在字线方向hdl上延伸的背侧接触通孔结构76，如图14X所示并如上面关于图11A-11B所描述的。

如上面关于图12A-12D所描述的，垂直地延伸的腔的第一子组可以延伸到与存储器器件区域100相邻的区域300中的第一导电层46的阶梯表面。垂直地延伸的腔的第二子组(后续用电容器接触通孔结构8C填充)可以延伸到电容器区域400中的第二导电层146的阶梯表面。垂直地延伸的腔的另一个子组(后续用漏极接触结构88填充)可以延伸到漏极区域63的顶表面。

参考图14T-14X，至少一种导电材料沉积在垂直地延伸的腔中，以用电容器区域400中形成的电容器接触通孔结构8C、存储器器件区域100中形成的漏极接触通孔结构88以及与存储器器件区域100相邻的阶梯表面区域300中形成的控制栅极接触通孔结构304来填充垂直地延伸的腔中的每一个。

导电层146的通过沟槽填充电介质材料部分84与层46电绝缘并与通孔结构8C接触的部分146A包括电容器电极。区域400中的电绝缘体层32的位于电容器电极146A之间的部分32A包括电容器电介质。

如图14U和14W所示，所得到的电容器410包含由绝缘层32A隔开的相邻的电极板146A和到电极板146A的各自的电接触体(例如，电容器接触通孔结构8C)。

因此，如图14X中所示，在上述第一实施例和替代实施例中，三维存储器器件(例如，诸如NAND器件)包含含有多个非易失性存储器器件(例如，NAND串)的存储器器件区域100、含有有源驱动器电路器件(例如，晶体管)的外围器件区域402/404以及位于外围器件区域402/404和存储器器件区域100之间的第一阶梯表面区域400，并且含有多个无源驱动器电路器件，例如电容器410或电阻器，如下面关于附加实施例将描述的。应当注意，外围器件区域402/404、虚设台阶轨道406和切口区域501还可以含有额外无源器件(例如，电容器或电阻器)，或者它可以不含有无源器件。因此，如果需要，电容器410可以位于虚设台阶轨道406中。类似地，区域400还可以含有额外有源器件(例如，晶体管)，或者它可以不含有有源器件。

如上所述，交替层的堆叠体包含电绝缘体层32和位于基板10之上的导电层(46，146)。第一阶梯表面区域400含有电绝缘体层32的第一部分和导电层146的第一部分，并且第一阶梯区域400位于堆叠体面向外围区域的第一侧上。第二阶梯表面区域300含有位于堆叠体的第二侧(例如在垂直于第一侧的侧处)上的电绝缘体层32的第二部分和导电层46的第二部分。

如上所述，多个半导体沟道60位于堆叠体中的存储器器件区域100中，使得多个半导体沟道中的每一个的至少一个端部实质上垂直于基板10的顶表面延伸。多个电荷储存元件(即，存储器膜50的部分)定位为与多个半导体沟道60中的各自的一个相邻。多个无源器件接触通孔结构(例如，电容器通孔结构8C)实质上垂直于基板10的顶表面7延伸到第一阶梯表面区域400中的导电层146的各自的第一部分。多个控制栅极接触通孔结构304实质上垂直于基板10的顶表面7延伸到第二阶梯表面区域300中的导电层46的各自的第二部分。

外围器件区域含有区域402中的感测放大器。第二阶梯表面区域300包括字线阶梯表面区域300。导电层46的第二部分包括实质上平行于基板的顶表面的多个控制栅电极，并且多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。

在上述实施例中，无源驱动器电路器件包括电容器410，并且导电层146第一部分146A包括多个电容器电极。区域400中的电绝缘层32的第一部分包括位于电容器电极146A之间的电容器电介质。导电层的各自的第一部分146A和第二部分46位于基板上方的相同级处，并且被彼此电绝缘(例如通过材料84和/或可选地通过柱7P)。

如图14Y所示，N/2的电容器410可以由堆叠体中的N个层146形成，其中N是大于1的任何整数。然而，如上面关于图13A-13D所描述的，堆叠体顶部的层146比堆叠体底部的层146更短。这使得电容器的尺寸不相等。

图14Z示出与图13A-13D类似的电容器互连配置，其中最长层146通过互连(例如金属线)833电连接到堆叠体中的第二最短层146，以形成一个电容器电极。堆叠体中的下一个最长层146通过互连(例如，金属线823)电连接到堆叠体中的最短层146，以形成另一个电容器电极。堆叠体中的剩余层146可以以类似的方式连接。这得到电容器410A，其具有彼此连接的不同长度的两个上层的层146，以形成上层的电极，并且具有彼此连接的不同长度的两个下层的层146，以形成的下层的电极，其中堆叠体中所有电容器的平均电极长度大致相同。这导致包含N个层146的堆叠体中的N/4个电容器。

在根据本公开的第二实施例的第二示例性结构中，驱动器电路的无源器件包括柱状电阻器。参考图15A，基板包含具有主表面7的半导体材料层10。掺杂半导体阱110可以形成在器件区域中，其在本文中称为电阻器区域500。电阻器区域500可以位于存储器器件区域100的部分中，如图37所示。可以提供存储器器件区域100以及电容器区域400，以用于第一实施例中所示的器件的形成。半导体材料层10可以具有第一导电型的掺杂(其可以是p型或n型)，并且掺杂半导体阱110可以具有与第一导电型相反的第二导电型的掺杂。在一个实施例中，掺杂半导体阱110中的电掺杂剂(其可以是p型掺杂剂或n型掺杂剂)的浓度可以在1.0×10¹⁷/cm³到2.0×10²¹/cm³的范围内，尽管也可以应用更高或者更低的掺杂浓度。在一个实施例中，掺杂半导体阱110可以包含导电(例如，简并掺杂的半导体或金属)材料，而不是半导体材料，即具有大于1.0×10⁵S/cm的电导率的材料。掺杂半导体阱110是侧向地延伸的半导体或导电结构，并且可以由具有掺杂第二导电型(例如，n型阱)并且位于基板10(例如，p型基板或基板阱)中的至少一个单晶半导体材料部分构成。可选地，可以形成掺杂接触区域112，其具有与掺杂半导体阱110相同的导电型(例如，n型)的掺杂，并且具有比掺杂半导体阱110更高的掺杂剂浓度(例如，N+阱)。可选地，可以在掺杂半导体阱110的外围处形成包含至少一种电介质材料的浅沟槽隔离结构120，用于器件隔离。

参考图15B，执行图1中的工艺步骤，以形成包含第一材料层32和第二材料层42的交替层的堆叠体(32，42)。

参考图16，存储器开口49形成在存储器器件区域100中，并且至少一个电阻器开口249可以形成在电阻器区域500中。可以应用与用来形成第一实施例的存储器开口的相同的工艺步骤，同时地形成存储器开口49和至少一个电阻器开口249。每个电阻器开口249的尺寸可以与存储器开口49的尺寸相同或不同。如果形成多个电阻器开口249，则电阻器开口249可以具有相同的尺寸，或者可以具有不同的尺寸。可以根据要后续形成的电阻器的目标电阻来调节电阻器开口249的尺寸。在一个实施例中，要形成在电阻器开口249中的电阻器的电阻通常与电阻器开口249的直径(或者侧向尺寸，如果应用非圆形截面形状)成反比。每个电阻器开口249的底部可以延伸到掺杂半导体阱110的顶表面。

每个电阻器开口249是垂直地延伸的腔，其从包含交替堆叠体(32，42)的顶表面的第一水平平面延伸到半导体阱110和掺杂接触区112的组合的侧向地延伸的半导体或导电结构。侧向地延伸的半导体或导电结构(即，掺杂半导体阱110)的顶表面的物理地暴露部分存在于位于下方的第二水平平面内，并且由交替堆叠体(32，42)内的多个层从交替堆叠体(32，42)的顶表面垂直地间隔开。第二水平平面是包含每个电阻器开口249的底表面的平面，其是掺杂半导体阱110的凹陷的或非凹陷的顶表面。

参考图17，可以执行第一实施例的图2的工艺步骤，以同时形成存储器堆叠体结构55和至少一个柱结构155。存储器堆叠体结构55形成在存储器器件区域100中的存储器开口49中，并且柱结构155形成在电阻器区域500中的每个电阻器开口249中。每个柱结构155可以具有与存储器堆叠体结构55相同的部件的组，并且它们在相同的形成(例如沉积)步骤期间形成。柱结构155内的每个部件可以具有与存储器堆叠体结构155内的相应的部件(具有相同附图标记)相同的成分。柱结构155内的每个部件可以具有与存储器堆叠体结构155内的相应的部件相同的高度。除了外延沟道部分66和电介质芯62之外，柱结构155内的每个部件可以具有与存储器堆叠体结构155内的相应的部件相同的侧向尺寸(诸如侧向厚度)。如果柱结构155的水平截面形状与距基板(10，110，112，12)的顶表面相同垂直距离处取得的存储器堆叠体结构55的水平截面形状不同，则柱结构155内的外延沟道部分66和电介质芯62可以具有与存储器堆叠体结构55的相应的尺寸不同的尺寸。如果柱结构155的水平截面形状与距基板(10，110，112，12)的顶表面相同的垂直距离处取得的存储器堆叠体结构55的水平截面形状相同，则柱结构155内的外延沟道部分66和电介质芯62可以具有与存储器堆叠体结构55内的外延沟道部分66和电介质芯62相同的尺寸。

柱结构155形成于每个电阻器开口249内。半导体沟道(601，602)形成在每个可选的外延沟道部分66上，其是单晶半导体材料部分并且是本征的或具有第一导电型的掺杂。电阻器开口249中的单晶半导体材料部分(如实施为电阻器开口249中的外延沟道部分66)与存储器开口49中的外延沟道部分66的形成同时形成。第一导电型是半导体材料层10的导电型，并且与掺杂半导体阱110(其具有第二导电型的掺杂)的导电型相反。存储器堆叠体结构55和至少一个柱结构155中的存储器膜50可以是如上所述的电介质材料层的堆叠体，即，阻挡电介质层、存储器材料层以及隧道电介质层的堆叠体。

可以通过本征半导体材料或第一导电型的半导体材料的沉积来形成存储器开口49和至少一个电阻器开口249中的每个半导体沟道(610，602)。半导体沟道(601，602)可以包含多晶半导体材料或非晶半导体材料。每个电阻器开口249中的垂直地延伸的半导体材料部分(如实施为电阻器开口249中的半导体沟道(601，602))与存储器开口49中的半导体沟道(601，602)的形成同时形成。

至少一个电阻器开口249中形成的每个漏极区域63是掺杂半导体材料部分，并且用第二导电型的掺杂形成。可以同时形成存储器堆叠体结构55的漏极区域63和柱结构155的每个漏极区域63。

参考图18，光致抗蚀剂层67被施加在第二示例性结构之上，并且被光刻图案化，以在电阻器区域500中形成开口。具体而言，通过图案化光致抗蚀剂层67，在包含至少一个柱结构155的区域中形成光致抗蚀剂层67中的开口。在一个实施例中，可以选择光致抗蚀剂层67的厚度，使得要后续植入到至少一个柱结构155中的电掺杂剂可以被植入到至少一个柱结构155的最底部分，而电掺杂剂不被植入到存储器器件区域100中的存储器堆叠体结构55的任何部分中。在一个实施例中，光致抗蚀剂层67的厚度可以大于交替堆叠体(32，42)的厚度。

第二导电型(例如，n型)的电掺杂剂可以被植入到每个柱结构155中的垂直地延伸的半导体材料部分(实施为半导体沟道(601，602))中，而通过图案化的光致抗蚀剂层67的存在来阻止第二导电型的电掺杂剂被植入到存储器堆叠体结构55的半导体沟道(601，602)中。柱结构155中的所有半导体材料部分可以掺杂有植入的第二导电型的掺杂剂。选择第二导电型的植入掺杂剂的剂量，使得在柱结构155中所有半导体材料部分被掺杂。

第二导电型的电掺杂剂的植入将至少一个柱结构155中的每个外延半导体沟道66(其是本征的或具有如所形成的第一导电型的掺杂)转化为具有第二导电型的掺杂的外延掺杂半导体部分166。此外，第二导电型的电掺杂剂的植入将至少一个电阻器开口249中的每个半导体沟道(601，601)转化为垂直地延伸的掺杂半导体部分，其在本文中称为第一掺杂半导体部分160。每个外延掺杂半导体部分166和每个第一掺杂半导体部分160是掺杂半导体材料部分，并且通过第二导电型的电掺杂剂的离子植入形成，使得其中第二导电型的掺杂剂的原子浓度在1.0×10¹⁷/cm³到1.0×10²⁰/cm³的范围内。在一个实施例中，每个柱结构155内的所有半导体材料可以具有相同导电型的掺杂，其是第二导电型。

外延掺杂半导体部分166位于每个垂直地延伸的腔(即，电阻器开口249)的底部处，并且包括与存储器堆叠体结构55的外延沟道部分66相同的半导体材料。在一个实施例中，每个第一掺杂半导体部分160可以包括掺杂多晶半导体材料部分，其直接形成在各自的电阻器开口249内的至少一个电绝缘材料(即存储器膜50的电介质材料)的内表面上。至少一个柱结构155内的每个漏极区域63在本文中称为第二掺杂半导体部分163。

参考图19，可以例如通过灰化移除图案化的光致抗蚀剂层67。可以使用与第一实施例相同的方法(如图2所示)形成电介质盖层71。

参考图20，可以执行图3、4、5A和5B、6A和6B以及7A-7C的工艺步骤。与背侧接触沟槽79的形成同时并且可选地与侧向分隔沟槽89的形成同时(参见图7B和7C)，电阻器接触沟槽279可以形成在覆于掺杂接触区域112之上的区域中。如果不形成第一实施例的电容器结构，则可以省略侧向分隔沟槽89。

可以后续执行图8A-8C、9A和9B以及10A和10B的工艺步骤，以形成存储器器件区域100中的第一导电层46、电容器区域400中的第二导电层146以及电阻器区域500中的第三导电层246。图8A-8C的工艺步骤期间，可以通过穿过背侧接触沟槽279引入蚀刻剂来移除电阻器区域500中的牺牲材料层42的部分，以在其中从电阻器区域500中移除牺牲材料层42的每个空间内形成第三背侧凹陷。通过与第一和第二导电层(46，146)相同的材料的沉积，在相同工艺步骤中在第三背侧凹陷中形成第三导电层246。在图10A和10B的工艺步骤期间，连续导电材料层46L可以沉积在电阻器接触沟槽279的侧壁上，并被后续从电阻器接触沟槽279的侧壁移除。

参考图21，可以执行图11A和11B的工艺步骤，以在背侧接触沟槽79中的绝缘间隔体74的形成同时，在每个电阻器接触沟槽279中形成绝缘间隔体274。电阻器区域500中的绝缘间隔体274可以具有与存储器器件区域100中的绝缘间隔体74相同的成分和相同的侧向厚度。基板接触通孔结构276可以形成于延伸穿过电阻器区域500中的绝缘间隔体274的腔中。电阻器区域500中的基板接触通孔结构276可以在形成存储器器件区域100的背侧接触通孔结构76的同时形成。基板接触通孔结构276是接触通孔结构，其接触侧向地延伸的半导体或导电结构(其是掺杂半导体阱110和掺杂接触区域112的组合)的顶表面。在一个实施例中，背侧接触通孔结构76和基板接触通孔结构276可以通过沉积金属材料形成。

参考图22，可以后续执行图12A-12D的工艺步骤，以形成各种接触通孔结构(8C，88)，其可以包含电容器接触通孔结构8C、控制栅极接触通孔结构304以及漏极接触通孔结构88。可以在形成诸如漏极接触通孔结构88的其他通孔接触结构的同时，在每个柱结构155的顶表面上形成柱接触通孔结构850。在一个实施例中，可以形成与柱结构155的数量一样多的柱接触通孔结构850。柱结构850可以在与漏极接触通孔结构88相同的工艺步骤中形成，并且可以具有与漏极接触通孔结构88相同的成分。可选地，柱接触通孔结构850、电容器接触通孔结构8C、控制栅极接触通孔结构304以及漏极接触通孔结构88可以使用相同工艺步骤的组来形成，并且可以包括相同导电材料的组。

后续地，可以执行图13A-13E的工艺步骤，以形成线级电介质材料层92和其中的各种互连线结构。线级电介质材料层92中形成的互连线结构可以包含例如图13A-13E所示的节点连结金属线(821，822，823，831，832，833)、源极金属线96以及位线98，并且额外地包含接触柱接触结构850的第一电阻器节点金属线851和接触基板接触通孔结构276的第二电阻器节点金属线852。

第二示例性结构可以包括半导体器件。半导体器件可以包括位于基板(10，110，112，120)之上的第一材料层32和第二材料层246的交替堆叠体(32，246)。半导体器件还可以包括至少一个柱结构155，其从包含交替堆叠(32，246)的顶表面的第一水平平面延伸到位于之下的第二水平平面，并且由交替堆叠体(32，246)内的多个层(比如第一材料层32和第二材料层246)与交替堆叠体(32，246)的顶表面垂直间隔开。半导体器件还包括侧向地延伸的半导体或导电结构(110，112)，其与至少一个柱结构155的底表面接触；以及接触通孔结构276，其与侧向地延伸的半导体或导电结构(110，112)的顶表面接触，并且与至少一个柱结构155侧向地间隔。至少一个柱结构155中的每一个包括其中的至少一个掺杂半导体材料部分的组(160，166，63)。至少一个柱结构155中的每一个内的所有半导体材料都具有相同导电型的掺杂，其可以是第二导电型。接触通孔结构(实施在基板接触通孔结构276中)可以包括金属通孔结构。

在一个实施例中，至少一个掺杂半导体材料部分(160，166，63)包括与至少一个电绝缘材料的内表面接触的掺杂多晶半导体材料部分160，至少一个电绝缘材料可以是存储器膜50。

半导体器件还可以包含在第一水平平面和包含交替堆叠体(32，46)的底表面的另一水平平面之间延伸的存储器开口，以及存储器堆叠体结构55，其包括位于存储器开口内的存储器膜50，以及位于存储器膜50内的半导体沟道(601，602)。至少一个柱结构155中的每一个包括位于至少一个掺杂半导体材料部分(160，166，63)的各自的组的外侧壁上的至少两个电介质材料层(即，存储器膜50)的堆叠体层。存储器堆叠体结构55中的存储器膜50和柱结构155中的至少两个电介质材料层的层堆叠体50包括相同电介质材料的组。

至少一个掺杂半导体材料部分(160，166，63)的各自的组内的第一掺杂半导体材料部分(如实施为掺杂多晶半导体材料部分160)包括与半导体沟道(601，602)相同的半导体材料，并且还包含第二导电型的电掺杂剂。

在一个实施例中，半导体沟道(601，602)可以是本征的，或者可以具有与至少一个掺杂的半导体材料部分(160，166，63)的组相反导电型的掺杂，半导体材料部分(160，166，63)的组具有第二导电型的掺杂。

在一个实施例中，存储器堆叠体结构55还包括具有第二导电型掺杂的漏极区域63。如实施为漏极区域63的第二掺杂半导体材料部分可以存在于至少一个掺杂半导体材料部分(160，166，63)的每组内。每个柱结构155中的第二掺杂半导体材料部分63可以包括与存储器堆叠体结构55中的漏极区域63相同的半导体材料。

在一个实施例中，存储器堆叠体结构55还包括具有第一导电型的掺杂的外延沟道部分66，并且外延掺杂半导体部分166可以存在于至少一个掺杂半导体材料部分(160，166，63)的每组内。

外延掺杂半导体部分166包括与外延沟道部分66相同的半导体材料，并且还包含第二导电型的电掺杂剂。

在一个实施例中，侧向延伸的半导体或导电结构(110，112)由位于基板中的至少一个单晶半导体材料部分构成。在一个实施例中，侧向延伸的半导体或导电结构(110，112)可以由掺杂半导体阱110和掺杂接触区域112构成，其具有第二导电型的掺杂。

在一个实施例中，第一材料层32可以是电绝缘体层32，并且第二材料层(246，46)可以是导电层。在一个实施例中，第一材料层32包括第一电绝缘材料，第二材料层(246，46)包括第二电绝缘材料，并且存储器堆叠体结构55延伸穿过位于第二材料层(246，46)的每一级处的第一材料层32和导电层46的另一交替堆叠体(32，46)。在一个实施例中，至少一个掺杂半导体材料部分(160，166，163)的组包括原子浓度在1.0×10¹⁷/cm³到1.0×10²⁰/cm³的范围内的第二导电型的电掺杂剂。

在一个实施例中，半导体结构还可以包括第一实施例的垂直NAND存储器器件。

参考图23，可以通过在图22的工艺步骤形成与多个柱结构155接触的柱接触通孔结构850，而从第二示例性结构衍生第二示例性结构的替代实施例。

在根据本公开的第三实施例的第三示例性结构中，原始绝缘层42保持在堆叠体中，并且不被导电层246替代。参考图24，可以通过执行图3、4、5A和5B的工艺步骤，并且通过采用图6A和6B的处理方法形成(一个或多个)电介质柱结构7P和电介质材料层73，而从图19的第二示例性结构衍生此结构。如果需要，在本实施例的器件中也可以存在如上面描述和图示的电介质支撑柱结构7Q(为清楚而未示出)。至少一个柱结构155可以形成在电阻器区域600中，电阻器区域600可以是替代第二实施例的电阻器区域500的区域，或者可以附加于第二实施例的电阻器区域500提供。区域500或600可以位于存储器器件区域100的部分中和/或切口区域501中，如图37所示。

后续地，在不形成电阻器区域600中的电阻器接触沟槽279的情况下，执行图7A-7D、8A-8C、9A和9B、10A和10B以及11A和11B的工艺步骤。如果提供第二实施例的另一电阻器区域500，电阻器接触沟槽279可以形成在这样的电阻器接触区域500中。

在第三实施例中，存储器器件区域100、可选电容器区域400以及可选的额外电阻器区域500中的中的第二材料层42的第一部分被导电层(46，146，246)替代，而电阻器区域600中的第二材料层42的第二部分保持完好。在这种情况下，第二材料层42包括电介质材料，并且在包含充有柱结构155的至少一个垂直地延伸的腔的区域(即，电阻器区域600)内不被移除。

参考图25，至少一个柱接触通孔结构850、漏极接触通孔结构88以及电容器接触通孔结构8C可以在与图22的相同工艺步骤中形成。

参考图26，可以例如通过施加光致抗蚀剂层，光致抗蚀剂层的光刻图案化，并且通过各向异性蚀刻穿过交替堆叠体(32，42)将光致抗蚀剂层中的图案转印，来穿过第一材料层32和第二材料层42的交替堆叠体在掺杂接触区域112上形成电阻器接触沟槽279。在这种情况下，可以在用导电材料代替存储器器件区域100和电容器区域400中的第二材料层42的部分的背侧接触沟槽79的形成之后，形成电阻器接触沟槽279。在一个实施例中，第一材料层32可以包含第一绝缘材料(诸如硅氧化物)，并且第二材料层42可以包含第二绝缘材料(例如硅氮化物)。

参考图27，可以通过用至少一种导电材料填充电阻器接触沟槽279来形成基板接触通孔结构276。绝缘间隔体不必在电阻器接触沟槽279中。因此，基板接触通孔结构276可以接触电阻器区域600中的第一材料层32和第二材料层42的侧壁。至少一个柱接触通孔结构850可以是第一电阻器节点通孔结构，并且基板接触通孔结构276可以是第二电阻器节点通孔结构。

在根据本公开的第四实施例的第四示例性结构中，电阻器形成在阶梯区域700中的一个或多个中，其可以位于(一个或多个)字线阶梯表面区域300、(一个或多个)虚设台阶区域400和/或在虚设台阶轨道406中，如图37所示。参考图28，可以通过形成可选的电介质柱结构7P和电介质支撑柱结构7Q以及电介质材料层73，而从图6A和6B中的第一示例性结构或图19的第二示例性结构衍生此结构。第一实施例中的电容器区域400可以存在或者可以不存在于第四示例性结构中。第二实施例中的电阻器区域500可以存在或者可以不存在于第四示例性结构中。第三实施例中的电阻器区域600可以存在或者可以不存在于第四示例性结构中。电阻器区域700被提供为与存储器器件区域100(例如，在阶梯区域300、400和/或406中)相邻。可以以与第一实施例的电介质柱结构7P相同或相似的图案，将可选的电介质柱结构7P形成在存储器器件区域100和电阻器区域700之间的边界处或其附近。

参考图29A-29D，执行图7A-7D的工艺步骤，以形成存储器器件区域100中的背侧接触沟槽79以及电阻器区域700中的可选侧向分隔沟槽89。

参考图30A和30B，执行图8A-8C的工艺步骤和图9A和9B的工艺步骤，以形成为电绝缘层32的第一材料层32和为导电层346的第二材料层的交替堆叠体(32，346)，电绝缘层346在本文中被称为第四导电层346。

参考图31A和31B，执行图10A和10B的工艺步骤，以从背侧接触沟槽79的内侧移除任何剩余的金属材料。

参考图32A和32B，执行图11A和11B的工艺步骤，以形成绝缘间隔体74和背侧接触通孔结构76。

参考图33A-33D，用形成接触通孔结构的不同的光刻图案来执行图12A-12D的工艺步骤，接触通孔结构在本文中被称为电阻器接触通孔结构8R。光致抗蚀剂层被施加在电介质层73上，并且被光刻图案化，以形成覆于第四导电层346的阶梯水平表面之上的开口。第一组垂直地延伸的通孔腔形成为穿过可选电介质材料层73和倒退阶梯电介质材料层65。可以选择光致抗蚀剂层中形成的光刻图案，使得第四导电层346的每个水平阶梯表面物理地暴露在电阻器区域700中的第一组垂直地延伸的通孔腔的底部。光致抗蚀剂层可以通过例如灰化移除。可以以与第一实施例的图12-12D的工艺步骤相同的方式来填充第一组垂直地延伸的通孔腔，以形成电阻器接触通孔结构8R。每个第四导电层346是侧向地延伸的半导体或导电结构，其接触各自的电阻器接触通孔结构8R。

参考图34A-34D，另一光致抗蚀剂层被施加在电介质材料层73上，并且被光刻图案化，以形成覆于第四导电层346的阶梯水平表面之上并且不与电阻器接触通孔结构8R重叠的开口。第二组垂直地延伸的通孔腔7C形成为穿过可选电介质材料层73和倒退阶梯电介质材料层65。可以选择形成在光致抗蚀剂层中的光刻图案，使得第四导电层346的每个水平阶梯表面物理地暴露在电阻器区域700中的第二组垂直地延伸的通孔腔的底部，而不蚀刻或者物理地暴露电阻器接触通孔结构8R的任何表面。光致抗蚀剂层可以通过例如灰化移除。

参考图35A-35D，第二组垂直地延伸的通孔腔7C可以被能够提供目标电阻率水平的适当材料填充。在一个实施例中，第二组垂直地延伸的通孔腔7C可以被掺杂半导体材料填充。可以通过采用原位掺杂的半导体材料的沉积，或可以沉积为本征半导体材料或掺杂半导体材料并应用植入掩膜层(诸如光致抗蚀剂层)而以电掺杂剂植入，来将掺杂半导体材料沉积在第二组垂直地延伸的通孔腔中。电介质材料层73的顶表面上方的掺杂半导体材料的多余部分可以通过例如化学机械平坦化移除。

第二垂直地延伸的通孔腔中的掺杂半导体材料的每个剩余部分构成柱结构7R。每个柱结构7R可以包含具有预先选择的掺杂剂水平的掺杂半导体材料。在一个实施例中，柱结构7R可以具有相同的水平截面积，并且每个柱结构7R的电阻可以与柱结构346的高度成反比。每个导电层346是侧向地延伸的半导体或导电结构，其接触各自的电阻器接触通孔结构8R和各自的柱结构7R。在一个实施例中，柱结构7R中的每一个可以由各自的掺杂半导体材料部分构成，各自的掺杂半导体材料部分沉积在形成在侧向地延伸的半导体或导电结构上的各自的垂直地延伸的腔内(其实施为第四导电层346)。

在一个实施例中，柱结构7R形成在第二组垂直地延伸的腔中的每个垂直地延伸的腔内，并且每个柱结构7P可以包括掺杂半导体材料部分。每个柱结构7R内的所有半导体材料可以具有相同导电型的掺杂，其可以是第一导电型或第二导电型。

参考图36A-36D和图37，可以以与第一实施例中相同的方式将包含电介质材料的线级电介质材料层92形成在电介质材料层73的顶表面之上。可以例如通过在线级电介质材料层92中形成线沟道并且用至少一种导电材料填充线沟道，来将互连线结构形成在线级电介质材料层92中。可以例如通过化学机械平坦化，从线级电介质材料层92的顶表面上方移除至少一个导电材料的多余部分。

第一电极金属线841、第二电极金属线84、源极金属线96和位线98以及可选地第一、第二、第三实施例的额外金属线结构可以形成在线级电介质材料层92中。每个第一电极金属线841可以接触柱结构7R的顶表面，并且每个第二电极金属线842可以接触电阻器接触通孔结构8R的顶表面。节点连结金属线(821，822，823，831，832，833)可以包含将各自的电容器的第一节点连结的第一节点连结金属线(821，822，823)和将各自的电容器的第二节点连结的第二节点连结金属线(831，832，833)。源极金属线98提供到背侧接触通孔结构76和源极区域61的电连接。位线98提供到漏极接触通孔结构88和漏极区域63的电连接。

虽然本公开描述为应用其中每个第四导电层346形成单个柱结构7R的实施例，但是在本文中设想了其中在一个或多个级处每个第四示例性导电结构346形成多个柱结构7R的实施例。

柱结构7R的每个物理地毗邻的组、如实施为第四导电层346的部分的侧向地延伸的半导体或导电结构以及接触通孔结构8R共同地构成电阻器结构(7R，346，8R)。多个电阻器结构可以同时形成。

第四示例结构包括半导体器件，其包括位于基板(10，61)之上的第一材料层32和第二材料层346的交替堆叠体(32，346)，至少一个柱结构7P，至少一个柱结构7P从包含交替堆叠体(32，346)顶表面的第一水平平面延伸到位于下方的第二水平平面，并且由交替堆叠体(32，346)内的多个层与交替堆叠体的顶表面垂直地间隔。对于柱结构7P，第二水平平面可以是包含第四导电层346的与柱结构7R接触的顶表面的平面。将第一水平平面与第二水平平面分隔的多个层可以是位于第一水平平面和第二水平平面之间的第一和第二材料层的组(32，346)。第一水平平面对于所有柱结构7P是共同的，并且第二水平平面取决于柱结构7R的最底部的位置。

如由第四导电层346所实施的侧向地延伸的半导体或导电结构接触至少一个柱结构7P的底表面。接触通孔结构8R接触如由第四导电层346所实施的侧向地延伸的半导体或导电结构的顶表面，并且与至少一个柱结构7P侧向地间隔。至少一个柱结构7P中的每一个包括其中的至少一个掺杂半导体材料部分的组(其可以是单掺杂的半导体材料部分)。至少一个柱结构中的每一个内的所有半导体材料具有相同导电型的掺杂，其可以是第一导电型或第二导电型。

可以提供多个电阻器结构。每个电阻器结构包括至少一个柱结构7R，其从第一水平平面延伸到位于不同级处的各自的导电层346。第四导电层346可以接触每个柱结构7R的底表面。电阻器接触通孔结构8R可以接触每个第四导电层346的顶表面。在一个实施例中，每个电阻器接触通孔结构8R可以包括金属通孔结构。

每个柱结构7R的掺杂半导体材料部分可以包括接触至少一个电绝缘材料的内表面的掺杂多晶半导体材料部分，其可以是倒退阶梯电介质材料部分的绝缘材料。在一个实施例中，第一材料层32包括电绝缘层，第二材料层346包括导电层，侧向地延伸的半导体或导电结构346包括导电层中的一个。在一个实施例中，至少一个柱结构7P中的每一个可以由各自的掺杂半导体材料部分构成。

绝缘体层32和第四导电层346的交替堆叠体(32，346)可以包括阶梯表面区域，其中具有至少一个上层的第四导电层346的每个第四导电层346比任何上层的第四导电层346侧向地延伸地更远。交替堆叠体(32，346)的不位于交替堆叠体(32、346)内的任何其他层下方(并且其接触倒退阶梯电介质材料部分65、柱结构7R和/或电阻器接触通孔结构8R中的任一个)的水平表面毗邻第一和第二材料层的垂直表面。倒退阶梯电介质材料部分65覆于阶梯表面区域之上。至少一个柱结构7R、如第四导电层346的部分中实施的侧向地延伸的半导体或导电结构以及电阻器接触通孔结构8R的组共同地构成电阻器结构。

第一、第二、第三以及第四示例性结构可以单独形成，或者与第一、第二、第三以及第四示例性结构中的任意其他组合形成。本公开的示例性结构可以提供与包含第一材料层和第二材料层的交替堆叠体的三维器件集成的无源部件(诸如电阻器和电容器)，三维器件可以是诸如垂直NAND器件的三维存储器器件。本公开的一些实施例提供应用材料层的交替堆叠体上形成的阶梯表面的电容器结构和/或电阻器结构。因此，可以应用形成用于垂直存储器器件的控制栅电极的接触通孔结构的工艺步骤，以形成用于本公开的示例性器件的阶梯表面区域。在一些其他实施例中，可以应用与用来形成存储器堆叠结构的工艺步骤相同的工艺步骤，并通过添加掩模离子植入以在其中掺杂半导体材料的工艺步骤，来构成电阻器结构的电阻性部分的柱结构。因此，能够以对制造三维存储器器件的已知工艺步骤的最小添加和/或修改来形成本公开的无源器件，从而降低了无源器件的生产成本。此外，可以通过应用能够形成在绝缘层和导电层的交替堆叠体上的阶梯表面，而在存储器堆叠结构附近形成本公开的无源器件。因此，能够以最少的电引线来将无源器件集成到存储器器件的外围电路中。

虽然上文涉及特定的优选实施方案，但是应当理解，本公开不限于此。本领域普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这些修改意图在本公开的范围内。本文引用的所有出版物、专利申请和专利通过引用其整体并入本文。

Claims (54)

1.一种三维存储器器件，包括：

存储器器件区域，所述存储器器件区域含有多个非易失性存储器器件；

外围器件区域，所述外围器件区域含有有源驱动器电路器件；

第一阶梯表面区域，所述第一阶梯表面区域在所述外围器件区域和所述存储器器件区域之间，所述第一阶梯表面区域含有多个无源驱动器电路器件；

交替层的堆叠体，所述交替层包含位于基板上的电绝缘层和导电层，其中所述第一阶梯表面区域含有所述电绝缘层的第一部分和所述导电层的第一部分，并且所述第一阶梯表面区域位于所述堆叠体的第一侧上；

第二阶梯表面区域，所述第二阶梯表面区域含有位于所述堆叠体的第二侧上的所述电绝缘层的第二部分和所述导电层的第二部分；

多个半导体沟道，所述多个半导体沟道位于所述堆叠体中的所述存储器器件区域中，其中所述多个半导体沟道中的每一个的至少一个端部垂直于所述基板的顶表面延伸；

多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的相应的一个半导体沟道相邻；

多个无源器件接触通孔结构，所述多个无源器件接触通孔结构垂直于所述基板的顶表面延伸到所述第一阶梯表面区域中的所述导电层的所述各自的第一部分；

多个控制栅极接触通孔结构，所述多个控制栅极接触通孔结构垂直于所述基板的顶表面延伸到所述第二阶梯表面区域中的所述导电层的各自的第二部分；

其中，所述外围器件区域含有感测放大器；

所述第二阶梯表面区域包括字线阶梯表面区域；

所述导电层的第二部分包括平行于所述基板的顶表面延伸的多个控制栅电极，并且所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极；并且

所述存储器器件区域和所述多个无源驱动器电路器件由支撑柱沟槽彼此侧向地间隔并彼此电隔离，所述支撑柱沟槽垂直地延伸穿过整个所述交替层的堆叠体，并且沿着与所述第一阶梯表面区域内的阶梯表面和位于所述支撑柱沟槽内的包含第一电介质填充材料的电介质柱结构相同的侧向方向侧向地延伸。

2.如权利要求1所述的三维存储器器件，其中：

所述多个无源驱动器电路器件包括多个电容器；

所述导电层的第一部分包括多个电容器电极；

所述电绝缘层的第一部分包括位于所述电容器电极之间的电容器电介质；并且

所述导电层中的每一个的各自的第一部分和第二部分位于所述基板上方的相同级处，并且彼此电绝缘。

3.如权利要求1所述的三维存储器器件，其中所述多个无源驱动器电路器件包括多个电阻器。

4.一种包括电容器的组的器件，所述器件包括：

交替层的堆叠体，所述交替层包括位于基板之上的电绝缘层和导电层，其中每个下层的导电层位于所述堆叠体内，并且具有至少一个上层的导电层，所述上层的导电层比所述下层的导电层侧向地延伸得更远，以形成堆叠体层的侧面上的阶梯表面区域；

电介质材料部分，所述电介质材料部分位于所述堆叠体的所述阶梯表面区域上，其中在所述电介质材料部分和所述堆叠体之间的界面包含水平表面组和垂直表面的连续的组，以提供所述阶梯表面区域；

电介质填充材料部分的组，所述电介质填充材料部分的组位于沟槽内，所述沟槽垂直地延伸穿过所述交替层的堆叠体，并且侧向地接触所述阶梯表面区域中的所述交替层的堆叠体的侧壁；以及

多个接触通孔结构，所述多个接触通孔结构与所述交替层的堆叠体内的各自的导电层接触，

其中所述导电层构成电容器的组的导电部件，并且所述电绝缘层的子组构成所述电容器的组的节点电介质，其中所述电容器的组中的每个电容器包括：

第一节点，所述第一节点包含各自的垂直相邻对的下层的导电层和从所述下层的导电层向上延伸并穿过所述电介质材料部分的各自的接触通孔结构；以及

第二节点，所述第二节点含有各自的垂直相邻对的上层的导电层和从上层的导电层向上延伸并穿过所述电介质材料部分的各自的接触通孔结构；

其中，所述导电层和所述电介质填充材料部分的组之间的界面毗邻所述导电层和所述电介质材料部分之间的界面；

所述导电层和所述电介质填充材料部分的组之间的界面与所述导电层和所述电介质材料部分之间的界面的组合包含所述导电层的全部侧壁表面；

所述电介质填充材料部分的组是材料部分的连续组，并且接触所述电介质材料部分；并且

所述电介质材料部分是倒退阶梯电介质材料部分，所述倒退阶梯电介质材料部分中所述电介质材料部分在水平平面处的水平截面积不小于所述电介质材料部分在更靠近基板的任何水平平面处的水平截面积。

5.如权利要求4所述的包括电容器的组的器件，其中：

所述沟槽中的每一个完全填充有各自的电介质填充材料部分的电介质材料；

所述交替层的堆叠体内的所述导电层的所有侧壁表面与选自所述电介质填充材料部分的组的侧壁表面和所述电介质材料部分的侧壁表面的表面接触；

所述交替层的堆叠体内的导电层和所述电介质填充材料部分的组之间的整个界面是连续界面；并且

所述连续界面贯穿其整体是垂直的。

6.如权利要求4所述的包括电容器的组的器件，其中：

所述电容器的组内的每个电容器包括两对垂直相邻导电层；

所述电容器的所述第一节点包含第一垂直相邻对的下层的导电层和第二垂直相邻对的导电层；并且

所述电容器的所述第二节点包含所述第一垂直相邻对的上层的导电层和所述第二垂直相邻对的另一导电层。

7.如权利要求6所述的包括电容器的组的器件，其中：

所述第一垂直相邻对的所述下层的导电层和所述第二垂直相邻对的导电层通过两个接触通孔结构和第一导线结构电短路；并且

所述第一垂直相邻对的上层的导电层和所述第二垂直相邻对的所述另一导电层通过两个额外接触通孔结构和第二导线结构电短路。

8.如权利要求6所述的包括电容器的组的器件，其中：

所述电容器的组至少包括第一电容器和第二电容器；

所述第一电容器包括垂直相邻导电层的第一上对和垂直相邻导电层的第一下对；

所述第二电容器包括垂直相邻导电层的第二上对和垂直相邻导电层的第二下对；

所述垂直相邻导电层的第二上对覆于所述垂直相邻导电层的第一上对之上；

所述垂直相邻导电层的第一上对覆于所述垂直相邻导电层的第一下对之上；并且

所述垂直相邻导电层的第一下对覆于所述垂直相邻导电层的第二下对之上。

9.如权利要求8所述的包括电容器的组的器件，其中所述第一上对内的所述垂直相邻导电层之间的上重叠面积和所述第一下对内的所述垂直相邻导电层之间的上重叠面积的总和与所述第二上对内的所述垂直相邻导电层之间的上重叠面积和所述第二下对内的所述垂直相邻导电层之间的上重叠面积的总和相同。

10.如权利要求8所述的包括电容器的组的器件，其中：

所述电容器的组内的每个电容器在其中含有的垂直相邻的导电层之间具有相同的总重叠面积；并且

所述电容器的组位于以下区域中至少一个中：切口区域、外围器件区域和存储器器件区域之间的第一阶梯表面区域、以及第二阶梯表面区域，所述第二阶梯表面区域包括在所述切口区域和所述外围器件区域之间的阶梯轨迹。

11.如权利要求4所述的包括电容器的组的器件，还包括位于所述基板之上的单片三维存储器器件，所述单片三维存储器器件包括：

所述导电层的额外控制栅极部分，所述额外控制栅极部分位于所述堆叠体的所述导电层的相同级处；

存储器开口，所述存储器开口延伸穿过所述堆叠体；

存储器膜，所述存储器膜位于所述存储器开口内；以及

半导体沟道，所述半导体沟道位于所述存储器膜内。

12.如权利要求11所述的包括电容器的组的器件，其中：

所述电容器的组是所述单片三维存储器器件的外围器件的部件；

所述单片三维存储器器件是垂直NAND存储器器件；

所述导电层的所述额外控制栅极部分包括或电连接到所述垂直NAND存储器器件的各自的字线；

所述基板包括硅基板；

所述垂直NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；

所述NAND串的三维阵列的第一器件级中至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；

所述硅基板含有集成电路，所述集成电路包括位于其上的存储器器件的驱动器电路；并且

所述NAND串的三维阵列包括：

多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部垂直于所述硅基板的顶表面延伸；

多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的各自的一个相邻；以及

所述多个控制栅电极，所述多个控制栅电极具有带形状，所述带形状平行于所述硅基板的顶表面延伸，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。

13.一种形成存储器器件的方法，包括：

在存储器器件区域中形成多个存储器器件；

在所述存储器器件区域的外侧形成多个无源器件；

在一个沉积步骤中形成导电层，使得所述导电层的第一部分包括所述无源器件中的至少一个的部分，并且所述导电层的第二部分形成至少一个存储器器件的部分；以及

在存储器器件区域形成所述多个存储器器件包括形成位于基板之上的单片三维存储器器件；并且

所述单片三维存储器器件包括：

存储器开口，所述存储器开口延伸穿过堆叠体；

存储器膜，所述存储器膜形成在所述存储器开口内；

半导体沟道，所述半导体沟道形成在所述存储器膜内。

14.如权利要求13所述的方法，还包括：

形成堆叠体，所述堆叠体包括基板之上的交替的多个电绝缘层和第二材料层；

形成沟槽，所述沟槽延伸穿过所述交替的多个电绝缘层和第二材料层的堆叠体，其中所述交替的多个电绝缘层和第二材料层的堆叠体的图案化部分的侧壁被物理地暴露；

形成图案化堆叠体，所述图案化堆叠体包括交替的多个所述电绝缘层和导电层，其中在所述第二材料层中的每级处形成所述图案化堆叠体中的所述导电层，并且所述图案化堆叠体被沟槽内形成的电介质填充材料部分的组侧向地接触；以及

在所述导电层上形成多个接触通孔结构，

其中：

位于外围器件区域和存储器器件区域之间的第一阶梯表面区域中的所述导电层的部分构成无源器件的至少部分；并且

形成所述导电层包括形成所述导电层中的至少一个或所述多个接触通孔结构中的至少一个。

15.如权利要求14所述的方法，其中：

所述无源器件包括电容器；

位于所述第一阶梯表面区域中的所述电绝缘层的子组构成所述电容器的组的节点电介质；并且

所述电容器的组中的每个电容器包括：

第一节点，所述第一节点包含各自的垂直相邻对的下层的导电层和从下层的导电层向上延伸并穿过电介质材料部分的各自的接触通孔结构；以及

第二节点，所述第二节点包含各自的垂直相邻对的上层的导电层和从上层的导电层向上延伸并穿过所述电介质材料部分的各自的接触通孔结构。

16.如权利要求15所述的方法，还包括：用导电材料部分替代所述第二材料层；

其中：

所述图案化堆叠体中的所述导电层包括所述导电材料部分的剩余部分；

在用所述导电材料部分替代第二材料层之后，在所述沟槽内形成所述电介质填充材料部分的组；

通过以下步骤，用所述导电材料部分替代所述第二材料层：

通过穿过所述沟槽中的一个或多个引入蚀刻剂而蚀刻所述第二材料层来形成侧向凹陷；

在所述侧向凹陷内沉积所述导电材料部分；以及

在所述电介质填充材料部分的组内，用一个或多个电介质填充材料部分来填充所述沟槽中的一个或多个。

17.如权利要求15所述的方法，还包括：

用各自的电介质填充材料部分的电介质材料填充所述沟槽中的每一个；

形成阶梯表面区域，所述阶梯表面区域中每个下层的第二材料层比其任意上层的第二材料层侧向地延伸得更远；

在所述阶梯表面区域之上形成电介质材料部分。

18.如权利要求17所述的方法，还包括：

穿过所述图案化堆叠体形成支撑柱沟槽；

通过沉积第一电介质填充材料，在所述支撑柱沟槽内形成电介质柱结构；

穿过所述图案化堆叠体形成侧向分隔沟槽；以及

通过沉积第二电介质填充材料，形成电介质沟槽填充结构，其中：

所述电介质填充材料部分的组包括所述第一电介质填充材料所形成的所述电介质柱结构和所述第二电介质填充材料所形成的所述电介质沟槽填充结构；

所述支撑柱沟槽沿着与所述阶梯表面区域内的阶梯表面相同的侧向方向侧向地延伸；并且

所述侧向分隔沟槽沿着与所述阶梯表面区域内的阶梯表面垂直的侧向方向侧向地延伸。

19.如权利要求17所述的方法，所述电介质材料部分是倒退阶梯电介质材料部分，其中所述电介质材料部分在水平平面处的水平截面积不小于所述电介质材料部分在更靠近所述基板的任何水平平面处的水平截面积。

20.如权利要求15所述的方法，其中：

所述电容器的组内的每个电容器包括两对垂直相邻导电层；

所述电容器的所述第一节点包含第一垂直相邻对的下层的导电层和第二垂直相邻对的导电层；

所述电容器的所述第二节点包含所述第一垂直相邻对的上层的导电层和所述第二垂直相邻对的另一的导电层。

21.如权利要求13所述的方法，其中所述无源器件包括电阻器。

22.如权利要求13所述的方法，其中：

所述无源器件是所述单片三维存储器器件的外围器件的部件；

所述单片三维存储器器件是垂直NAND存储器器件；

所述导电层包括或电连接到所述垂直NAND存储器器件的各自的字线；

所述基板包括硅基板；

所述垂直NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；

所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；

所述硅基板含有集成电路，所述集成电路包括所述位于其上的所述单片三维存储器器件的驱动器电路；以及

所述NAND串的三维阵列包括：

多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部垂直于所述硅基板的顶表面延伸；

多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的各自的一个相邻；以及

所多个控制栅电极，所述多个控制栅电极具有带形状，所述带形状平行于所述硅基板的顶表面，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。

23.如权利要求14所述的方法，其中所述第一阶梯表面区域含有电绝缘层的第一部分和所述导电层的第一部分，并且所述第一阶梯表面区域位于所述交替的多个电绝缘层和第二材料层的堆叠体的第一侧上。

24.如权利要求23所述的方法，还包括在形成所述第一阶梯表面区域的同时形成第二阶梯表面区域，所述第二阶梯表面区域含有位于所述交替的多个电绝缘层和第二材料层的堆叠体的第二侧上的所述电绝缘层的第二部分和所述导电层的第二部分。

25.如权利要求24所述的方法，其中：

形成所述多个接触通孔结构包括形成多个无源器件接触通孔结构，所述多个无源器件接触通孔结构垂直于所述基板的顶表面延伸到所述第一阶梯表面区域中的所述导电层的各自的第一部分，并且同时形成多个控制栅极接触通孔结构，所述多个控制栅极接触通孔结构垂直于所述基板的顶表面延伸到所述第二阶梯表面区域中的所述导电层的各自的第二部分；

外围器件区域含有感测放大器；

所述第二阶梯表面区域包括字线阶梯表面区域；并且

所述导电层的第二部分包括多个控制栅电极，所述多个控制栅电极平行于所述基板的顶表面延伸，并且所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。

26.一种半导体器件，包括：

第一材料层和第二材料层的交替堆叠体，所述交替堆叠体位于基板之上；

至少一个柱结构，所述至少一个柱结构从包含所述交替堆叠体的顶表面的第一水平平面延伸穿过所述交替堆叠体的至少部分；

侧向地延伸的半导体或导电结构，所述侧向地延伸的半导体或导电结构接触所述至少一个柱结构的底表面；以及

接触通孔结构，所述接触通孔结构接触所述侧向地延伸的半导体或导电结构的顶表面并与所述至少一个柱结构侧向地间隔，

其中：

所述至少一个柱结构中的每一个包括其中的至少一个掺杂半导体材料部分；并且

所述至少一个柱结构内的每个掺杂半导体材料部分具有相同的第二导电型的掺杂。

27.如权利要求26所述的半导体器件，其中所述接触通孔结构包括金属通孔结构，并且所述至少一个掺杂半导体材料部分包括原子浓度在1.0×10¹⁷/cm³至1.0×10²⁰/cm³的范围内的相同的第二导电型的电掺杂剂。

28.如权利要求26所述的半导体器件，其中所述至少一个掺杂半导体材料部分包括掺杂多晶半导体材料部分，所述掺杂多晶半导体材料部分接触至少一个电绝缘材料的内表面。

29.如权利要求26所述的半导体器件，还包括：

存储器开口，所述存储器开口延伸穿过所述交替堆叠体；以及

存储器堆叠体结构，所述存储器堆叠体结构包括位于所述存储器开口内的存储器膜和位于所述存储器膜内的半导体沟道。

30.如权利要求29所述的半导体器件，其中：

所述至少一个柱结构包括电阻器的至少部分；

所述至少一个柱结构中的每一个包括位于至少一个掺杂半导体材料部分的各自的组的外侧壁上的至少两个电介质材料层的层堆叠体；

所述存储器膜和所述至少两个电介质材料层的层堆叠体包括电介质材料的相同组；并且

所述侧向地延伸的半导体或导电结构由位于所述基板中的至少一个单晶半导体材料部分的构成。

31.如权利要求30所述的半导体器件，其中：

所述至少一个掺杂半导体材料部分包括与所述半导体沟道相同的半导体材料，并且还包含相同的第二导电型的电掺杂剂；并且

所述半导体沟道是本征的或具有与第二导电型相反的第一导电型的掺杂。

32.如权利要求31所述的半导体器件，其中：

所述存储器堆叠体结构还包括漏极区域，所述漏极区域具有与所述至少一个掺杂半导体材料部分相同的第二导电型的掺杂；并且

所述至少一个掺杂半导体材料部分的第二掺杂半导体材料部分包括与漏极区域相同的半导体材料。

33.如权利要求30所述的半导体器件，其中：

所述存储器堆叠体结构还包括外延沟道部分；并且

所述至少一个掺杂半导体材料部分的外延掺杂半导体部分包括与所述外延沟道部分相同的半导体材料，并且还包含相同的第二导电型的电掺杂剂。

34.如权利要求30所述的半导体器件，其中：

所述第一材料层是电绝缘层；并且

所述第二材料层是导电层。

35.如权利要求30所述的半导体器件，其中：

所述第一材料层包括第一电绝缘材料；

所述第二材料层包括第二电绝缘材料；并且

所述存储器堆叠体结构延伸穿过位于所述第二材料层的每级处的所述第一材料层和导电层的另一交替堆叠体。

36.如权利要求26所述的半导体器件，其中：

所述第一材料层包括电绝缘层；

所述第二材料层包括导电层；并且

所述侧向地延伸的半导体或导电结构包括所述导电层中的一个。

37.如权利要求36所述的半导体器件，其中所述至少一个柱结构中的每一个由各自的掺杂半导体材料部分构成。

38.如权利要求37所述的半导体器件，其中：

所述交替堆叠体包括阶梯表面区域，其中具有至少一个上层的导电层的每个导电层比任何上层的导电层侧向地延伸得更远；

倒退阶梯电介质材料部分覆于所述阶梯表面区域之上；并且

所述至少一个柱结构、所述侧向地延伸的半导体或导电结构以及所述接触通孔结构共同地构成电阻器结构。

39.如权利要求38所述的半导体器件，还包括额外电阻器结构，每个额外电阻器结构包括：

至少一个额外柱结构，所述至少一个额外柱结构从所述第一水平平面延伸到各自的导电层，所述各自的导电层定位为与所述侧向地延伸的半导体或导电结构不同的级处；

各自的导电层，所述各自的导电层接触所述至少一个额外柱结构的底表面；以及

额外接触通孔结构，所述额外接触通孔结构接触所述各自的导电层的顶表面。

40.如权利要求26所述的半导体器件，还包括位于所述基板之上的垂直NAND存储器器件，其中：

所述垂直NAND存储器器件包括存储器堆叠体结构，所述存储器堆叠体结构延伸穿过位于所述第一材料层中的每级处的电绝缘层和位于所述第二材料层中的每级处的导电层的交替堆叠体；

所述导电层包括或电连接到所述垂直NAND存储器器件的各自的字线；

所述基板包括硅基板；

所述垂直NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；

所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；

所述硅基板含有集成电路，所述集成电路包括位于其上的存储器器件的驱动器电路；并且

所述NAND串的三维阵列包括：

多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部垂直于所述硅基板的顶表面延伸；

多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的各自的一个相邻；以及

所多个控制栅电极，所述多个控制栅电极具有带形状，所述带形状平行于所述硅基板的顶表面，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。

41.如权利要求40所述的半导体器件，其中所述至少一个柱结构包括电阻器的至少部分，所述电阻器的至少部分位于以下区域中的至少一个中：切口区域、外围器件区域和存储器器件区域之间的第一阶梯表面区域、包括所述切口区域和所述外围器件区域之间的阶梯轨迹的第二阶梯表面区域、包括含有字线接触通孔结构的字线接触区域的第三阶梯表面区域。

42.一种形成至少一个电阻器结构的方法，包括：

在基板之上形成第一材料层和第二材料层的交替堆叠体；

形成从包括所述交替堆叠体的顶表面的第一水平平面到侧向地延伸的半导体或导电结构的至少一个垂直地延伸的腔，其中所述侧向地延伸的半导体或导电结构的顶表面的物理地暴露的部分存在于位于所述第一水平平面之下的所述交替堆叠体中的第二水平平面内；

形成电阻器，所述电阻器包括所述至少一个垂直地延伸的腔中的每一个内的柱结构，其中每个柱结构包括至少一个掺杂半导体材料部分，并且其中所述柱结构内的每个掺杂半导体材料部分具有相同的第二导电型的掺杂；以及

形成接触通孔结构，所述接触通孔结构与所述侧向地延伸的半导体或导电结构的顶表面的另一部分接触。

43.如权利要求42所述的方法，其中：

所通过金属材料的沉积形成所述接触通孔结构；并且

所述至少一个掺杂半导体材料部分包括掺杂多晶半导体材料部分，所述掺杂多晶半导体材料部分直接形成在至少一个电绝缘材料的内表面上。

44.如权利要求42所述的方法，还包括：

形成延伸穿过所述交替堆叠体的存储器开口；

形成位于所述存储器开口内的存储器膜；以及

形成所述存储器膜上的半导体沟道。

45.如权利要求44所述的方法，其中：

所通过本征半导体材料或具有与所述相同导电型相反的第一导电型的掺杂半导体材料的沉积，形成所述垂直地延伸的半导体材料部分和所述半导体沟道；并且

所述至少一个第一掺杂半导体材料部分的第一掺杂半导体材料部通过以下形成：

在形成所述半导体沟道的同时，在每个垂直延伸的腔中沉积垂直地延伸的半导体材料部分形成；以及

将相同的第二导电型的电掺杂剂植入到所述垂直地延伸的半导体材料部分中，同时防止将所述相同的第二导电型的电掺杂剂植入到所述半导体沟道中。

46.如权利要求45所述的方法，还包括：

在所述半导体沟道上形成具有相同的第二导电型的掺杂的漏极区域；

在形成所述漏极区域的同时，在每个垂直地延伸的半导体材料部分上形成第二掺杂半导体材料部分；

在所述基板上形成外延沟道部分，其中所述半导体沟道形成在所述外延沟道部分上；并且

在每个垂直地延伸的腔的底部处形成外延掺杂半导体部分，所述外延掺杂半导体部分包括与所述外延沟道部分相同的半导体材料。

47.如权利要求44所述的方法，其中所述侧向地延伸的半导体或导电结构由位于所述基板中的至少一个单晶半导体材料部分构成。

48.如权利要求44所述的方法，还包括在包含所述存储器开口的存储器器件区域内用导电层替代所述第二材料层，其中：

所述第一材料层是电绝缘层；并且

所述第二材料层包括电介质材料，并且在包含所述至少一个垂直地延伸的腔的区域内不被移除。

49.如权利要求44所述的方法，还包括用导电层替代所述第二材料层，其中所述第一材料层是电绝缘层。

50.如权利要求49所述的方法，其中所述侧向地延伸的半导体或导电结构包括所述导电层中的一个。

51.如权利要求50所述的方法，其中所述柱结构中的每一个由各自的掺杂半导体材料部分构成，所述各自的掺杂半导体材料部分沉积在所述侧向地延伸的半导体或导电结构上形成的各自的垂直地延伸的腔内。

52.如权利要求51所述的方法，还包括：

形成阶梯表面区域，其中具有至少一个上层的导电层的每个导电层比任意上层的导电层侧向地延伸得更远；并且

形成倒退阶梯电介质材料部分所述阶梯表面区域。

53.如权利要求52所述的方法，其中：

所述柱结构、所述侧向地延伸的半导体或导电结构以及所述接触通孔结构共同地构成电阻器结构；并且

所述方法还包括与形成所述电阻器结构同时形成额外电阻器结构，每个额外电阻器结构包括：

至少一个额外柱结构，所述至少一个额外柱结构从所述第一水平平面延伸到定位为与所述侧向地延伸的半导体或导电结构不同的级的各自的导电层；

各自的导电层，所述各自的导电层接触各自的额外柱结构的底表面；以及

额外接触通孔结构，所述额外接触通孔结构接触所述各自的导电层的顶表面。

54.如权利要求42所述的方法，还包括形成所述基板之上的垂直NAND存储器器件，其中：

所述垂直NAND存储器器件包括存储器堆叠体结构，所述存储器堆叠体结构延伸穿过位于所述第一材料层中的每一级处的电绝缘层和位于第二材料层中的每一级处的导电层的交替堆叠体；

所述导电层包括或电连接到所述垂直NAND存储器器件的各自的字线；

所述基板包括硅基板；

所述垂直NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；

所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；

所述硅基板含有集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且

所述NAND串的三维阵列包括：

多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部垂直于所述硅基板的顶表面延伸；

多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的各自的一个相邻；以及

多个控制栅电极，所述多个控制栅电极具有带形状，所述带形状平行于所述硅基板的顶表面，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。

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