CN112420730A - 半导体工艺和半导体结构 - Google Patents

Abstract

本申请提供了一种半导体工艺和半导体结构，该半导体工艺，包括：在衬底上形成交替的层叠结构，层叠结构包括交替设置的牺牲层和第一绝缘介质层；形成垂直贯穿层叠结构插入衬底的沟道结构和虚拟沟道结构；在沟道结构和虚拟沟道结构的底部形成外延层；在沟道结构和虚拟沟道结构内形成至少覆盖外延层的功能层；去除虚拟沟道结构的顶部位置的部分层叠结构；用第一保护层填充去除的层叠结构的部分；刻蚀填充第一保护层后的层叠结构，以至少部分去除沟道结构底部的功能层；去除第一保护层。该工艺避免了由于刻蚀得较深导致的漏电问题，保证了制作得到的半导体结构的性能较好。

Description

半导体工艺和半导体结构

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体工艺和半导体结构。

背景技术

现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到所述堆叠式的3D NAND存储器结构，需要在硅衬底上形成堆叠结构，并对堆叠结构刻蚀形成沟道结构和虚拟沟道结构，进一步沉积并刻蚀以形成覆盖沟道结构内壁的沟道结构，然后填充半导体层，形成位于沟道结构中的沟道结构。

随着垂直堆叠层数的逐渐增加，不仅难以保证堆叠结构的厚度精确性和均匀性，且高深宽比沟道结构的刻蚀难度也逐渐提升，从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。为了解决现有技术中由于单次堆叠(single stacking)而导致的所述问题，现有技术中提出了双次堆叠技术(double stacking)，即分为两次沉积堆叠结构与刻蚀通孔，得到具有沟道结构的双堆叠结构，由于每一次沉积的堆叠结构的层数相比于单次堆叠少，而且刻蚀沟道结构的深度较浅，从而有利于良率的提升。

然而，所述双次堆叠技术中，两次形成的堆叠结构中沟道结构之间难以对准，导致在台阶区域中形成的虚拟沟道结构会出现变形，从而在后续刻蚀形成沟道结构的工艺中，会导致位于虚拟沟道结构侧壁上的功能层受损。另外，由于台阶区域中的虚拟沟道结构的关键尺寸比沟道结构的关键尺寸大，这样导致后续在刻蚀功能层形成沟道结构的过程中，导致虚拟沟道结构中的刻蚀深度较深，过深的刻蚀容易导致器件的位线漏电。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体工艺和半导体结构，以解决现有技术中的在刻蚀功能层的过程导致的虚拟沟道结构被刻蚀较深的问题。

为了实现所述目的，根据本申请的一个方面，提供了一种半导体工艺，包括：在衬底上形成交替的层叠结构，所述层叠结构包括交替设置的牺牲层和第一绝缘介质层；形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构；在所述沟道结构和所述虚拟沟道结构的底部形成外延层；在所述沟道结构和所述虚拟沟道结构内形成至少覆盖所述外延层的功能层；去除所述虚拟沟道结构的顶部位置的部分所述层叠结构；用第一保护层填充去除的所述层叠结构的部分；刻蚀填充第一保护层后的所述层叠结构，以至少部分去除所述沟道结构底部的所述功能层；去除所述第一保护层。

进一步地，在衬底上形成交替的层叠结构，包括：在所述衬底上依次形成多个子层叠结构，各所述子层叠结构包括交替设置的所述牺牲层和所述第一绝缘介质层，多个所述子层叠结构形成所述层叠结构，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构，包括：在所述子层叠结构中形成子沟道结构和子虚拟沟道结构，相邻的两个所述子层叠结构中的子虚拟沟道结构连通，相邻的两个所述子层叠结构中的子沟道结构连通，多个所述子沟道结构形成所述沟道结构，多个所述子虚拟沟道结构形成所述虚拟沟道结构。

进一步地，去除所述虚拟沟道结构的顶部位置的部分所述层叠结构，包括：在所述层叠结构上形成掩膜结构，所述掩膜结构盖设在所述沟道结构和所述虚拟沟道结构的上方，位于所述沟道结构上方的所述掩膜结构的厚度大于所述虚拟沟道结构上方的掩膜结构的厚度；去除位于所述虚拟沟道结构上方的所述掩膜结构和所述虚拟沟道结构两侧的部分所述层叠结构。

进一步地，在所述层叠结构上形成掩膜结构，包括：在所述层叠结构上形成盖层，所述盖层盖设在所述沟道结构和所述虚拟沟道结构的上方，所述盖层的远离所述层叠结构的表面为平整表面；在所述沟道结构上方的所述盖层的裸露表面上形成光刻胶部，所述盖层与所述光刻胶部形成所述掩膜结构。

进一步地，在所述层叠结构上形成盖层，包括：在所述层叠结构上设置硬掩膜层；在所述硬掩膜层的裸露表面上设置抗反射层，所述硬掩膜层和所述抗反射层形成所述盖层。

进一步地，所述硬掩膜层的材料包括Kodiak，所述抗反射层包括SiON。

进一步地，用第一保护层填充去除的所述层叠结构的部分，包括：在剩余的所述层叠结构上形成保护结构，所述保护结构盖设在所述沟道结构和所述虚拟沟道结构的上方，且位于所述沟道结构上方的所述保护结构高于位于所述虚拟沟道结构上方的所述保护结构；对所述保护结构平坦化处理，去除位于所述沟道结构上方的所述保护结构，剩余的所述保护结构形成所述第一保护层。

进一步地，所述保护结构的材料包括Kodiak和/或氧化硅。

进一步地，刻蚀填充第一保护层后的所述层叠结构以至少部分去除所述沟道结构底部的所述功能层，包括：刻蚀去除位于所述沟道结构底部上的部分所述功能层，直到所述沟道结构中的外延层的部分表面裸露。

进一步地，在去除所述第一保护层之后，所述半导体工艺还包括：在剩余的所述沟道结构内以及所述虚拟沟道结构内形成沟道层和介电填充层，所述沟道层环绕所述介电填充层。进一步地，所述功能层和所述沟道层构成SONO结构。

进一步地，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构之前，所述半导体工艺还包括：刻蚀所述层叠结构形成暴露所述衬底的沟槽；通过所述沟槽置换所述牺牲层形成金属栅极，所述金属栅极和所述第一绝缘介质层形成堆叠结构。

为了实现所述目的，根据本申请的另一个方面，提供了一种半导体结构，所述半导体结构采用中任一项所述的半导体工艺制作得到。

为了实现所述目的，根据本申请的再一个方面，提供了一种半导体结构，包括：衬底；堆叠结构，位于所述衬底上，所述堆叠结构包括交替设置的金属栅极和第一绝缘介质层；垂直贯穿所述堆叠结构插入所述衬底的沟道结构和虚拟沟道结构，所述虚拟沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H1，所述沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H2，H1≠H2。

进一步地，H2>H1。

进一步地，所述半导体结构还包括：外延层，分别位于所述沟道结构的底部和所述虚拟沟道结构的底部。

进一步地，所述半导体结构还包括：功能层，分别位于所述虚拟沟道结构的侧壁上和所述沟道结构的侧壁上，所述功能层还位于所述虚拟沟道结构内的所述外延层的远离所述衬底的表面上，所述功能层还位于所述沟道结构内的所述外延层的远离所述衬底的部分表面上。

进一步地，所述半导体结构还包括：沟道层，位于所述沟道结构内以及所述虚拟沟道结构内；介电填充层，位于所述沟道层的表面上。

进一步地，所述功能层和所述沟道层构成SONO结构。

应用本申请的技术方案，所述的方法中，在刻蚀功能层之前，在虚拟沟道结构的上方形成了第一保护层，这样在对功能层刻蚀时，只会对沟道结构内的功能层进行刻蚀，而不会对虚拟沟道结构内的功能层进行刻蚀，这样就避免了在刻蚀功能层的过程中，将虚拟沟道结构刻蚀得较深的问题，从而避免了由于刻蚀得较深导致的漏电问题，保证了制作得到的半导体结构或者半导体器件的性能较好。并且，由于刻蚀功能层时，不会刻蚀虚拟沟道结构内的功能层，这样也不会使得虚拟沟道结构侧壁上的功能层受损，从而进一步保证了制作得到的半导体结构性能较好。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的半导体工艺生成的流程示意图；

图2至图13示出了根据本申请的半导体工艺的在不同工艺步骤后形成的结构示意图；

图14示出了根据本申请的半导体结构的示意图。

其中，所述附图包括以下附图标记：

10、衬底；20、牺牲层；30、第一绝缘介质层；40、沟道结构；41、第一子沟道结构；42、第二子沟道结构；50、虚拟沟道结构；51、第一子虚拟沟道结构；52、第二子虚拟沟道结构；60、外延层；70、功能层；80、掩膜结构；81、盖层；82、光刻胶部；83、硬掩膜层；84、抗反射层；90、保护结构；91、第一保护层；100、沟道层；110、介电填充层；120、金属栅极。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中，刻蚀功能层的过程导致的虚拟沟道结构一侧被刻蚀得较深，后续可能会导致漏电等问题，为了解决如上的技术问题，本申请提出了一种半导体工艺和半导体结构。

本申请的一种典型的实施方式中，提供了一种半导体工艺，如图1所示，该半导体工艺包括：

步骤S101，如图2所示，在衬底10上形成交替的层叠结构，所述层叠结构包括交替设置的牺牲层20和第一绝缘介质层30；

步骤S102，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构40和虚拟沟道结构50；

步骤S103，在所述沟道结构和所述虚拟沟道结构的底部形成外延层60；

步骤S104，在所述沟道结构和所述虚拟沟道结构内形成至少覆盖所述外延层的功能层70，所述功能层70分别位于所述虚拟沟道结构50的表面上、所述沟道结构40内的裸露表面上以及所述外延层60的表面上；

在其他实施例中，所述层叠结构包括存储区和非存储区，其中，所述沟道结构位于所述存储区中，进行存储功能。所述虚拟沟道结构位于所述非存储区中。

步骤S105，去除所述虚拟沟道结构50的顶部位置的部分所述层叠结构，使得H2>H1，所述虚拟沟道结构50的顶部位置为所述虚拟沟道的远离所述衬底的一侧，如图7所示，其中，所述虚拟沟道结构50两侧的所述层叠结构的上表面与所述衬底10的距离为H1，所述沟道结构40两侧的所述层叠结构的上表面与所述衬底10的距离为H2；

步骤S106，用第一保护层91填充去除的所述层叠结构的部分，在所述虚拟沟道结构50的顶部位置上形成第一保护层91，如图10所示，所述第一保护层91的上表面与所述沟道结构40两侧的所述层叠结构的上表面平齐；

步骤S107，刻蚀填充第一保护层91后的所述层叠结构，以至少部分去除所述沟道结构40底部的所述功能层70，形成如图11所示的结构；

步骤S108，去除所述第一保护层91，形成如图12所示的结构。

所述的方法中，在刻蚀功能层之前，在虚拟沟道结构的上方形成了第一保护层，这样在对功能层刻蚀时，只会对沟道结构内的功能层进行刻蚀，而不会对虚拟沟道结构内的功能层进行刻蚀，这样就避免了在刻蚀功能层的过程中，将虚拟沟道结构刻蚀得较深的问题，从而避免了由于刻蚀得较深导致的漏电问题，保证了制作得到的半导体结构或者半导体器件的性能较好。并且，由于刻蚀功能层时，不会刻蚀虚拟沟道结构内的功能层，这样也不会使得虚拟沟道结构侧壁上的功能层受损，从而进一步保证了制作得到的半导体结构性能较好。

外延层的材料可以和衬底的材料相同或不同。例如，当衬底的材料为单晶硅时，外延层的材料为单晶硅或者多晶硅。

本申请的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、SOI衬底或者GOI衬底等等。

本申请的所述层叠结构可以为一次堆叠以及一次刻蚀形成的，也可以为多次堆叠以及多次刻蚀形成，本申请的一种具体的实施例中，通过多次堆叠和刻蚀形成所述层叠结构，具体地，在衬底上形成交替的层叠结构，包括：在所述衬底10上依次形成多个子层叠结构，各所述子层叠结构包括交替设置的所述牺牲层20和所述第一绝缘介质层30，多个所述子层叠结构形成所述层叠结构，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构，包括：在所述子层叠结构中形成子沟道结构和子虚拟沟道结构，相邻的两个所述子层叠结构中的子虚拟沟道结构连通，相邻的两个所述子层叠结构中的子沟道结构连通，多个所述子沟道结构形成所述沟道结构40，多个所述子虚拟沟道结构形成所述虚拟沟道结构50。在所述沟道结构40的底部和所述虚拟沟道结构50的底部分别形成所述外延层60；在所述虚拟沟道结构50的裸露表面、所述沟道结构40内的裸露表面以及所述外延层60的裸露表面形成所述功能层70。图2中，具有两个子层叠结构，沿着远离衬底的方向上依次为第一子层叠结构和第二子层叠结构，其中，第一子层叠结构中包括第一子沟道结构41和第一子虚拟沟道结构51，第二子层叠结构中包括第二子沟道结构42和第二子虚拟沟道结构52，第一子沟道结构41和第二子沟道结构42形成所述沟道结构40，第一子虚拟沟道结构51和第二子虚拟沟道结构52形成所述虚拟沟道结构50。

所述方案中，形成子层叠结构、以及其中的子虚拟沟道结构以及沟道结构等的具体方法可以为现有技术中的任何可行的方法，本领域技术人员可以根据实际情况选择合适的方法形成这些结构。例如，每个子堆叠结构的形成过程中包括：交替沉积第一绝缘介质层和牺牲层，形成子层叠结构，然后对子层叠结构进行刻蚀，去除部分的层叠结构，形成子虚拟沟道结构和子沟道结构。

本申请的功能层可以为现有技术中任何可行的功能层，本领域技术人员可以根据实际情况选择合适的功能层。本申请的一种具体的实施例中，该功能层包括沿远离沟道结构的方向依次形成的电荷阻挡层、电子捕获层和隧穿层。

本申请的另一种实施例中，去除所述虚拟沟道结构50的远离所述衬底的顶部位置的部分所述层叠结构，包括：在所述层叠结构上形成掩膜结构80，如图5所示，所述掩膜结构80盖设在所述沟道结构40和所述虚拟沟道结构50的上方，位于所述沟道结构40上方的所述掩膜结构80的厚度大于所述虚拟沟道结构50上方的掩膜结构80的厚度；去除位于所述虚拟沟道结构50上方的所述掩膜结构80和所述虚拟沟道结构50两侧的部分所述层叠结构，使得H2>H1，如图6和图7所示。这样可以更加高效地去除虚拟沟道结构50两侧的部分层叠结构。在实际的操作中，如果对应的层叠结构包括多个子层叠结构，那么，该过程实际上就是将最上方的子层叠结构上形成掩膜结构80，且后续也是去除最上方的子层叠结构上的掩膜结构80和子虚拟沟道结构50两侧的部分子层叠结构。

形成本申请的掩膜结构80的方法可以采用任何可行的方法，本领域技术人员可以根据实际情况确定合适的方法形成本申请的掩膜结构80。本申请的一种具体的实施例中，在所述层叠结构上形成掩膜结构80，包括：在所述层叠结构上形成盖层81，如图4所示，所述盖层81盖设在所述沟道结构40和所述虚拟沟道结构50的上方，所述盖层81的远离所述层叠结构的表面为平整表面；在所述沟道结构40上方的所述盖层81的裸露表面上形成光刻胶部82，如图5所示，所述盖层81与所述光刻胶部82形成所述掩膜结构80。

本申请的再一种实施例中，在所述层叠结构上形成盖层81，包括：在所述层叠结构上设置硬掩膜层83；在所述硬掩膜层83的裸露表面上设置抗反射层84，所述硬掩膜层83和抗反射层84形成所述盖层81，如图3和图4所示。

当然，本申请的所述盖层并不限于所述的形成方法，其还以为其他的形成方法，本领域技术人员可以根据实际情况选择合适的材料以及工艺过程，形成所述的盖层。

为了形成较稳定的盖层，且保证更好的光刻和刻蚀效果，本申请的一种具体的实施例中，所述硬掩膜层的材料包括Kodiak，所述抗反射层包括SiON。

形成本申请的光刻胶部82的方法也有很多，本领域技术人员可以根据实际情况选择合适的方法形成本申请的所述光刻胶部82，本申请的一种具体的实施例中，在所述沟道结构40上方的所述盖层81的裸露表面上形成光刻胶部82，包括：在所述盖层81的裸露表面上形成光刻胶层；刻蚀去除位于所述虚拟沟道结构50上方的所述光刻胶层，剩余的所述光刻胶层形成所述光刻胶部82，如图5所示。

本申请的又一种实施例中，用第一保护层91填充去除的所述层叠结构的部分，包括：在剩余的所述层叠结构上形成保护结构90，所述保护结构90盖设在所述沟道结构40和所述虚拟沟道结构50的上方，且位于所述沟道结构40上方的所述保护结构90高于位于所述虚拟沟道结构50上方的所述保护结构90，如图8所示；对所述保护结构90平坦化处理，去除位于所述沟道结构40上方的所述保护结构90，剩余的所述保护结构90形成所述第一保护层91，如图10所示。

本申请的一种具体的实施例中，所述保护结构的材料包括Kodiak和/或氧化硅。这两种材料的支撑性能较好，可以更好地保证该保护结构不会进入到虚拟沟道结构和沟道结构中。当然，本申请的保护结构的材料并不限于这两种，还可以为其他的合适的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的保护结构。

在所述保护结构90的材料为氧化硅时，本申请的所述平坦化处理的过程可以包括两个步骤，第一个步骤，进行氧化硅CMP，形成如图9所示的结构；第二个步骤，进行化学机械研磨后清洗。通过两步的抛光处理，能够进一步保证在虚拟沟道结构50的上方形成第一保护层91。

本申请的另一种实施例中，刻蚀填充第一保护层91后的所述层叠结构，以至少部分去除所述沟道结构40底部的所述功能层70，包括：刻蚀去除位于所述沟道结构40底部上的部分功能层70，直到所述沟道结构40中的外延层60的部分表面裸露，如图12所示。

为了形成3D NAND存储器，本申请的再一种实施例中，在去除所述第一保护层91之后，所述半导体工艺还包括：在剩余的所述沟道结构40内以及所述虚拟沟道结构50内形成沟道层100和介电填充层110，所述沟道层100环绕所述介电填充层110，形成图13所所示的结构。所述沟道层和所述功能层构成SONO堆叠结构，即硅-氧化物-氮化硅-氧化物的堆叠结构。

本申请的再一种具体的实施例中，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构之前，所述半导体工艺还包括：刻蚀所述层叠结构形成暴露所述衬底的沟槽，通过所述沟槽置换所述牺牲层形成金属栅极。所述置换后的所述金属栅极和所述第一绝缘介质层形成堆叠结构。

在其他实施例中，可以直接沉积形成交替堆叠的所述金属栅极和所述第一绝缘介质层，形成所述堆叠结构，刻蚀所述堆叠结构形成沟道结构和虚拟沟道结构，无需经过栅极置换过程。

本申请的另一种具体的实施方式中，在形成漏极接触结构之后，所述半导体工艺还包括：去除牺牲层；然后，在裸露的外延层的表面上形成第三绝缘介质层(图中未示出)；最后，在剩余的空隙区域中形成金属材料，形成金属栅极。第三绝缘介质层的材料为现有技术中任何可行的材料，比如二氧化硅或者氮化硅。

需要说明的是，本申请中的三维存储结构的制作方法并不限于所述的过程，例如，所述的金属栅极不一定通过先形成牺牲层的方式形成，还可以在最开始的时候就沉积金属栅极，后续也无需去除等工艺。

还需要说明的是，本申请中的半导体结构可以为存储器，也可以为存储器的一个存储单元。

本申请的另一种典型的实施方式中，提供了一种半导体结构，该半导体结构采用任一种所述的制作工艺制作而成。

该半导体结构由于采用所述的任一种方法形成，其虚拟沟道结构中的功能层不会被刻蚀去除，进而也不会由于被刻蚀较多而导致半导体结构漏电的问题，同时，由于虚拟沟道结构中的功能层不会被刻蚀去除，这样虚拟沟道结构侧壁上的功能层也不会受损，从而进一步保证了半导体结构性能较好。

本申请的再一种典型的实施方式中，提供了一种半导体结构，如图14所示，该半导体结构包括：

衬底10；

堆叠结构，位于所述衬底10上，所述堆叠结构包括交替设置的金属栅极120和第一绝缘介质层30；

垂直贯穿所述堆叠结构插入所述衬底的的沟道结构40和虚拟沟道结构50，所述虚拟沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H1，所述沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H2，H1和H2不相同；

外延层60，分别位于所述沟道结构40的底部上和所述虚拟沟道结构50的底部上；

功能层70，分别位于所述虚拟沟道结构50的侧壁上和所述沟道结构40的侧壁上，所述功能层70还位于所述虚拟沟道结构50内的所述外延层60的远离所述衬底10的表面上，所述功能层70还位于所述沟道结构40内的所述外延层60的远离所述衬底10的部分表面上。

该半导体结构中，其虚拟沟道结构50中的位于外延层60表面上覆盖有功能层70，说明其没有被刻蚀去除，进而也不会由于被刻蚀较多而导致半导体结构漏电的问题，同时，由于虚拟沟道结构50中的功能层70不会被刻蚀去除，这样虚拟沟道结构50侧壁上的功能层70也不会受损，从而进一步保证了半导体结构性能较好。

需要说明的是，所述半导体结构中也可以没有所述外延层。

为了进一步地保证半导体结构性能较好，一种具体的实施例中，H2>H1，即所述沟道结构两侧的所述堆叠结构与所述衬底的最大距离，大于所述虚拟沟道结构两侧的所述堆叠结构与所述衬底的最大距离。

本申请的一种具体的实施例中，所述半导体结构为3D NAND存储器，如图14所示，所述半导体结构还包括沟道层100和介电填充层110，其中，沟道层100位于剩余的所述沟道结构40内以及剩余的所述虚拟沟道结构50内；介电填充层110位于所述沟道层100的表面上。

在实际的应用过程中，所述沟道层和所述功能层构成SONO堆叠结构，即硅-氧化物-氮化硅-氧化物的堆叠结构。

从以上的描述中，可以看出，本申请所述的实施例实现了如下技术效果：

1)、本申请的方法中，在刻蚀功能层之前，在虚拟沟道结构的上方形成了第一保护层，这样在对功能层刻蚀时，只会对沟道结构内的功能层进行刻蚀，而不会对虚拟沟道结构内的功能层进行刻蚀，这样就避免了在刻蚀功能层的过程中，将虚拟沟道结构刻蚀得较深的问题，从而避免了由于刻蚀得较深导致的漏电问题，保证了制作得到的半导体结构或者半导体器件的性能较好。并且，由于刻蚀功能层时，不会刻蚀虚拟沟道结构内的功能层，这样也不会使得虚拟沟道结构侧壁上的功能层受损，从而进一步保证了制作得到的半导体结构性能较好。

2)、本申请的半导体结构由于采用所述的任一种方法形成，其虚拟沟道结构中的功能层不会被刻蚀去除，进而也不会由于被刻蚀较多而导致半导体结构漏电的问题，同时，由于虚拟沟道结构中的功能层不会被刻蚀去除，这样虚拟沟道结构侧壁上的功能层也不会受损，从而进一步保证了半导体结构性能较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (19)

1.一种半导体工艺，其特征在于，包括：

在衬底上形成交替的层叠结构，所述层叠结构包括交替设置的牺牲层和第一绝缘介质层；

形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构；

在所述沟道结构和所述虚拟沟道结构的底部形成外延层；

在所述沟道结构和所述虚拟沟道结构内形成至少覆盖所述外延层的功能层；

去除所述虚拟沟道结构的顶部位置的部分所述层叠结构；

用第一保护层填充去除的所述层叠结构的部分；

刻蚀填充第一保护层后的所述层叠结构，以至少部分去除所述沟道结构底部的所述功能层；

去除所述第一保护层。

2.根据权利要求1所述的半导体工艺，其特征在于，在衬底上形成交替的层叠结构，包括：

在所述衬底上依次形成多个子层叠结构，各所述子层叠结构包括交替设置的所述牺牲层和所述第一绝缘介质层，多个所述子层叠结构形成所述层叠结构，

形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构，包括：

在所述子层叠结构中形成子沟道结构和子虚拟沟道结构，相邻的两个所述子层叠结构中的子虚拟沟道结构连通，相邻的两个所述子层叠结构中的子沟道结构连通，多个所述子沟道结构形成所述沟道结构，多个所述子虚拟沟道结构形成所述虚拟沟道结构。

3.根据权利要求1所述的半导体工艺，其特征在于，去除所述虚拟沟道结构的顶部位置的部分所述层叠结构，包括：

在所述层叠结构上形成掩膜结构，所述掩膜结构盖设在所述沟道结构和所述虚拟沟道结构的上方，位于所述沟道结构上方的所述掩膜结构的厚度大于所述虚拟沟道结构上方的掩膜结构的厚度；

去除位于所述虚拟沟道结构上方的所述掩膜结构和所述虚拟沟道结构两侧的部分所述层叠结构。

4.根据权利要求3所述的半导体工艺，其特征在于，在所述层叠结构上形成掩膜结构，包括：

在所述层叠结构上形成盖层，所述盖层盖设在所述沟道结构和所述虚拟沟道结构的上方，所述盖层的远离所述层叠结构的表面为平整表面；

在所述沟道结构上方的所述盖层的裸露表面上形成光刻胶部，所述盖层与所述光刻胶部形成所述掩膜结构。

5.根据权利要求4所述的半导体工艺，其特征在于，在所述层叠结构上形成盖层，包括：

在所述层叠结构上设置硬掩膜层；

在所述硬掩膜层的裸露表面上设置抗反射层，所述硬掩膜层和所述抗反射层形成所述盖层。

6.根据权利要求5所述的半导体工艺，其特征在于，所述硬掩膜层的材料包括Kodiak，所述抗反射层包括SiON。

7.根据权利要求1至6中任一项所述的半导体工艺，其特征在于，用第一保护层填充去除的所述层叠结构的部分，包括：

在剩余的所述层叠结构上形成保护结构，所述保护结构盖设在所述沟道结构和所述虚拟沟道结构的上方，且位于所述沟道结构上方的所述保护结构高于位于所述虚拟沟道结构上方的所述保护结构；

对所述保护结构平坦化处理，去除位于所述沟道结构上方的所述保护结构，剩余的所述保护结构形成所述第一保护层。

8.根据权利要求7所述的半导体工艺，其特征在于，所述保护结构的材料包括Kodiak和/或氧化硅。

9.根据权利要求1至6中任一项所述的半导体工艺，其特征在于，刻蚀填充第一保护层后的所述层叠结构以至少部分去除所述沟道结构底部的所述功能层，包括：

刻蚀去除位于所述沟道结构底部上的部分所述功能层，直到所述沟道结构中的外延层的部分表面裸露。

10.根据权利要求1所述的半导体工艺，其特征在于，在去除所述第一保护层之后，所述半导体工艺还包括：

在剩余的所述沟道结构内以及所述虚拟沟道结构内形成沟道层和介电填充层，所述沟道层环绕所述介电填充层。

11.根据权利要求10所述的半导体工艺，其特征在于，所述功能层和所述沟道层构成SONO结构。

12.根据权利要求1至6中任一项所述的半导体工艺，其特征在于，形成垂直贯穿所述层叠结构插入所述衬底的沟道结构和虚拟沟道结构之前，所述半导体工艺还包括：

刻蚀所述层叠结构形成暴露所述衬底的沟槽；

通过所述沟槽置换所述牺牲层形成金属栅极，所述金属栅极和所述第一绝缘介质层形成堆叠结构。

13.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至12中任一项所述的半导体工艺制作得到。

14.一种半导体结构，其特征在于，包括：

衬底；

堆叠结构，位于所述衬底上，所述堆叠结构包括交替设置的金属栅极和第一绝缘介质层；

垂直贯穿所述堆叠结构插入所述衬底的沟道结构和虚拟沟道结构，所述虚拟沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H1，所述沟道结构两侧的所述堆叠结构与所述衬底的最大距离为H2，H1≠H2。

15.根据权利要求14所述的半导体结构，其特征在于，H2>H1。

16.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：

外延层，分别位于所述沟道结构的底部和所述虚拟沟道结构的底部。

17.根据权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：

功能层，分别位于所述虚拟沟道结构的侧壁上和所述沟道结构的侧壁上，所述功能层还位于所述虚拟沟道结构内的所述外延层的远离所述衬底的表面上，所述功能层还位于所述沟道结构内的所述外延层的远离所述衬底的部分表面上。

18.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：

沟道层，位于所述沟道结构内以及所述虚拟沟道结构内；

介电填充层，位于所述沟道层的表面上。

19.根据权利要求18所述的半导体结构，其特征在于，所述功能层和所述沟道层构成SONO结构。

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