CN111430364A - 半导体器件结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件结构及其制备方法，制备包括：提供半导体结构，包括若干个器件沟道孔、虚拟沟道孔及第一底部外延层，虚拟沟道孔的特征尺寸大于器件沟道孔的特征尺寸，器件沟道孔的内壁上形成有第一功能层，虚拟沟道孔的内壁上形成有第二功能层；形成掩膜层；填充介质阻挡层；去除掩膜层及器件沟道孔底部的第一功能层以显露第一底部外延层。本发明在虚拟沟道孔中填充介质阻挡层进行保护，可以防止在器件沟道孔进行第一功能层底部打开时对虚拟沟道孔中的结构造成损害，如防止对第二底部外延层在上述过程中进行刻穿，还可以防止对虚拟沟道孔的内部连接处造成破坏，从而有利于防止上述情况所造成的器件的漏电，有利于提高器件性能。
Description
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
在三维存储器的制备过程中，除了设计器件区，往往还会设计虚拟区，以实现相关功能，如提供结构支撑等。然而，在一起器件结构中，往往存在器件区和虚拟区的器件结构制备不一致的情况，从而由于上述不一致，可能会带来器件制备中的问题。例如，当虚拟区孔洞的特征尺寸大于器件区的孔洞的特征尺寸的情况下，由于虚拟区特征尺寸大，从而会由此给器件结构及其制备造成影响，例如，在进行离子刻蚀时，就会存在进入虚拟区孔洞中等离子体数量多的问题，进而大量的等离子体可能会造成该部分结构的刻蚀缺陷，可能会导致漏电等问题。
因此，如何提供一种半导体器件结构及其制备方法，以解决现有技术中的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中虚拟区孔洞的特征尺寸大于器件区孔洞的特征尺寸时，器件制备过程中虚拟区由于特征尺寸大对器件结构及制备造成的缺陷等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
提供半导体结构，所述半导体结构包括若干个器件沟道孔、虚拟沟道孔以及若干个与所述器件沟道孔一一对应且位于所述器件沟道孔的下方的第一底部外延层，其中，所述虚拟沟道孔的特征尺寸大于所述器件沟道孔的特征尺寸，且所述器件沟道孔的内壁上形成有第一功能层，所述虚拟沟道孔的内壁上形成有第二功能层；
于所述半导体结构上形成显露所述虚拟沟道孔且覆盖所述器件沟道孔的掩膜层；
在所述掩膜层的遮挡下至少于所述虚拟沟道孔中填充介质阻挡层；以及
去除所述掩膜层以及所述器件沟道孔底部的所述第一功能层以显露所述第一底部外延层。
可选地，所述半导体结构包括衬底及形成于所述衬底上的叠层结构，所述叠层结构包括交替叠置的牺牲层及介质层，其中，所述器件沟道孔及所述虚拟沟道孔均形成于所述叠层结构中，所述第一底部外延层形成于所述叠层结构中并延伸至所述衬底中。
可选地，所述第一功能层包括自所述器件沟道孔的侧壁向内依次排布的第一功能侧壁层及第一沟道层；所述第二功能层包括自所述虚拟沟道孔的侧壁向内依次排布的第二功能侧壁层及第二沟道层。
可选地，所述器件沟道孔包括若干个上下连通的子器件沟道孔；所述虚拟沟道孔包括若干个上下连通的子虚拟沟道孔。
可选地，所述半导体结构还包括若干个与所述虚拟沟道孔一一对应且位于所述虚拟沟道孔的下方的第二底部外延层。
可选地，所述介质阻挡层的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。
可选地，所述介质阻挡层还形成于所述虚拟沟道孔周围的所述半导体结构及所述掩膜层上。
可选地，所述介质阻挡层中还形成有间隙腔。
可选地，所述虚拟沟道孔的特征尺寸介于所述器件沟道孔的特征尺寸的1-1.5倍之间。
可选地，所述掩膜层包括依次形成于所述半导体结构上的第一掩膜层及第二掩膜层。
可选地，所述第二掩膜层与所述第二功能层的选择比介于20:1-40：1之间；所述第一掩膜层与所述第二功能层的选择比介于20:1-40：1之间。
可选地，形成所述掩膜层过程中还包括去除所述第二掩膜层及基于所述第一掩膜层形成填充掩膜层的步骤，具体包括：
于所述半导体结构上形成至少覆盖所述器件沟道孔及所述虚拟沟道孔的掩膜材料层，所述掩膜材料层自下而上依次包括第一掩膜材料层及第二掩膜材料层；
于所述掩膜材料层上形成图形化的光刻胶层，所述图形化的光刻胶层对应覆盖所述器件沟道孔且显露所述虚拟沟道孔；
去除所述图形化的光刻胶层、所述虚拟沟道孔上方的所述第二掩膜材料层以及所述虚拟沟道孔上方的部分所述第一掩膜材料层，以于所述器件沟道孔上方形成所述第一掩膜层及第二掩膜层，于所述虚拟沟道孔上方形成中间掩膜层；
以所述虚拟沟道孔上方的所述中间掩膜层作为阻挡去除所述第二掩膜层；
去除所述中间掩膜层及部分所述第一掩膜层，以显露所述虚拟沟道孔并于所述器件沟道孔上方形成所述填充掩膜层，且基于所述填充掩膜层填充所述介质阻挡层。
可选地，所述第一掩膜层包括碳层，所述第二掩膜层包括氮氧化硅层，所述第二功能层包括多晶硅层。
本发明还提供一种半导体器件结构，其中，所述半导体器件结构优选采用本发明提供的半导体器件结构的制备方法制备，当然，也可以采用其他制备方法得到，所述半导体器件结构包括：
半导体结构，所述半导体结构包括若干个器件沟道孔、虚拟沟道孔以及若干个与所述器件沟道孔一一对应且位于所述器件沟道孔的下方的第一底部外延层，其中，所述虚拟沟道孔的特征尺寸大于所述器件沟道孔的特征尺寸；
第一功能层及第二功能层，所述第一功能层形成于所述器件沟道孔的内壁上，且所述第一功能层上形成有显露所述第一底部外延层的开口，所述第二功能层形成于所述虚拟沟道孔的内壁上；
介质阻挡层，至少填充于所述虚拟沟道孔中，其中，所述介质阻挡层先于所述开口形成，且所述开口基于所述介质阻挡层形成。
可选地，所述半导体结构包括衬底及形成于所述衬底上的叠层结构，所述叠层结构包括交替叠置的牺牲层及介质层，其中，所述器件沟道孔及所述虚拟沟道孔均形成于所述叠层结构中，所述第一底部外延层形成于所述叠层结构中并延伸至所述衬底中。
可选地，所述第一功能层包括自所述器件沟道孔的侧壁向内依次排布的第一功能侧壁层及第一沟道层；所述第二功能层包括自所述虚拟沟道孔的侧壁向内依次排布的第二功能侧壁层及第二沟道层。
可选地，所述器件沟道孔包括若干个上下连通的子器件沟道孔；所述虚拟沟道孔包括若干个上下连通的子虚拟沟道孔。
可选地，所述半导体结构还包括若干个与所述虚拟沟道孔一一对应且位于所述虚拟沟道孔的下方的第二底部外延层。
可选地，所述介质阻挡层的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。
可选地，所述介质阻挡层还形成于所述虚拟沟道孔周围的所述半导体结构及所述掩膜层上。
可选地，所述虚拟沟道孔的特征尺寸介于所述器件沟道孔的特征尺寸的1-1.5倍之间。
可选地，所述介质阻挡层中还形成有间隙腔。
如上所述，本发明的半导体器件结构及其制备方法，在制备过程中，在虚拟沟道孔中填充介质阻挡层进行保护，防止器件工艺过程对虚拟沟道孔中的结构造成损害，可以防止在器件沟道孔进行第一功能层底部打开时对虚拟沟道孔中的结构造成损害，如防止对第二底部外延层在上述过程中进行刻穿，还可以防止对虚拟沟道孔的内部连接处造成破坏，从而有利于防止上述情况所造成的器件的漏电，有利于提高器件性能。
附图说明
图1显示为本发明的半导体器件结构制备方法的流程图。
图2显示为本发明实施例半导体器件结构制备中提供半导体结构的结构示意图。
图3显示为本发明实施例半导体器件结构制备中形成掩膜材料层的结构示意图。
图4显示为本发明实施例半导体器件结构制备中形成图形化的光刻胶层的结构示意图。
图5显示为本发明实施例半导体器件结构制备中形成掩膜层的结构示意图。
图6显示为本发明实施例半导体器件结构制备中形成介质阻挡层的结构示意图。
图7显示为本发明实施例半导体器件结构制备中形成中间掩膜层的结构示意图。
图8显示为本发明实施例半导体器件结构制备中去除第二掩膜层的结构示意图。
图9显示为本发明实施例半导体器件结构制备中形成填充掩膜层及介质阻挡层的示意图。
图10显示为本发明实施例半导体器件结构制备中去除掩膜层及半导体结构上的介质阻挡层的结构示意图。
图11显示为本发明实施例半导体器件结构制备中打开器件沟道孔底部的第一功能层以显露第一底部外延层的结构示意图。
元件标号说明
100 半导体结构
101 衬底
102 介质层
103 牺牲层
104 器件沟道孔
105 虚拟沟道孔
106 第一功能层
106a 开口
107 第一功能侧壁层
108 第一沟道层
109 第二功能层
110 第二功能侧壁层
111 第二沟道层
112 第一底部外延层
113 第二底部外延层
114 掩膜材料层
115 第一掩膜材料层
116 第二掩膜材料层
117 图形化的光刻胶层
118 第一掩膜层
119 第二掩膜层
120 掩膜层
121 介质阻挡层
122 间隙腔
123 中间掩膜层
124 填充掩膜层
200 叠层结构
S1～S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
提供半导体结构，所述半导体结构包括若干个器件沟道孔、虚拟沟道孔以及若干个与所述器件沟道孔一一对应且位于所述器件沟道孔的下方的第一底部外延层，其中，所述虚拟沟道孔的特征尺寸大于所述器件沟道孔的特征尺寸，且所述器件沟道孔的内壁上形成有第一功能层，所述虚拟沟道孔的内壁上形成有第二功能层；
于所述半导体结构上形成显露所述虚拟沟道孔且覆盖所述器件沟道孔的掩膜层；
在所述掩膜层的遮挡下至少于所述虚拟沟道孔中填充介质阻挡层；以及
去除所述掩膜层以及所述器件沟道孔底部的所述第一功能层以显露所述第一底部外延层。
下面将结合附图详细说明本发明的半导体器件结构及其制备工艺。
实施例一：
如图1中的S1及图2所示，提供半导体结构100，所述半导体结构100包括若干个器件沟道孔104、虚拟沟道孔105以及若干个与所述器件沟道孔104一一对应且位于所述器件沟道孔104的下方的第一底部外延层112，其中，所述虚拟沟道孔105的特征尺寸大于所述器件沟道孔104的特征尺寸，且所述器件沟道孔104的内壁上形成有第一功能层106，所述虚拟沟道孔105的内壁上形成有第二功能层109。
具体的，所述半导体结构100可以包括单层材料层或由多层材料层构成的叠层结构，还可以包括硅材料层、锗材料层、SOI(Silicon-on-insulator，绝缘体上硅)等。在一示例中，如图2所示，所述半导体结构100包括衬底101及形成于所述衬底101上的叠层结构200，所述叠层结构200包括交替叠置的牺牲层103及介质层102，其中，所述器件沟道孔104及所述虚拟沟道孔105均形成于所述叠层结构200中，所述第一底部外延层112形成于所述叠层结构200中并延伸至所述衬底101中，可选地，所述第一功能层106与所述第一底部外延层112相接触，另外，后续工艺中，所述器件沟道孔104底部的所述第一功能层106被打开从而显露所述第一底部外延层112，以用于进行漏极连接。当然，还可以是在该过程中顶部的部分所述第一底部外延层112也被消耗掉。在一示例中，所述半导体结构100还包括若干个与所述虚拟沟道孔105一一对应且位于所述虚拟沟道孔105的下方的第二底部外延层113。在一示例中，所述第一底部外延层112与所述第二底部外延层113的结构及材料相同，二者基于同一工艺制备。该示例中，所述衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等。在其它实施例中，所述衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等。所述衬底101还可以为叠层结构，例如硅/锗硅叠层等。本实施例中，所述衬底101包括单晶硅衬底。另外，所述衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等。所述衬底101中还可以具有外围电路。
另外，所述叠层结构200包括交替层叠的介质层102及牺牲层103，所述叠层结构200的所述介质层102包括但不限于二氧化硅层，所述叠层结构200的所述牺牲层103包括但不限于氮化硅层。可选地，所述介质层102与所述牺牲层103在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层103时所述介质层102几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构200。在一示例中，所述叠层结构200可以包括由下至上依次交替叠置的所述介质层102及所述牺牲层103，所述叠层结构200的底层及顶层均为所述介质层102，位于顶层的所述介质层102的上表面即为所述叠层结构200的上表面。所述叠层结构200内所述介质层102及所述牺牲层103的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构200内所述介质层102及所述牺牲层103的层数及厚度可以根据实际需要进行设定，此处不做限定。
作为示例，所述第一功能层106包括自所述器件沟道孔104的侧壁向内依次排布的第一功能侧壁层107及第一沟道层108；所述第二功能层109包括自所述虚拟沟道孔105的侧壁向内依次排布的第二功能侧壁层110及第二沟道层111。其中，在一示例中，所述第一功能层106与所述第二功能层109的构成相同。例如，可选地，所述第一功能侧壁层107自所述器件沟道孔104的侧壁至中心的方向依次包括阻挡层、存储层以及隧穿层(图中未示出)，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述阻挡层；优选地，本实施例中，采用原子层沉积工艺于所述器件沟道孔104的侧壁表面形成所述阻挡层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述存储层；优选地，本实施例中，采用原子层沉积工艺形成所述存储层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述隧穿层；优选地，本实施例中，采用原子层沉积工艺形成所述隧穿层。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述隧穿层包括氧化硅层，从而形成ONO结构的功能侧壁层。同理，所述第二功能层109中的所述第二功能侧壁层110也可以包括上述同样的材料层。进一步，所述第一功能侧壁层107及所述第二功能侧壁层110可以基于同一工艺形成。
另外，还于所述第一功能侧壁层107表面形成第一沟道层108。其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁的表面形成所述第一沟道层108；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁的表面形成所述第一沟道层108，在一示例中，所述第一沟道层108的材料可以包括多晶硅。同理，所述第二功能层109中的所述第二沟道层111也可以包括上述同样的材料层。进一步，所述第一沟道层108及所述第二沟道层111可以基于同一工艺形成。
具体的，所述虚拟沟道孔105的特征尺寸大于所述器件沟道孔104的特征尺寸，其中，在一示例中，进行上述特征尺寸的设计，可以是在刻蚀形成器件区的所述器件沟道孔104以及虚拟区的所述虚拟沟道孔105时，有利于缓解上述刻蚀过程中的负载效应等不同问题。负载效应是指在上述刻蚀阶段，器件区和虚拟区的孔密度(density)等不同，在上述孔刻蚀的阶段产生的副产物(例如，聚合物)更容易将虚拟沟道孔105堵住。所以进行设计时，将所述虚拟沟道孔105设计的比所述器件沟道孔104的特征尺寸大。作为示例，所述虚拟沟道孔105的特征尺寸介于所述器件沟道孔104的特征尺寸的1-1.5倍之间，例如，可以是1.2倍、1.25倍或1.3倍，一方面，大的虚拟沟道孔105的尺寸有利于副产物的进入，以提高孔刻蚀过程中的圆度及贯通性，从而可以进一步有利于其他材料层的填充，还可以有利于后续作为器件的支撑结构，另一方面，设置所述虚拟沟道孔105的特征尺寸小于所述器件沟道孔104的特征尺寸的1.5倍，以有利于合理进行各个所述虚拟沟道孔105的排布，从而有利于防止相邻的所述虚拟沟道孔105的相融合。在一可选示例中，所述虚拟沟道孔105周围还形成有栅极隔槽区域，以在该区域形成器件的栅极隔槽，以用于进行栅极层形成过程中牺牲层的腐蚀，即所述器件沟道孔104、所述虚拟沟道孔105和所述栅极隔槽区域依次排布。
如图1中的S2及图3-5所示，于所述半导体结构100上形成显露所述虚拟沟道孔105且覆盖所述器件沟道孔104的掩膜层120，在一示例中，所述掩膜层120显露所述虚拟沟道孔105及所述虚拟沟道孔105周围的所述半导体结构100，以有利于后续形成的所述介质阻挡层121有效的覆盖所述第二功能层109的顶部，进一步，有利于所述介质阻挡层121有效的覆盖所述第二沟道层111，从而有利于对其进行保护。
作为示例，如图5所示，所述掩膜层120包括依次形成于所述半导体结构100上的第一掩膜层及第二掩膜层。在一示例中，其形成过程可以是：如图3所示，于所述半导体结构100上形成至少覆盖所述器件沟道孔104及所述虚拟沟道孔105的掩膜材料层，所述掩膜材料层自下而上依次包括第一掩膜材料层115及第二掩膜材料层116，在一可选示例中，所述第一掩膜材料层115的材料可以包括碳，所述第二掩膜材料层116的材料可以包括氮氧化硅；接着，如图4所示，于所述掩膜材料层上形成图形化的光刻胶层117，所述图形化的光刻胶层117对应覆盖所述器件沟道孔104且显露所述虚拟沟道孔105；最后，如图5所示，基于所述图形化的光刻胶层117形成所述掩膜层120，使得所述第一掩膜材料层115转换为第一掩膜层118，所述第二掩膜材料层116转换为第二掩膜层119，其中，可以采用干法刻蚀工艺基于所述图形化的光刻胶层117对所述第一掩膜材料层115及所述第二掩膜材料层116进行刻蚀，例如，在一示例中，可以是基于所述图形化的光刻胶层117先对所述第二掩膜材料层116进行刻蚀，例如，对于氮氧化硅材料构成的所述第二掩膜材料层116，可以采用SF6/CH2F2/N2/HE进行刻蚀，以将所述图形化的光刻胶层117上的图形转移至所述第二掩膜材料层116上，得到所述第二掩膜层119，再基于所述第二掩膜层119刻蚀所述第一掩膜材料层115，例如，对于碳材料构成的所述第一掩膜材料层115，可以采用O2/COS进行刻蚀，以将所述第二掩膜层119上的图形转移至所述第一掩膜材料层115中，得到所述第一掩膜层118。
如图1中的S3及图6所示，在所述掩膜层120的遮挡下至少于所述虚拟沟道孔105中填充介质阻挡层121。其中，在一示例中，所述介质阻挡层121的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。其形成工艺优选为原子层沉积工艺。作为示例，所述介质阻挡层121中还形成有间隙腔122，从而有利于缓解周围应力，提供器件结构的稳定性。
另外，在一可选示例中，所述介质阻挡层121还形成于所述虚拟沟道孔105周围的所述半导体结构100，进一步可选地，所述介质阻挡层121还形成于所述虚拟沟道孔105周围的所述半导体结构100及所述掩膜层120上。从而有利于对所述第二功能层109的保护。
如图1中的S4及图10-11所示，去除所述掩膜层120以及所述器件沟道孔104底部的所述第一功能层106以显露所述第一底部外延层112，也即所述第一功能层106上形成显露所述第一底部外延层112的开口106a。进一步，当所述介质阻挡层121还形成在所述半导体结构100上时，还去除所述半导体结构100上的所述介质阻挡层121。另外，如图11所示，在所述虚拟沟道孔105中填充有所述介质阻挡层121的条件下进行所述器件沟道孔104底部的所述第一功能层106的去除，从而可以使得去除所述第一功能层106显露所述第一底部外延层112的工艺不对所述虚拟沟道孔105产生影响，从而也就解决了虚拟沟道孔105的存在，在半导体器件制备工艺中对器件性能等可能造成的影响。例如，所述虚拟沟道孔105的特征尺寸大于所述器件沟道孔104的特征尺寸，在刻蚀打开底部的所述第一功能层106时，如果所述虚拟沟道孔105仍然显露，不进行所述介质阻挡层121的填充，刻蚀离子则会进入到所述虚拟沟道孔105中，且由于其特征尺寸大，则进入的等离子体会更多，从而会更深的打入下方材料中，影响器件性能，还可以在刻蚀过程中会吃掉其下方的所述第二底部外延层113，甚至穿透所述第二底部外延层113进入其下方的衬底101材料中，从而产生漏电，而本发明的制备方法则可以解决上述技术问题。
另外，在一示例中，所述器件沟道孔104包括若干个上下连通的子器件沟道孔104；所述虚拟沟道孔105包括若干个上下连通的子虚拟沟道孔105。该示例中，进入所述虚拟沟道孔105中的刻蚀等离子体容易对上下连通的子虚拟沟道孔105的连接处(joint overlayshift)的边缘材料(如第二沟道层111材料多晶硅)造成损害，从而造成漏电，而本发明的制备方法则可以解决上述技术问题。另外，在一示例中，设计侧壁剩余多晶硅的厚度大于3nm，有利于防止漏电。
作为示例，所述第二掩膜层与所述第二功能层109的选择比介于20：1-40：1之间，在一可选示例中，可以选择为25:1、28:1、30:1、34:1或38:1；所述第一掩膜层与所述第二功能层109的选择比大于介于20：1-40：1之间，在一可选示例中，可以选择为25:1、28:1、30:1、34:1或38:1。该示例中，控制所述第一掩膜层及所述第二掩膜层与所述第二功能层109的选择比，从而有利于在所述第一掩膜层及所述第二掩膜层的去除过程中不损害所述第二功能层109，进一步，在所述第一掩膜层及所述第二掩膜层的去除过程中不损害所述第二沟道层111，在一示例中，设计所述第二掩膜层与所述第二功能层109的选择比介于20：1-40：1之间，或者，所述第一掩膜层与所述第二功能层109的选择比介于20：1-40：1之间，当然，也可以是二者均匀设计为选择比介于20：1-40：1之间，从而进一步有利于所述第一掩膜层及所述第二掩膜层的厚度控制，有利于提高器件的性能，在一示例中，所述第二掩膜层选择为氮氧化硅层，所述第一掩膜层选择为碳层，所述第二沟道层111的材料选择为多晶硅，设计氮氧化硅和多晶硅的选择比介于20：1-40：1之间，从而有利于保护虚拟区顶部的多晶硅，防止其在刻蚀过程中受到损害，防止器件漏电。
实施例二：
本实施例二与实施例一的不同在于在形成所述掩膜层120的过程中还包括去除所述第二掩膜层及基于所述第一掩膜层形成填充掩膜层124的步骤，参见图7-9所示，其他工艺步骤及相关结构等可以参考实施例一，在此不再赘述，本实施例的步骤具体包括：
首先，如图3所示，于所述半导体结构100上形成至少覆盖所述器件沟道孔104及所述虚拟沟道孔105的掩膜材料层，所述掩膜材料层自下而上依次包括第一掩膜材料层115及第二掩膜材料层116；
接着，如图4所示，于所述掩膜材料层上形成图形化的光刻胶层117，所述图形化的光刻胶层117对应覆盖所述器件沟道孔104且显露所述虚拟沟道孔105；
继续，如图7所示，去除所述图形化的光刻胶层117、所述虚拟沟道孔105上方的所述第二掩膜材料层116以及所述虚拟沟道孔105上方的部分所述第一掩膜材料层115，以于所述器件沟道孔104上方形成所述第一掩膜层及第二掩膜层，于所述虚拟沟道孔105上方形成中间掩膜层123；此时，在所述第一掩膜材料层115上形成了台阶，所述器件沟道孔104上方的所述第一掩膜材料层115转换成第一掩膜层，所述器件沟道孔104上方的所述第二掩膜材料层116转换成第二掩膜层，所述虚拟沟道孔105上方剩余的所述第一掩膜材料层115转换成所述中间掩膜层123。
接着，如图8所示，以所述虚拟沟道孔105上方的所述中间掩膜层123作为阻挡去除所述第二掩膜层；从而在上述过程中也不会对所述虚拟沟道孔105中的材料层产生影响。
最后，如图9所示，去除所述中间掩膜层123及部分所述第一掩膜层，以显露所述虚拟沟道孔105并于所述器件沟道孔104上方形成所述填充掩膜层124，且基于所述填充掩膜层124填充所述介质阻挡层121，该步骤中，由于之前在所述第一掩膜材料层115中形成台阶，从而在去除所述虚拟沟道孔105上方的所述中间掩膜层123时使得所述器件沟道孔104上方还形成有所述填充掩膜层124，在一可选示例中，所述介质阻挡层121可以形成于所述填充掩膜层124上。
通过上述工艺步骤，在沉积所述介质阻挡层121之前先去除掉所述第二掩膜层，从而可以防止在形成介质阻挡层121并对其进行刻蚀去除半导体结构100上方的材料层时，去除所述第二掩膜层的过程对所述虚拟沟道孔105中的材料层造成的损害，如对所述第二沟道层111造成损害。作为示例，所述第一掩膜层包括碳层，所述第二掩膜层包括氮氧化硅层，所述第二功能层109包括多晶硅层，该示例中，氮氧化硅层在所述介质阻挡层121形成之前已经去除掉，碳层与多晶硅层有足够高的选择比，可以保证在形成所述介质阻挡层121后的所述第一掩膜层去除过程中不会对所述多晶硅层造成影响，为后续所述第一功能层106底部打开提供了工艺窗口。
实施例三：
本发明还提供一种半导体器件结构，所述半导体器件结构优选采用本发明提供的半导体器件结构的制备方法制备，当然，也可以采用其他制备方法得到，本实施例中的所述半导体器件结构的构成及各材料层的相关特征可以参考实施例一及实施例二的描述，在此不再赘述。
本实施例中，所述半导体器件结构包括：半导体结构100、第一功能层106及第二功能层109以及介质阻挡层121，其中：
所述半导体结构100包括若干个器件沟道孔104、虚拟沟道孔105以及若干个与所述器件沟道孔104一一对应且位于所述器件沟道孔104的下方的第一底部外延层112，其中，所述虚拟沟道孔105的特征尺寸大于所述器件沟道孔104的特征尺寸；
所述第一功能层106形成于所述器件沟道孔104的内壁上，且所述第一功能层106上形成有显露所述第一底部外延层112的开口106a，所述第二功能层109形成于所述虚拟沟道孔105的内壁上；
所述介质阻挡层121至少填充于所述虚拟沟道孔105中，其中，所述介质阻挡层121先于所述开口106a形成，且所述开口106a基于所述介质阻挡层121形成。所述介质阻挡层121形成之后，再对所述器件沟道孔104上的所述第一功能层106进行刻蚀以形成所述开口106a，在所述虚拟沟道孔105中填充有所述介质阻挡层121的条件下进行所述器件沟道孔104底部的所述第一功能层106的去除，从而可以使得去除所述第一功能层106显露所述第一底部外延层112的工艺不对所述虚拟沟道孔105产生影响。一方面，可以防止大量的等离子体进入所述虚拟沟道孔105中时，会更深的打入下方材料中，影响器件性能，甚至穿透所述第二底部外延层113进入其下方的衬底101材料中，从而产生的器件的漏电；另一方面，也可以防止大量的等离子体轰击损害所述虚拟沟道孔105的侧壁，对其侧壁上形成的材料层造成损害，如对所述第二功能层109造成损害，从而导致的器件的漏电。
作为示例，所述半导体结构100包括衬底101及形成于所述衬底101上的叠层结构200，所述叠层结构200包括交替叠置的牺牲层103及介质层102，其中，所述器件沟道孔104及所述虚拟沟道孔105均形成于所述叠层结构200中，所述第一底部外延层112形成于所述叠层结构200中并延伸至所述衬底101中。
作为示例，所述第一功能层106包括自所述器件沟道孔104的侧壁向内依次排布的第一功能侧壁层107及第一沟道层108；所述第二功能层109包括自所述虚拟沟道孔105的侧壁向内依次排布的第二功能侧壁层110及第二沟道层111。
作为示例，所述器件沟道孔104包括若干个上下连通的子器件沟道孔104；所述虚拟沟道孔105包括若干个上下连通的子虚拟沟道孔105。
作为示例，所述半导体结构100还包括若干个与所述虚拟沟道孔105一一对应且位于所述虚拟沟道孔105的下方的第二底部外延层113。
作为示例，所述介质阻挡层121的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。
作为示例，所述介质阻挡层121还形成于所述虚拟沟道孔105周围的所述半导体结构100及所述掩膜层120上。
作为示例，所述虚拟沟道孔105的特征尺寸介于所述器件沟道孔104的特征尺寸的1-1.5倍之间。
作为示例，所述介质阻挡层121中还形成有间隙腔122。
综上所述，本发明的半导体结构及其制备方法，在制备过程中，在虚拟沟道孔中填充介质阻挡层进行保护，防止器件工艺过程对虚拟沟道孔中的结构造成损害，可以防止在器件沟道孔进行第一功能层底部打开时对虚拟沟道孔中的结构造成损害，如防止对第二底部外延层在上述过程中进行刻穿，还可以防止对虚拟沟道孔的内部连接处造成破坏，从而有利于防止上述情况所造成的器件的漏电，有利于提高器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (22)
1.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体结构，所述半导体结构包括若干个器件沟道孔、虚拟沟道孔以及若干个与所述器件沟道孔一一对应且位于所述器件沟道孔的下方的第一底部外延层，其中，所述虚拟沟道孔的特征尺寸大于所述器件沟道孔的特征尺寸，且所述器件沟道孔的内壁上形成有第一功能层，所述虚拟沟道孔的内壁上形成有第二功能层；
于所述半导体结构上形成显露所述虚拟沟道孔且覆盖所述器件沟道孔的掩膜层；
在所述掩膜层的遮挡下至少于所述虚拟沟道孔中填充介质阻挡层；以及
去除所述掩膜层以及所述器件沟道孔底部的所述第一功能层以显露所述第一底部外延层。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述半导体结构包括衬底及形成于所述衬底上的叠层结构，所述叠层结构包括交替叠置的牺牲层及介质层，其中，所述器件沟道孔及所述虚拟沟道孔均形成于所述叠层结构中，所述第一底部外延层形成于所述叠层结构中并延伸至所述衬底中。
3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述第一功能层包括自所述器件沟道孔的侧壁向内依次排布的第一功能侧壁层及第一沟道层；所述第二功能层包括自所述虚拟沟道孔的侧壁向内依次排布的第二功能侧壁层及第二沟道层。
4.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述器件沟道孔包括若干个上下连通的子器件沟道孔；所述虚拟沟道孔包括若干个上下连通的子虚拟沟道孔。
5.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述半导体结构还包括若干个与所述虚拟沟道孔一一对应且位于所述虚拟沟道孔的下方的第二底部外延层。
6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述介质阻挡层的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。
7.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述介质阻挡层还形成于所述虚拟沟道孔周围的所述半导体结构及所述掩膜层上。
8.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述介质阻挡层中还形成有间隙腔。
9.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述虚拟沟道孔的特征尺寸介于所述器件沟道孔的特征尺寸的1-1.5倍之间。
10.根据权利要求1-9中任意一项所述的半导体器件结构的制备方法，其特征在于，所述掩膜层包括依次形成于所述半导体结构上的第一掩膜层及第二掩膜层。
11.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，所述第二掩膜层与所述第二功能层的选择比介于20:1-40：1之间；所述第一掩膜层与所述第二功能层的选择介于20:1-40：1之间。
12.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，形成所述掩膜层的过程中还包括去除所述第二掩膜层及基于所述第一掩膜层形成填充掩膜层的步骤，其中，具体步骤包括：
于所述半导体结构上形成至少覆盖所述器件沟道孔及所述虚拟沟道孔的掩膜材料层，所述掩膜材料层自下而上依次包括第一掩膜材料层及第二掩膜材料层；
于所述掩膜材料层上形成图形化的光刻胶层，所述图形化的光刻胶层对应覆盖所述器件沟道孔且显露所述虚拟沟道孔；
去除所述图形化的光刻胶层、所述虚拟沟道孔上方的所述第二掩膜材料层以及所述虚拟沟道孔上方的部分所述第一掩膜材料层，以于所述器件沟道孔上方形成所述第一掩膜层及第二掩膜层，于所述虚拟沟道孔上方形成中间掩膜层；
以所述虚拟沟道孔上方的所述中间掩膜层作为阻挡去除所述第二掩膜层；
去除所述中间掩膜层及部分所述第一掩膜层，以显露所述虚拟沟道孔并于所述器件沟道孔上方形成所述填充掩膜层，且基于所述填充掩膜层填充所述介质阻挡层。
13.根据权利要求12所述的半导体器件结构的制备方法，其特征在于，所述第一掩膜层包括碳层，所述第二掩膜层包括氮氧化硅层，所述第二功能层包括多晶硅层。
14.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体结构，所述半导体结构包括若干个器件沟道孔、虚拟沟道孔以及若干个与所述器件沟道孔一一对应且位于所述器件沟道孔的下方的第一底部外延层，其中，所述虚拟沟道孔的特征尺寸大于所述器件沟道孔的特征尺寸；
第一功能层及第二功能层，所述第一功能层形成于所述器件沟道孔的内壁上，且所述第一功能层上形成有显露所述第一底部外延层的开口，所述第二功能层形成于所述虚拟沟道孔的内壁上；
介质阻挡层，至少填充于所述虚拟沟道孔中，其中，所述介质阻挡层先于所述开口形成，且所述开口基于所述介质阻挡层形成。
15.根据权利要求14所述的半导体器件结构，其特征在于，所述半导体结构包括衬底及形成于所述衬底上的叠层结构，所述叠层结构包括交替叠置的牺牲层及介质层，其中，所述器件沟道孔及所述虚拟沟道孔均形成于所述叠层结构中，所述第一底部外延层形成于所述叠层结构中并延伸至所述衬底中。
16.根据权利要求14所述的半导体器件结构，其特征在于，所述第一功能层包括自所述器件沟道孔的侧壁向内依次排布的第一功能侧壁层及第一沟道层；所述第二功能层包括自所述虚拟沟道孔的侧壁向内依次排布的第二功能侧壁层及第二沟道层。
17.根据权利要求14所述的半导体器件结构，其特征在于，所述器件沟道孔包括若干个上下连通的子器件沟道孔；所述虚拟沟道孔包括若干个上下连通的子虚拟沟道孔。
18.根据权利要求14所述的半导体器件结构，其特征在于，所述半导体结构还包括若干个与所述虚拟沟道孔一一对应且位于所述虚拟沟道孔的下方的第二底部外延层。
19.根据权利要求14所述的半导体器件结构，其特征在于，所述介质阻挡层的材料包括氧化硅、氮化硅以及光刻胶中的任意一种。
20.根据权利要求14所述的半导体器件结构，其特征在于，所述介质阻挡层还形成于所述虚拟沟道孔周围的所述半导体结构及所述掩膜层上。
21.根据权利要求14所述的半导体器件结构，其特征在于，所述虚拟沟道孔的特征尺寸介于所述器件沟道孔的特征尺寸的1-1.5倍之间。
22.根据权利要求14-21中任意一项所述的半导体器件结构，其特征在于，所述介质阻挡层中还形成有间隙腔。
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