CN110600422A - 3d nand闪存及制备方法 - Google Patents
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Abstract
本发明提供一种3D NAND闪存及制备方法，包括如下步骤：提供半导体衬底，半导体衬底上形成有叠层结构，叠层结构包括交替叠置的第一牺牲层及第二牺牲层；于叠层结构内形成沟道通孔及虚拟沟道通孔；于沟道通孔的侧壁表面形成功能侧壁，于功能侧壁的表面及沟道通孔的底部形成沟道层，并于虚拟沟道通孔内形成填充牺牲层；于叠层结构内形成栅极间隙；基于栅极间隙去除第一牺牲层以形成牺牲间隙；于牺牲间隙内形成栅极层；及去除填充牺牲层，以释放虚拟沟道通孔；并基于虚拟沟道通孔去除第二牺牲层以形成镂空间隙。本发明3D NAND闪存中栅极层之间设置为镂空间隙，相邻栅极层之间均为空气间隙，可以有效降低电容耦合效应，且可以减小甚至避免漏电流。
Description
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND闪存及制备方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层(一般为氮化硅层)及栅间介质层(一般为氧化硅层)交替叠置的叠层结构，然后在将所述牺牲层去除并填充形成栅极层(即栅极字线层，一般为钨层)以得到3D NAND闪存。随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数(所述牺牲层与栅间介质层的层数及所述栅极层与所述栅间介质层的层数)也需随之显著增加，譬如，由32层发展到64层，再到96层甚至128层等等。然而，随着3D NAND闪存中堆叠的层数的增加，其制程难度随着增大，沟道通孔的深度增加，使得部分层的台阶覆盖性(Step Coverage)逐渐变差，栅极层之间及存储单元之间存在电容耦合效应，而电容耦合效应的存在会使得所述3D NAND闪存的开启电压(Vt)分布变宽；同时，为了实现3D NAND闪存中堆叠的层数的增加，所述牺牲层的厚度(即所述栅极层的厚度)及所述栅间介质层的厚度均需要减小，而所述牺牲层的厚度及所述栅间介质层的厚度的减小会导致漏电流的发生，且会进一步增加电容耦合效应。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存及制备方法，用于解决现有技术中3D NAND闪存随着叠层的层数的增加、牺牲层的厚度及栅间介质层的厚度减小而导致的电容耦合效应及漏电流的问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括如下步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的第一牺牲层及第二牺牲层；
于所述叠层结构内形成沟道通孔及虚拟沟道通孔；
于所述沟道通孔的侧壁表面形成功能侧壁，于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层，并于所述虚拟沟道通孔内形成填充牺牲层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；及
去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。
可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成存储层；及
于所述存储层的表面形成隧穿层。
可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁之前还包括于所述沟道通孔的底部及所述虚拟沟道通孔的底部形成外延层的步骤；于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
可选地，所述叠层结构的上表面还形成有第一覆盖介质层，于所述叠层结构内形成沟道通孔及虚拟沟道通孔之前还包括如下步骤：
对所述叠层结构进行刻蚀，以使得所述叠层结构的边缘呈阶梯状；及
形成第二覆盖介质层，所述第二覆盖介质层至少覆盖所述叠层结构的阶梯状边缘；
形成所述填充绝缘层及所述填充牺牲层之后且形成所述栅极间隙之前还包括如下步骤：
于所述第一覆盖介质层内形成连接部，所述连接部位于所述沟道通孔的顶部及所述虚拟沟道通孔的顶部，且位于所述沟道通孔顶部的所述连接部与所述功能侧壁及所述沟道层相接触，位于所述虚拟沟道通孔顶部的所述连接部与所述填充牺牲层相接触；及
于所述第一覆盖介质层的上表面形成第三覆盖介质层，所述第三覆盖介质层覆盖所述第一覆盖介质层的上表面、所述第二覆盖介质层的上表面及所述连接部。
可选地，去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙包括如下步骤：
于所述第三覆盖介质层内形成开口，所述开口暴露出位于所述虚拟沟道通孔顶部的所述连接部；
去除位于所述虚拟沟道通孔顶部的所述连接部，以形成释放开口；及
基于所述释放开口去除所述填充牺牲层以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。
可选地，基于所述虚拟沟道通孔去除所述第二牺牲层以形成所述镂空间隙之后还包括如下步骤：于所述第三覆盖介质层的上表面形成第四覆盖介质层，所述第四覆盖介质层封堵所述虚拟沟道通孔的顶部开口。
可选地，所述半导体衬底上还形成有底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述底部叠层结构包括底层介质层及位于相邻所述底层介质层之间的底层牺牲层；所述沟道通孔、所述虚拟沟道通孔及所述栅极间隙均沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
可选地，于所述叠层结构内形成所述栅极间隙之后且基于所述栅极间隙去除所述第一牺牲层之前还包括如下步骤：
于所述栅极间隙的底部形成牺牲外延层，所述牺牲外延层的厚度大于所述底层牺牲层的上表面至所述栅极间隙底表面的间距；
于所述栅极间隙的侧壁形成绝缘隔离层；
去除所述牺牲外延层；
基于所述栅极间隙去除所述底层牺牲层以形成底部牺牲间隙；
于所述外延层的侧壁形成侧壁绝缘层；及
去除所述绝缘隔离层；
于所述牺牲间隙内形成所述栅极层同时于所述底部牺牲间隙内形成栅极层。
可选地，于所述牺牲间隙内形成所述栅极层之后且去除所述填充牺牲层之前还包括如下步骤：
于所述栅极间隙的侧壁再次形成绝缘隔离层；及
于所述栅极间隙内形成共源线。
本发明还提供一种3D NAND闪存，所述3D NAND闪存包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅极层及镂空间隙；
沟道通孔，位于所述叠层结构内；
虚拟沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
可选地，所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
存储层，位于所述阻挡层的表面；及
隧穿层，位于所述存储层的表面。
可选地，所述3D NAND闪存还包括：
外延层，位于所述沟道通孔的底部及所述虚拟沟道通孔的底部，且位于所述沟道通孔底部的所述外延层与所述沟道层相接触；及
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
可选地，所述3D NAND闪存还包括底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述底部叠层结构包括底层介质层及位于相邻所述底层介质层之间的栅极层；位于所述底部叠层结构内的所述栅极层与所述外延层之间设有侧壁绝缘层；所述沟道通孔及所述虚拟沟道通孔均沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
可选地，所述叠层结构的边缘呈阶梯状，所述3D NAND闪存还包括：
连接部，位于所述沟道通孔的顶部，且与所述功能侧壁及所述沟道层相接触；及
覆盖介质层，覆盖所述叠层结构的上表面、所述叠层结构的阶梯状边缘及所述连接部，且封堵所述虚拟沟道通孔的顶部开口。
可选地，所述3DNAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
共源线，位于所述栅极间隙内；及
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间。
如上所述，本发明的3D NAND闪存及制备方法，具有以下有益效果：
本发明3D NAND闪存中栅极层之间设置为镂空间隙，相邻栅极层之间均为空气间隙，由于空气的介电常数远小于栅间介质层的介电常数，可以有效降低电容耦合效应，且可以减小甚至避免漏电流。
附图说明
图1显示为本发明实施例一中提供的3D NAND闪存的制备方法的流程图。
图2显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤1)所得结构的截面结构示意图。
图3显示为本发明实施例一中提供的3D NAND闪存的制备方法中形成第二覆盖介质层后所得结构的截面结构示意图。
图4显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤2)所得结构的俯视结构示意图。
图5显示为沿图4中AA方向的截面结构示意图。
图6显示为沿图4中BB方向的截面结构示意图。
图7显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述沟道通孔及虚拟沟道通孔的底部形成外延层后所得结构的俯视结构示意图。
图8显示为沿图7中AA方向的截面结构示意图。
图9显示为沿图7中BB方向的截面结构示意图。
图10显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤3)所得结构的俯视结构示意图。
图11显示为沿图10中AA方向的截面结构示意图。
图12显示为沿图10中BB方向的截面结构示意图。
图13显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述沟道通孔内形成填充绝缘层后所得结构的俯视结构示意图。
图14显示为沿图13中AA方向的截面结构示意图。
图15显示为沿图13中BB方向的截面结构示意图。
图16显示为本发明实施例一中提供的3D NAND闪存的制备方法中形成第三覆盖介质层后所得结构的俯视结构示意图。
图17显示为沿图16中AA方向的截面结构示意图。
图18显示为沿图16中BB方向的截面结构示意图。
图19显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤4)所得结构的俯视结构示意图。
图20显示为沿图19中BB方向的截面结构示意图。
图21显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述栅极间隙的底部形成牺牲外延层之后所得结构的俯视结构示意图。
图22显示为沿图21中BB方向的截面结构示意图。
图23及图25显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述栅极间隙的侧壁形成绝缘隔离层之后所得结构的俯视结构示意图。
图24显示为沿图23中BB方向的截面结构示意图。
图26显示为沿图25中BB方向的截面结构示意图。
图27显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除所述牺牲外延层之后所得结构的俯视结构示意图。
图28显示为沿图27中BB方向的截面结构示意图。
图29显示为显示为本发明实施例一中提供的3D NAND闪存的制备方法中基于所述栅极间隙去除所述底层牺牲层以形成底部牺牲间隙之后所得结构的截面结构示意图。
图30显示为显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述外延层的侧壁形成侧壁绝缘层之后所得结构的截面结构示意图。
图31显示为显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除所述绝缘隔离层之后所得结构的俯视结构示意图。
图32显示为沿图31中BB方向的截面结构示意图。
图33显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤5)所得结构的截面结构示意图。
图34显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤6)所得结构的俯视结构示意图。
图35显示为沿图34中AA方向的截面结构示意图。
图36显示为沿图34中BB方向的截面结构示意图。
图37显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除位于栅极间隙内的栅极材料层后所得结构的俯视结构示意图。
图38显示为沿图37中BB方向的截面结构示意图。
图39显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述栅极间隙的侧壁再次形成绝缘隔离层后所得结构的俯视结构示意图。
图40显示为沿图39中BB方向的截面结构示意图。
图41显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除栅极间隙底部的绝缘隔离层后所得结构的俯视结构示意图。
图42显示为沿图41中BB方向的截面结构示意图。
图43显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述栅极间隙内形成共源线后所得结构的俯视结构示意图。
图44显示为沿图43中BB方向的截面结构示意图。
图45显示为本发明实施例一中提供的3D NAND闪存的制备方法中于所述第三覆盖介质层内形成开口后所得结构的俯视结构示意图。
图46显示为沿图45中AA方向的截面结构示意图。
图47显示为沿图45中BB方向的截面结构示意图。
图48显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除位于所述虚拟沟道通孔顶部的所述连接部以形成释放开口后所得结构的俯视结构示意图。
图49显示为沿图48中AA方向的截面结构示意图。
图50显示为沿图48中BB方向的截面结构示意图。
图51显示为本发明实施例一中提供的3D NAND闪存的制备方法中基于所述释放开口去除所述填充牺牲层以释放所述虚拟沟道通孔，并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙后所得结构的俯视结构示意图。
图52显示为沿图51中AA方向的截面结构示意图。
图53显示为沿图51中BB方向的截面结构示意图。
图54显示为本发明实施例一中提供的3D NAND闪存的制备方法中形成第四覆盖介质层后所得结构的俯视结构示意图；且图54亦为本发明实施例二中提供的3D NAND闪存的俯视结构示意图。
图55显示为沿图54中AA方向的截面结构示意图。
图56显示为沿图54中BB方向的截面结构示意图。
元件标号说明
10 半导体衬底
11、19 叠层结构
111 第一牺牲层
112 第二牺牲层
12 沟道通孔
13 虚拟沟道通孔
14 功能侧壁
141 阻挡层
142 存储层
143. 隧穿层
15 沟道层
16 填充牺牲层
17 栅极间隙
18 牺牲间隙
191 栅极层
192 镂空间隙
20 外延层
21 填充绝缘层
22 覆盖介质层
221 第一覆盖介质层
222 第二覆盖介质层
223 第三覆盖介质层
2231 开口
2232 释放开口
224 第四覆盖介质层
23、30 底部叠层结构
231 底部介质层
232 底层牺牲层
24 牺牲外延层
25 绝缘隔离层
26 底部牺牲间隙
27 侧壁绝缘层
28 共源线
29 连接部
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实施例还提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括如下步骤：
1)提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的第一牺牲层及第二牺牲层；
2)于所述叠层结构内形成沟道通孔及虚拟沟道通孔；
3)于所述沟道通孔的侧壁表面形成功能侧壁，于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层，并于所述虚拟沟道通孔内形成填充牺牲层；
4)于所述叠层结构内形成栅极间隙；
5)基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；
6)于所述牺牲间隙内形成栅极层；及
7)去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。
在步骤1)中，请参阅图1中的S1步骤及图2，提供半导体衬底10，所述半导体衬底10上形成有叠层结构11，所述叠层结构11包括交替叠置的第一牺牲层111及第二牺牲层112。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅衬底。
需要说明的是，所述半导体衬底10可以为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述第一牺牲层111相较于所述第二牺牲层112具有较高的刻蚀选择比，以确保在后续去除所述第一牺牲层111时所述第二牺牲层112几乎不被去除；具体的，所述第一牺牲层111的材料可以包括但不仅限于氮化硅(Si3N4)层，所述第二牺牲层112的材料可以包括但不仅限于多晶硅层。
作为示例，所述叠层结构11可以包括由下至上依次交替叠置的所述第一牺牲层111及所述第二牺牲层112，即所述叠层结构11的底层及顶层均为所述第一牺牲层111，位于顶层的所述第一牺牲层111的上表面即为所述叠层结构11的上表面。
作为示例，所述叠层结构11内所述第一牺牲层111及所述第二牺牲层112的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构11内所述第一牺牲层111及所述第二牺牲层112的层数可以根据实际需要进行设定，此处不做限定。
作为示例，可以采用但不仅限于可以采用物理气相沉积(Physical VaporDeposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一牺牲层111及所述第二牺牲层112。
作为示例，所述叠层结构11的上表面还形成有第一覆盖介质层221，即步骤1)之后还包括于所述叠层结构11的上表面形成所述第一覆盖介质层221的步骤；具体的，可以采用但不仅限于可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述第一覆盖介质层221；所述第一覆盖介质层221可以包括但不仅限于二氧化硅(SiO2)层。所述第一覆盖介质层221可以完全覆盖所述叠层结构11的上表面。
作为示例，所述半导体衬底10上还形成有底部叠层结构23，所述底部叠层结构23位于所述半导体衬底10与所述叠层结构11之间，即于所述衬底10上形成所述叠层结构11之前还包括于所述半导体衬底10的上表面形成所述底部叠层结构23的步骤，所述叠层结构11形成于所述底部叠层结构23的上表面；所述底部叠层结构23可以包括底层介质层231及位于相邻所述底层介质层231之间的底层牺牲层232。
作为示例，所述底层介质层231可以包括但不仅限于氧化硅层，所述底层牺牲层232可以包括但不仅限于氮化硅层。
作为示例，请参阅图3，步骤1)之后还包括如下步骤：
对所述叠层结构11进行刻蚀，以使得所述叠层结构11的边缘呈阶梯状；及
形成第二覆盖介质层222，所述第二覆盖介质层222至少覆盖所述叠层结构11的阶梯状边缘。
具体的，可以采用光刻及刻蚀工艺对所述叠层结构11进行刻蚀。刻蚀后，可以为所述叠层结构11的至少一侧边缘呈阶梯状，也可以为所述叠层结构11相对的两侧边缘呈阶梯状，还可以为所述叠层结构11的各边缘均呈阶梯状。
具体的，所述叠层结构11呈阶梯状的边缘暴露出各层所述第一牺牲层111的部分上表面。
作为示例，可以采用可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述第二覆盖介质层222；所述第二覆盖介质层222可以包括但不仅限于氧化硅层。所述第二覆盖介质层222的上表面可以与所述第一覆盖介质层221的上表面相平齐，具体的，可以在形成所述第二介质层222后进行化学机械研磨，以使得所述第二覆盖介质层222的上表面与所述第一覆盖介质层221的上表面相平齐。
在步骤2)中，请参阅图1中的S2步骤及图4至图5，于于所述叠层结构11内形成沟道通孔12及虚拟沟道通孔13。
作为示例，步骤2)可以包括如下步骤：
2-1)于所述叠层结构11的上形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述沟道通孔12及所述虚拟沟道通孔13的形状及位置的开口图形；需要说明的是，当所述叠层结构11的上表面形成有所述第一覆盖介质层221时，所述图形化掩膜层形成于所述第一覆盖介质层221的上表面；
2-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述沟道通孔12及所述虚拟沟道通孔13，如图4至图6所示，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
2-3)去除所述图形化掩膜层。
作为示例，所述沟道通孔12及所述虚拟沟道通孔13的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
作为示例，所述沟道通孔12及所述虚拟沟道通孔13沿所述叠层结构11的厚度方向贯穿所述叠层结构11且延伸至所述半导体衬底10内。需要说明的是，当所述半导体衬底10的上表面形成有所述底部叠层结构23且所述叠层结构11的上表面形成有所述第一覆盖介质层221时，所述沟道通孔12及所述虚拟沟道通孔13均沿厚度方向贯穿所述第一覆盖介质层221、所述叠层结构11及所述底部叠层结构23且延伸至所述半导体衬底10内。
需要说明的是，所述沟道通孔12及所述虚拟沟道通孔13的排布方式可以根据实际需要进行设置，此处不做限定，图4中仅作为一种示例予以展示。
作为示例，如图7至图9所示，步骤2)之后还包括如下步骤：于所述沟道通孔12的底部及所述虚拟沟道通孔13的底部形成外延层20的步骤；具体的，可以采用但不仅限于选择性外延工艺(Selective Epi，SEG)形成所述外延层20。更为具体的，所述外延层20的上表面可以高于所述底部叠层结构23内的所述底层牺牲层232的上表面且低于所述底部叠层结构23内顶层的所述底部介质层231的上表面。
在步骤3)中，请参阅图1中的S3步骤及图10至图12，于所述沟道通孔12的侧壁表面形成功能侧壁14，于所述功能侧壁14的表面及所述沟道通孔12的底部形成沟道层15，并于所述虚拟沟道通孔13内形成填充牺牲层16。
作为示例，于所述沟道通孔12的侧壁表面形成所述功能侧壁14可以包括如下步骤：
3-1)于所述沟道通孔12的侧壁表面形成阻挡层141；
3-2)于所述阻挡层141的表面形成存储层142；及
3-3)于所述存储层142的表面形成隧穿层143。
需要说明的是，所述功能侧壁14可以同时形成于所述沟道通孔12的侧壁表面及所述沟道通孔12的底部；此时，形成所述功能侧壁14之后还包括去除位于所述沟道通孔12底部的所述功能侧壁14的步骤。
作为示例，步骤3-1)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述阻挡层141；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12的侧壁表面形成所述阻挡层141。步骤3-2)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述存储层142；优选地，本实施例中，采用原子层沉积工艺形成所述存储层142。步骤3-3)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述隧穿层143；优选地，本实施例中，采用原子层沉积工艺形成所述隧穿层143。
作为示例，所述阻挡层141可以包括但不仅限于氧化硅层，所述存储层142可以包括但不仅限于氮化硅层，所述隧穿层143可以包括但不仅限于氧化硅层。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述虚拟沟道通孔13内形成所述填充牺牲层16；所述填充牺牲层16的材料可以与所述第二牺牲层112的材料相同。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁14的表面及所述沟道通孔12的底部形成所述沟道层15；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁14的表面及所述沟道通孔12的底部形成所述沟道层14。
作为示例，所述沟道层15的材料可以包括多晶硅。当然，在其他示例中，所述沟道层14的材料还可以为其他的半导体材料。
作为示例，所述功能侧壁14与所述沟道层15的厚度之和可以小于所述沟道通孔12的宽度的一半，此时，形成所述沟道层15后所述沟道通孔12内还保留有填充绝缘层的预留空间。
作为示例，如图13至图15所示，步骤3)之后还包括于所述沟道通孔12内形成填充绝缘层21的步骤。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层21；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层21。
作为示例，所述填充绝缘层21的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层21可以填满所述沟道通孔12。
作为示例，请参阅图16至图18，形成所述填充绝缘层21及所述填充牺牲层16之后还包括如下步骤：
于所述第一覆盖介质层221内形成连接部29，所述连接部29位于所述沟道通孔12的顶部及所述虚拟沟道通孔13的顶部，且位于所述沟道通孔12顶部的所述连接部29与所述功能侧壁14及所述沟道层15相接触，位于所述虚拟沟道通孔13顶部的所述连接部29与所述填充牺牲层16相接触；及
于所述第一覆盖介质层221的上表面形成第三覆盖介质层223，所述第三覆盖介质层223覆盖所述第一覆盖介质层221的上表面、所述第二覆盖介质层222的上表面及所述连接部29。
需要说明的是，形成所述第三覆盖介质层223之后所得结构的俯视结构示意图16中，所述沟道通孔12、所述虚拟沟道通孔13、所述连接部29及所述功能侧壁14并不可见，图16中为了便于理解将上述结构予以示意出。
作为示例，所述连接部29的材料可以包括但不仅限于硅；所述第一覆盖介质层221、所述第二覆盖介质层222及所述第三覆盖介质层223均可以但不仅限于氧化硅层。
在步骤4)中，请参阅图1中的S4步骤及图19至图20，于所述叠层结构11内形成栅极间隙17。
作为示例，于所述叠层结构11内形成栅极间隙17可以包括如下步骤：
4-1)于所述叠层结构11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙17的形状及位置的开口图形；
4-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述栅极间隙17，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
4-3)去除所述图形化掩膜层。
作为示例，所述栅极间隙17的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙17沿所述叠层结构11的厚度方向贯穿所述叠层结构11且延伸至所述半导体衬底10内。需要说明的是，当所述半导体衬底10的上表面形成有所述底部叠层结构23且所述叠层结构11的上表面形成有所述第一覆盖介质层221时，所述栅极间隙17沿厚度方向贯穿所述第一覆盖介质层221、所述叠层结构11及所述底部叠层结构23且延伸至所述半导体衬底10内。
作为示例，如图21至图32所示，步骤4)之后还包括如下步骤：
于所述栅极间隙17的底部形成牺牲外延层24，所述牺牲外延层24的厚度大于所述底层牺牲层232的上表面至所述栅极间隙17底表面的间距，如图21及图22所示；具体的，可以采用但不仅限于选择性外延工艺(Selective Epi，SEG)形成所述牺牲外延层24；
于所述栅极间隙17的侧壁形成绝缘隔离层25；具体的，首先于所述栅极间隙17的底部及侧壁形成所述绝缘隔离层25，如图23至图24所示，然后去除位于所述栅极间隙17打开不的所述绝缘隔离层25，如图25至图26所示；所述绝缘隔离层25可以包括但不仅限于氧化硅层；
去除所述牺牲外延层24，如27至图28所示；具体的，可以采用但不仅限于湿法刻蚀工艺去除所述牺牲外延层24；
基于所述栅极间隙17去除所述底层牺牲层232以形成底部牺牲间隙26，如图29所示；具体的，可以采用但不仅限于湿法刻蚀工艺去除所述底部牺牲间隙26；
于所述外延层20的侧壁形成侧壁绝缘层27，如图30所示；具体的，可以采用但不仅限于热氧化工艺形成氧化硅层作为所述侧壁绝缘层27；及
去除所述绝缘隔离层25，如图31至图32所示；具体的，可以采用但不仅限于湿法刻蚀工艺去除所述绝缘隔离层25。
在步骤5)中，请参阅图1中的S5步骤及图33，基于所述栅极间隙17去除所述第一牺牲层111以形成牺牲间隙18。
作为示例，可以采用湿法刻蚀工艺去除所述第一牺牲层111；具体地，可以采用对所述第一牺牲层111具有较高刻蚀去除速率，且对所述第二牺牲层112几乎不能去除的湿法腐蚀溶液进行湿法腐蚀以去除所述第一牺牲层111；具体地，将所述湿法腐蚀溶液置于所述栅极间隙17内，所述湿法腐蚀溶液横向腐蚀所述第一牺牲层111以将所述第一牺牲层111完全去除。
在步骤6)中，请参阅图1中的S6步骤及图34至图36，于所述牺牲间隙18内形成栅极层191。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙18内形成所述栅极层191。
作为示例，所述栅极层191的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层191的材料可以包括钨。
作为示例，于所述牺牲间隙18内形成所述栅极层191同时于所述底部牺牲间隙26内形成栅极层191，此时即可得到包括所述底层介质层231及位于所述底层介质层231之间的所述栅极层191的底部叠层结构30。
作为示例，如图37至图44所示，步骤6)之后还包括如下步骤：
于所述栅极间隙17的侧壁再次形成绝缘隔离层25，如图39至图42；具体的，可以先于所述栅极间隙17的侧壁及底部再次形成所述绝缘隔离层25，如图39至图40所示，然后再去除所述栅极间隙17底部的所述绝缘隔离层25，如图41至图42所示；及
于所述栅极间隙17内形成共源线28，如图43至图44所示；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙17内形成所述共源线28。
作为示例，所述共源线28的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述共源线28填满所述栅极间隙17，即所述共源线28的上表面可以与所述栅极间隙17的上表面相平行。
需要说明的是，在步骤6)与于所述栅极间隙的侧壁再次形成绝缘隔离层的步骤之间还包括去除所述栅极间隙内填充的栅极材料层的步骤，如图37至图38所示。
在步骤7)中，请参阅图1中的S7步骤及图45至图53，去除所述填充牺牲层16，以释放所述虚拟沟道通孔13；并基于所述虚拟沟道通孔13去除所述第二牺牲层112以形成镂空间隙192。
作为示例，步骤7)可以包括如下步骤：
7-1)于所述第三覆盖介质层223内形成开口2231，所述开口2231暴露出位于所述虚拟沟道通孔13顶部的所述连接部29，如图45至图47所示；
7-2)去除位于所述虚拟沟道通孔12顶部的所述连接部29，以形成释放开口2232，如图48至图50所示；及
7-3)基于所述释放开口2232去除所述填充牺牲层16以释放所述虚拟沟道通孔12；并基于所述虚拟沟道通孔12去除所述第二牺牲层112以形成镂空间隙192，如图51至图53所示；具体的，可以采用湿法刻蚀工艺去除所述第二牺牲层112；更为具体的，可以采用对所述第二牺牲层112具有较高刻蚀去除速率且对所述栅极层191几乎不能去除的施法腐蚀溶液进行湿法腐蚀以去除所述第二牺牲层112；具体地，将所述湿法腐蚀溶液置于所述虚拟沟道通孔12内，所述湿法腐蚀溶液横向腐蚀所述第二牺牲层112以将所述第二牺牲层112完全去除。
去除所述第二牺牲层112以形成所述镂空间隙192之后，即可得到包括交替叠置的所述栅极层191及所述镂空间隙192的叠层结构19。
作为示例，请参阅图54至图56，步骤7)之后还包括如下步骤：于所述第三覆盖介质层223的上表面形成第四覆盖介质层224，所述第四覆盖介质层224封堵所述虚拟沟道通孔12的顶部开口，且所述第四覆盖介质层224覆盖所述第三覆盖介质层223的上表面。
作为示例，所述第四覆盖介质层224可以包括但不仅限于氧化硅层。
需要说明的是，形成所述第四覆盖介质层224之后，所述第四覆盖介质层224与所述第一覆盖介质层221、所述第二覆盖介质层222及所述第三覆盖介质层223共同构成覆盖介质层22。
本实施例中所述的3D NAND闪存的制备方法制备所得到的所述3D NAND闪存中所述栅极层191之间设置为所述镂空间隙192，即相邻所述栅极层191之间均为空气间隙，由于空气的介电常数远小于栅间介质层的介电常数，可以有效降低电容耦合效应，且可以减小甚至避免漏电流。
实施例二
请结合图2至图53继续参阅图54及图56，本实施例中还提供一种3D NAND闪存，所述3D NAND闪存包括：半导体衬底10；叠层结构19，所述叠层结构19位于所述半导体衬底10上，所述叠层结构19包括交替叠置的栅极层191及镂空间隙192；沟道通孔12，所述沟道通孔12位于所述叠层结构19内；虚拟沟道通孔13，所述虚拟沟道通孔13位于所述叠层结构19内；功能侧壁14，所述功能侧壁14位于所述沟道通孔12的侧壁表面；及沟道层15，所述沟道层15位于所述沟道通孔12内，且所述沟道层15位于所述功能侧壁14的表面及所述沟道通孔12的底部。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅衬底。
需要说明的是，所述半导体衬底10可以为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述叠层结构19可以包括由下至上依次交替叠置的所述栅极层191及所述镂空间隙192，即所述叠层结构19的底层及顶层均为所述栅极层191，位于顶层的所述栅极层191的上表面即为所述叠层结构19的上表面。
作为示例，所述叠层结构19内所述栅极层191及所述镂空间隙192的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构19内所述栅极层191及所述镂空间隙192的层数可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极层191的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层191的材料可以包括钨。
作为示例，所述叠层结构19的边缘呈阶梯状，具体的，可以为所述叠层结构19的至少一侧边缘呈阶梯状，也可以为所述叠层结构19相对的两侧边缘呈阶梯状，还可以为所述叠层结构19的各边缘均呈阶梯状。
具体的，所述叠层结构19呈阶梯状的边缘暴露出各层所述栅极层191的部分上表面。
作为示例，所述3D NAND闪存还包括：外延层20，所述外延层20位于所述沟道通孔12的底部及所述虚拟沟道通孔13的底部，且位于所述沟道通孔12底部的所述外延层20与所述沟道层15相接触；及填充绝缘层16，所述填充绝缘层16填充于所述沟道通孔12内，且所述填充绝缘层16位于所述沟道层15的表面。
作为示例，所述填充绝缘层21的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层21可以填满所述沟道通孔12。
作为示例，所述沟道通孔12及所述虚拟沟道通孔13的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
作为示例，所述3D NAND闪存还包括底部叠层结构30，所述底部叠层结构30位于所述半导体衬底10与所述叠层结构11之间，所述底部叠层结构30包括底层介质层231及位于相邻所述底层介质层231之间的栅极层191；位于所述底部叠层结构30内的所述栅极层191与所述外延层20之间设有侧壁绝缘层27。
作为示例，所述底层介质层231可以包括但不仅限于氧化硅层，所述底层牺牲层232可以包括但不仅限于氮化硅层；所述侧壁绝缘层27可以包括但不仅限于氧化硅层。
作为示例，所述3D NAND闪存还包括：连接部29，所述连接部29位于所述沟道通孔12的顶部，且所述连接部29与所述功能侧壁14及所述沟道层15相接触；及覆盖介质层22，所述覆盖介质层22覆盖所述叠层结构19的上表面、所述叠层结构19的阶梯状边缘及所述连接部29，且所述覆盖介质层22封堵所述虚拟沟道通孔13的顶部开口。
作为示例，所述覆盖介质层22可以包括第一覆盖介质层221、第二覆盖介质层222、第三覆盖介质层223及第四覆盖介质层224；其中，所述第一覆盖介质层221覆盖所述叠层结构19的上表面，所述第二覆盖介质层222覆盖所述叠层结构19的阶梯状边缘，所述第三覆盖介质层223覆盖所述第一覆盖介质层221的上表面、所述第二覆盖介质层222的上表面及所述连接部29的上表面，所述第四覆盖介质层224覆盖所述第三覆盖介质层223的上表面且封堵所述虚拟沟道通孔13的顶部开口。
作为示例，所述连接部29的材料可以包括但不仅限于硅；所述第一覆盖介质层221、所述第二覆盖介质层222、所述第三覆盖介质层223及所述第四覆盖介质层224均可以但不仅限于氧化硅层。
作为示例，所述沟道通孔12及所述虚拟沟道通孔13沿所述叠层结构11的厚度方向贯穿所述叠层结构11且延伸至所述半导体衬底10内。
需要说明的是，当所述3D NAND闪存包括所述底部叠层结构30及所述覆盖介质层22时，所述沟道通孔12及所述虚拟沟道通孔13均沿厚度方向贯穿所述覆盖介质层22、所述叠层结构19及所述底部叠层结构30且延伸至所述半导体衬底10内。
作为示例，所述功能侧壁14可以包括：阻挡层141，所述阻挡层141位于所述沟道通孔12的侧壁表面；存储层142，所述存储层142位于所述阻挡层141的表面；及隧穿层143，所述隧穿层143位于所述存储层142的表面。
作为示例，所述阻挡层141可以包括但不仅限于氧化硅层，所述存储层142可以包括但不仅限于氮化硅层，所述隧穿层143可以包括但不仅限于氧化硅层。
作为示例，所述3DNAND闪存还包括：栅极间隙17，所述栅极间隙17位于所述叠层结构19内，所述栅极间隙17贯穿所述叠层结构19并延伸至所述半导体衬底10内；共源线28，所述共源线28位于所述栅极间隙17内；及绝缘隔离层25，所述绝缘隔离层25位于所述栅极间隙17内，且所述绝缘隔离层25位于所述共源线28与所述叠层结构19之间。
需要说明的是，当所述3D NAND闪存包括所述底部叠层结构30及所述覆盖介质层22时，所述栅极间隙17沿厚度方向贯穿所述覆盖介质层22、所述叠层结构19及所述底部叠层结构30且延伸至所述半导体衬底10内。
作为示例，所述共源线28的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等；所述绝缘隔离层25可以包括但不仅限于氧化硅层。所述共源线28填满所述栅极间隙17，即所述共源线28的上表面可以与所述栅极间隙17的上表面相平行。
如上所述，本发明的3D NAND闪存及制备方法，所述3D NAND闪存的制备方法包括如下步骤：提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的第一牺牲层及第二牺牲层；于所述叠层结构内形成沟道通孔及虚拟沟道通孔；于所述沟道通孔的侧壁表面形成功能侧壁，于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层，并于所述虚拟沟道通孔内形成填充牺牲层；于所述叠层结构内形成栅极间隙；基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；于所述牺牲间隙内形成栅极层；及去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。本发明3D NAND闪存中栅极层之间设置为镂空间隙，相邻栅极层之间均为空气间隙，由于空气的介电常数远小于栅间介质层的介电常数，可以有效降低电容耦合效应，且可以减小甚至避免漏电流。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种3D NAND闪存的制备方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的第一牺牲层及第二牺牲层；
于所述叠层结构内形成沟道通孔及虚拟沟道通孔；
于所述沟道通孔的侧壁表面形成功能侧壁，于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层，并于所述虚拟沟道通孔内形成填充牺牲层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；及
去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。
2.根据权利要求1所述的3D NAND闪存的制备方法，其特征在于，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成存储层；及
于所述存储层的表面形成隧穿层。
3.根据权利要求1所述的3D NAND闪存的制备方法，其特征在于：于所述沟道通孔的侧壁表面形成所述功能侧壁之前还包括于所述沟道通孔的底部及所述虚拟沟道通孔的底部形成外延层的步骤；于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
4.根据权利要求3所述的3D NAND闪存的制备方法，其特征在于：
所述叠层结构的上表面还形成有第一覆盖介质层，于所述叠层结构内形成沟道通孔及虚拟沟道通孔之前还包括如下步骤：
对所述叠层结构进行刻蚀，以使得所述叠层结构的边缘呈阶梯状；及
形成第二覆盖介质层，所述第二覆盖介质层至少覆盖所述叠层结构的阶梯状边缘；
形成所述填充绝缘层及所述填充牺牲层之后且形成所述栅极间隙之前还包括如下步骤：
于所述第一覆盖介质层内形成连接部，所述连接部位于所述沟道通孔的顶部及所述虚拟沟道通孔的顶部，且位于所述沟道通孔顶部的所述连接部与所述功能侧壁及所述沟道层相接触，位于所述虚拟沟道通孔顶部的所述连接部与所述填充牺牲层相接触；及
于所述第一覆盖介质层的上表面形成第三覆盖介质层，所述第三覆盖介质层覆盖所述第一覆盖介质层的上表面、所述第二覆盖介质层的上表面及所述连接部。
5.根据权利要求4所述的3D NAND闪存的制备方法，其特征在于，去除所述填充牺牲层，以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙包括如下步骤：
于所述第三覆盖介质层内形成开口，所述开口暴露出位于所述虚拟沟道通孔顶部的所述连接部；
去除位于所述虚拟沟道通孔顶部的所述连接部，以形成释放开口；及
基于所述释放开口去除所述填充牺牲层以释放所述虚拟沟道通孔；并基于所述虚拟沟道通孔去除所述第二牺牲层以形成镂空间隙。
6.根据权利要求4所述的3D NAND闪存的制备方法，其特征在于：基于所述虚拟沟道通孔去除所述第二牺牲层以形成所述镂空间隙之后还包括如下步骤：于所述第三覆盖介质层的上表面形成第四覆盖介质层，所述第四覆盖介质层封堵所述虚拟沟道通孔的顶部开口。
7.根据权利要求3所述的3D NAND闪存的制备方法，其特征在于：所述半导体衬底上还形成有底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述底部叠层结构包括底层介质层及位于相邻所述底层介质层之间的底层牺牲层；所述沟道通孔、所述虚拟沟道通孔及所述栅极间隙均沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
8.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于：
于所述叠层结构内形成所述栅极间隙之后且基于所述栅极间隙去除所述第一牺牲层之前还包括如下步骤：
于所述栅极间隙的底部形成牺牲外延层，所述牺牲外延层的厚度大于所述底层牺牲层的上表面至所述栅极间隙底表面的间距；
于所述栅极间隙的侧壁形成绝缘隔离层；
去除所述牺牲外延层；
基于所述栅极间隙去除所述底层牺牲层以形成底部牺牲间隙；
于所述外延层的侧壁形成侧壁绝缘层；及
去除所述绝缘隔离层；
于所述牺牲间隙内形成所述栅极层同时于所述底部牺牲间隙内形成栅极层。
9.根据权利要求1至8中任一项所述的3D NAND闪存的制备方法，其特征在于：于所述牺牲间隙内形成所述栅极层之后且去除所述填充牺牲层之前还包括如下步骤：
于所述栅极间隙的侧壁再次形成绝缘隔离层；及
于所述栅极间隙内形成共源线。
10.一种3D NAND闪存，其特征在于，包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅极层及镂空间隙；
沟道通孔，位于所述叠层结构内；
虚拟沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
11.根据权利要求10所述的3D NAND闪存，其特征在于：所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
存储层，位于所述阻挡层的表面；及
隧穿层，位于所述存储层的表面。
12.根据权利要求10所述的3D NAND闪存，其特征在于：所述3D NAND闪存还包括：
外延层，位于所述沟道通孔的底部及所述虚拟沟道通孔的底部，且位于所述沟道通孔底部的所述外延层与所述沟道层相接触；及
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
13.根据权利要求12所述的3D NAND闪存，其特征在于：所述3D NAND闪存还包括底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述底部叠层结构包括底层介质层及位于相邻所述底层介质层之间的栅极层；位于所述底部叠层结构内的所述栅极层与所述外延层之间设有侧壁绝缘层；所述沟道通孔及所述虚拟沟道通孔均沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
14.根据权利要求10所述的3D NAND闪存，其特征在于：所述叠层结构的边缘呈阶梯状，所述3D NAND闪存还包括：
连接部，位于所述沟道通孔的顶部，且与所述功能侧壁及所述沟道层相接触；及
覆盖介质层，覆盖所述叠层结构的上表面、所述叠层结构的阶梯状边缘及所述连接部，且封堵所述虚拟沟道通孔的顶部开口。
15.根据权利要求10至14中任一项所述的3D NAND闪存，其特征在于：所述3DNAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
共源线，位于所述栅极间隙内；及
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间。
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