CN113725223A - 半导体工艺以及半导体结构 - Google Patents
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Abstract
本申请提供了一种半导体工艺以及半导体结构，该半导体工艺包括：提供基底，基底包括衬底和位于衬底上的层叠结构，层叠结构包括交替设置的牺牲层和绝缘介质层；至少在层叠结构的裸露表面上形成图形化掩膜层，图形化掩膜层由多个相同的沟道孔图案构成，任意相邻的沟道孔图案之间的距离相同；以图形化掩膜层为掩膜，刻蚀层叠结构，形成多个沟道孔；去除图形化掩膜层。该半导体工艺保证了形成的多个沟道孔的关键尺寸相同，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体工艺以及半导体结构。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。当前3D NAND的沟道孔刻蚀工艺中，刻蚀得到的沟道孔的一致性较差。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体工艺以及半导体结构，以解决现有技术中沟道孔的一致性较差的问题。
根据本申请的一个方面，提供了一种半导体工艺，包括：提供基底，所述基底包括衬底和位于所述衬底上的层叠结构，所述层叠结构包括交替设置的牺牲层和绝缘介质层；至少在所述层叠结构的裸露表面上形成图形化掩膜层，所述图形化掩膜层由多个相同的沟道孔图案构成，任意相邻的所述沟道孔图案之间的距离相同；以所述图形化掩膜层为掩膜，刻蚀所述层叠结构，形成多个沟道孔；去除所述图形化掩膜层。
可选地，至少在所述层叠结构的裸露表面上形成图形化掩膜层，包括：在所述层叠结构的第一部分裸露表面上形成阻挡层；在所述层叠结构的第二部分裸露表面上形成介质层，得到中间结构，所述第二部分裸露表面对应的所述层叠结构的区域用于形成多个所述沟道孔，所述第二部分裸露表面与所述第一部分裸露表面构成所述层叠结构的裸露表面；在所述中间结构的裸露表面上形成所述图形化掩膜层。
可选地，在所述层叠结构的第一部分裸露表面上形成阻挡层，包括：在所述层叠结构的裸露表面上形成预备阻挡层；在所述第一部分裸露表面上的所述预备阻挡层的裸露表面上形成第一光刻胶层；以所述第一光刻胶层为掩膜刻蚀所述预备阻挡层，剩余的所述预备阻挡层为所述阻挡层；去除所述第一光刻胶层。
可选地，在所述层叠结构的第二部分裸露表面上形成介质层，得到中间结构，包括：在所述阻挡层的裸露表面上以及所述第二部分裸露表面上形成预备介质层；去除所述阻挡层上的所述预备介质层，剩余的所述预备介质层为所述介质层，得到所述中间结构。
可选地，去除所述阻挡层上的所述预备介质层，包括：平坦化所述预备介质层，以去除所述阻挡层上的所述预备介质层。
可选地，以所述图形化掩膜层为掩膜，刻蚀所述层叠结构，形成多个沟道孔，包括：以所述图形化掩膜层为掩膜，刻蚀所述中间结构的所述介质层，以使部分的所述层叠结构裸露，剩余的所述介质层形成多个介质部；以所述图形化掩膜层以及各所述介质部为掩膜，刻蚀所述层叠结构，形成多个所述沟道孔。
可选地，至少在所述层叠结构的裸露表面上形成图形化掩膜层，包括：在所述层叠结构的裸露表面上依次形成掩膜材料层以及第二光刻胶层；采用光刻工艺将所述第二光刻胶层图形化；以图形化的所述第二光刻胶层为掩膜刻蚀所述掩膜材料层，得到所述图形化掩膜层。
根据本申请的另一方面，提供了一种半导体结构，所述半导体结构为采用任一种所述的半导体工艺制作得到的。
根据本申请的再一方面，还提供了一种半导体结构，包括基底以及多个相同的沟道孔，其中，所述基底包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠的导电层和绝缘介质层；各所述沟道孔位于所述堆叠结构中，且相邻的所述沟道孔之间的距离相同。
可选地，所述半导体结构还包括阻挡层和多个介质部，其中，所述阻挡层位于所述堆叠结构上；所述介质部位于所述沟道孔两侧的所述堆叠结构上。
应用本申请的技术方案，所述的半导体工艺中，在层叠结构的裸露表面上形成由多个相同的沟道孔图案构成的图形化掩膜层，且任意相邻的两个所述沟道孔图案之间的距离相同，即所述图像化掩膜层的所有区域均是重复分布的所述沟道孔图案，再以所述图像化掩膜层为掩膜刻蚀所述层叠结构，得到多个沟道孔，这样保证了形成的多个所述沟道孔的关键尺寸，如孔深以及孔径等尺寸都是相同的，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的半导体工艺生成的流程示意图；
图2至图11示出了根据本申请的实施例的半导体工艺在不同工艺步骤后形成的结构示意图；
图12示出了根据本申请的实施例的半导体结构的示意图。
其中，上述附图包括以下附图标记：
101、层叠结构；102、牺牲层；103、绝缘介质层；104、衬底；105、预备阻挡层；106、第一光刻胶层；107、阻挡层；108、预备介质层；109、介质层；110、掩膜材料层；111、第二光刻胶层；112、图形化掩膜层；113、沟道孔；114、介质部；115、导电层；116、堆叠结构。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中沟道孔的一致性较差，为了解决如上问题，本申请提出了一种半导体工艺以及半导体结构。
根据本申请的一种典型的实施例，提供了一种半导体工艺，如图1所示，上述半导体工艺包括如下步骤：
步骤S101，提供基底，如图2所示，上述基底包括衬底104和位于上述衬底上的层叠结构101，上述层叠结构101包括交替设置的牺牲层102和绝缘介质层103；
步骤S102，至少在上述层叠结构的裸露表面上形成图形化掩膜层112，得到如图9所示的结构，上述图形化掩膜层112由多个相同的沟道孔图案构成，任意相邻的上述沟道孔图案之间的距离相同；
步骤S103，如图10所示，以上述图形化掩膜层112为掩膜，刻蚀上述层叠结构101，形成多个沟道孔113；
步骤S104，去除上述图形化掩膜层112，得到如图11所示的结构。
上述的半导体工艺中，在层叠结构的裸露表面上形成由多个相同的沟道孔图案构成的图形化掩膜层，且任意相邻的两个上述沟道孔图案之间的距离相同，即上述图像化掩膜层的所有区域均是重复分布的上述沟道孔图案，再以上述图像化掩膜层为掩膜刻蚀上述层叠结构，得到多个沟道孔，这样保证了形成的多个上述沟道孔的关键尺寸，如孔深以及孔径等尺寸都是相同的，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题。
本申请的一种具体的实施例中，在提供基底之后，在以上述图形化掩膜层为掩膜，刻蚀上述层叠结构，形成多个沟道孔之前，上述半导体工艺还包括：刻蚀上述层叠结构形成暴露上述衬底的沟槽，通过上述沟槽置换上述牺牲层形成导电层。上述置换后的上述导电层和上述绝缘介质层形成堆叠结构。具体地，上述导电层可以为控制栅极。
在其他实施例中，可以直接沉积形成交替堆叠的上述导电层和上述绝缘介质层，形成上述堆叠结构，再以上述图形化掩膜层为掩膜，刻蚀上述层叠结构，形成多个沟道孔，无需经过栅极置换过程。
根据本申请的再一种具体的实施例，如图7和图9所示，至少在上述层叠结构的裸露表面上形成图形化掩膜层，包括：在上述层叠结构101的第一部分裸露表面上形成阻挡层107；在上述层叠结构101的第二部分裸露表面上形成介质层109，得到中间结构，上述第二部分裸露表面对应的上述层叠结构101的区域用于形成多个上述沟道孔，上述第二部分裸露表面与上述第一部分裸露表面构成上述层叠结构101的裸露表面；在上述中间结构的裸露表面上形成上述图形化掩膜层112。通过在上述层叠结构的第一部分裸露表面上设置一层阻挡层，保证了后续在刻蚀形成多个沟道孔时，上述第一部分裸露表面对应的上述层叠结构的区域不会被刻蚀，这样保证了后续工艺基本不用做调整，方便了后续工艺的制作。
在实际的应用过程中，本领域技术人员可以在上述第一部分裸露表面对应的上述层叠结构的区域中形成栅极线或者台阶区域等。
本申请的另一种具体的实施例中，如图3至图5所示，在上述层叠结构101的第一部分裸露表面上形成阻挡层107，包括：在上述层叠结构101的裸露表面上形成预备阻挡层105，得到如图3所示的结构；如图4所示，在上述第一部分裸露表面上的上述预备阻挡层105的裸露表面上形成第一光刻胶层106；以上述第一光刻胶层106为掩膜刻蚀上述预备阻挡层105，剩余的上述预备阻挡层105为上述阻挡层107；去除上述第一光刻胶层106，得到如图5所示的结构。这样可以较为简单地形成上述阻挡层。
为了进一步地保证上述介质层的制作工艺较为简单，同时进一步地保证形成的上述介质层的效果较好，本申请的又一种具体的实施例中，在上述层叠结构101的第二部分裸露表面上形成介质层109，得到中间结构，包括：在上述阻挡层107的裸露表面上以及上述第二部分裸露表面上形成预备介质层108，如图6所示；去除上述阻挡层107上的上述预备介质层108，剩余的上述预备介质层108为上述介质层109，得到如图7所示的上述中间结构。上述介质层的远离上述层叠结构的表面以及上述阻挡层的远离上述层叠结构的表面在同一平面上。
具体地，去除上述阻挡层上的上述预备介质层，包括：平坦化上述预备介质层，以去除上述阻挡层上的上述预备介质层。通过对形成有上述预备介质层的上述基底进行化学机械抛光，进一步地保证了形成的上述介质层的效果较好，并且进一步地保证了上述介质层的裸露表面与上述阻挡层的裸露表面在同一平面上。
根据本申请的再一种具体的实施例，如图9至图11所示，以上述图形化掩膜层112为掩膜，刻蚀上述层叠结构101，形成多个沟道孔113，包括：以上述图形化掩膜层112为掩膜，刻蚀上述中间结构的上述介质层109，以使部分的上述层叠结构101裸露，剩余的上述介质层109形成多个介质部114；以上述图形化掩膜层112以及各上述介质部114为掩膜，刻蚀上述层叠结构101，形成多个上述沟道孔113。
形成本申请的图形化掩膜层的方法可以采用现有技术中任何可行的方法，本领域技术人员可以根据实际情况确定合适的方法形成本申请的上述图形化掩膜层。为了较为简单快捷地形成上述图形化掩膜层，根据本申请的另一种具体的实施例，至少在上述层叠结构的裸露表面上形成图形化掩膜层，包括：在上述层叠结构的裸露表面上依次形成掩膜材料层以及第二光刻胶层；采用光刻工艺将上述第二光刻胶层图形化；以图形化的上述第二光刻胶层为掩膜刻蚀上述掩膜材料层，得到上述图形化掩膜层。
更为具体的一种实施例中，至少在上述层叠结构的裸露表面上形成图形化掩膜层，包括：在上述层叠结构101的第一部分裸露表面上形成阻挡层107；在上述层叠结构101的第二部分裸露表面上形成介质层109，得到如图7所示的中间结构；如图8所示，在上述中间结构的裸露表面上依次形成上述掩膜材料层110以及上述第二光刻胶层111；采用光刻工艺将上述第二光刻胶层111图形化；以图形化的上述第二光刻胶层111为掩膜刻蚀上述掩膜材料层110，得到上述图形化掩膜层112，得到如图9所示的结构。
在实际的应用过程中，在上述中间结构的裸露表面上形成上述掩膜材料层，包括：在上述中间结构的裸露表面上设置硬掩膜层；在上述硬掩膜层的裸露表面上设置抗反射层，上述硬掩膜层和抗反射层形成上述掩膜材料层。当然，本申请的上述掩膜材料层并不限于上述的形成方法，其还以为其他的形成方法，本领域技术人员可以根据实际情况选择合适的材料以及工艺过程，形成本申请上述的掩膜材料层。为了形成较稳定的上述掩膜材料层，且保证更好的光刻和刻蚀效果，本申请的一种具体的实施例中，上述硬掩膜层的材料包括Kodiak，上述抗反射层包括SiON。
形成本申请的上述第一光刻胶层和上述第二光刻胶层的方法也有很多，本领域技术人员可以根据实际情况选择合适的方法形成本申请的上述第一光刻胶层和上述第二光刻胶层。
一种具体的实施例中，提供基底，包括：提供衬底；在上述衬底的裸露表面上交替设置上述牺牲层和上述绝缘介质层，形成上述层叠结构。
本申请的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、SOI衬底或者GOI衬底等等。
在实际的应用过程中，上述牺牲层以及上述绝缘介质层可以采用现有技术中常规的材料。本申请的再一种具体的实施例中，上述牺牲层为氮化硅层，上述绝缘介质层为氧化硅层。
上述的这些结构层可由经由分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、氢化物气相外延(HVPE)和/或其它公知的晶体生长工艺中的一种或多种形成。
根据本申请的另一种典型的实施例，提供了一种半导体结构，上述半导体结构为采用任一种上述的半导体工艺制作得到的。
上述的半导体结构为采用任一种上述的半导体工艺制作得到，上述的半导体工艺中，在层叠结构的裸露表面上形成由多个相同的沟道孔图案构成的图形化掩膜层，且任意相邻的两个上述沟道孔图案之间的距离相同，即上述图像化掩膜层的所有区域均是重复分布的上述沟道孔图案，再以上述图像化掩膜层为掩膜刻蚀上述层叠结构，得到多个沟道孔，这样保证了形成的多个上述沟道孔的关键尺寸，如孔深以及孔径等尺寸都是相同的，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题，保证了上述半导体结构的性能较好。
根据本申请的再一种典型的实施例，提供了一种半导体结构，如图12所示，上述半导体结构包括基底以及多个相同的沟道孔113，其中，上述基底包括衬底104和位于上述衬底104上的堆叠结构116，上述堆叠结构116包括交替层叠的导电层115和绝缘介质层103；各上述沟道孔113位于上述堆叠结构116中，且相邻的上述沟道孔113之间的距离相同。
上述的半导体结构中，堆叠结构中包括多个相同的沟道孔，且任意相邻的上述沟道孔之间的距离相同。这样保证了各上述沟道孔的一致性较好，从而保证了上述半导体结构的性能较好，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差影响器件性能的问题。
在实际的应用过程中，上述导电层可以为控制栅极。
本申请的一种具体的实施例中，上述半导体结构还包括阻挡层和多个介质部，其中，上述阻挡层位于上述堆叠结构上；上述介质部位于上述沟道孔两侧的上述堆叠结构上。
需要说明的是，上述的半导体结构用于形成3D NAND器件。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请上述的半导体工艺中，在层叠结构的裸露表面上形成由多个相同的沟道孔图案构成的图形化掩膜层，且任意相邻的两个上述沟道孔图案之间的距离相同，即上述图像化掩膜层的所有区域均是重复分布的上述沟道孔图案，再以上述图像化掩膜层为掩膜刻蚀上述层叠结构，得到多个沟道孔，这样保证了形成的多个上述沟道孔的关键尺寸，如孔深以及孔径等尺寸都是相同的，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题。
2)、本申请上述的半导体结构为采用任一种上述的半导体工艺制作得到，上述的半导体工艺中，在层叠结构的裸露表面上形成由多个相同的沟道孔图案构成的图形化掩膜层，且任意相邻的两个上述沟道孔图案之间的距离相同，即上述图像化掩膜层的所有区域均是重复分布的上述沟道孔图案，再以上述图像化掩膜层为掩膜刻蚀上述层叠结构，得到多个沟道孔，这样保证了形成的多个上述沟道孔的关键尺寸，如孔深以及孔径等尺寸都是相同的，且相邻的沟道孔之间的间距相同，保证了各沟道孔的均一性，避免了现有技术中3DNAND制作过程中，刻蚀得到的沟道孔的一致性较差的问题，保证了上述半导体结构的性能较好。
3)、本申请上述的半导体结构中，堆叠结构中包括多个相同的沟道孔，且任意相邻的上述沟道孔之间的距离相同。这样保证了各上述沟道孔的一致性较好，从而保证了上述半导体结构的性能较好，避免了现有技术中3D NAND制作过程中，刻蚀得到的沟道孔的一致性较差影响器件性能的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体工艺，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的层叠结构，所述层叠结构包括交替设置的牺牲层和绝缘介质层；
至少在所述层叠结构的裸露表面上形成图形化掩膜层，所述图形化掩膜层由多个相同的沟道孔图案构成，任意相邻的所述沟道孔图案之间的距离相同；
以所述图形化掩膜层为掩膜，刻蚀所述层叠结构，形成多个沟道孔；
去除所述图形化掩膜层。
2.根据权利要求1所述的半导体工艺，其特征在于，至少在所述层叠结构的裸露表面上形成图形化掩膜层，包括：
在所述层叠结构的第一部分裸露表面上形成阻挡层；
在所述层叠结构的第二部分裸露表面上形成介质层，得到中间结构，所述第二部分裸露表面对应的所述层叠结构的区域用于形成多个所述沟道孔，所述第二部分裸露表面与所述第一部分裸露表面构成所述层叠结构的裸露表面；
在所述中间结构的裸露表面上形成所述图形化掩膜层。
3.根据权利要求2所述的半导体工艺，其特征在于，在所述层叠结构的第一部分裸露表面上形成阻挡层，包括：
在所述层叠结构的裸露表面上形成预备阻挡层；
在所述第一部分裸露表面上的所述预备阻挡层的裸露表面上形成第一光刻胶层；
以所述第一光刻胶层为掩膜刻蚀所述预备阻挡层，剩余的所述预备阻挡层为所述阻挡层；
去除所述第一光刻胶层。
4.根据权利要求2所述的半导体工艺，其特征在于，在所述层叠结构的第二部分裸露表面上形成介质层，得到中间结构，包括：
在所述阻挡层的裸露表面上以及所述第二部分裸露表面上形成预备介质层；
去除所述阻挡层上的所述预备介质层，剩余的所述预备介质层为所述介质层，得到所述中间结构。
5.根据权利要求4所述的半导体工艺，其特征在于，去除所述阻挡层上的所述预备介质层，包括：
平坦化所述预备介质层，以去除所述阻挡层上的所述预备介质层。
6.根据权利要求2中任一项所述的半导体工艺，其特征在于，以所述图形化掩膜层为掩膜，刻蚀所述层叠结构，形成多个沟道孔，包括：
以所述图形化掩膜层为掩膜，刻蚀所述中间结构的所述介质层，以使部分的所述层叠结构裸露，剩余的所述介质层形成多个介质部；
以所述图形化掩膜层以及各所述介质部为掩膜，刻蚀所述层叠结构，形成多个所述沟道孔。
7.根据权利要求1至6中任一项所述的半导体工艺，其特征在于，至少在所述层叠结构的裸露表面上形成图形化掩膜层，包括：
在所述层叠结构的裸露表面上依次形成掩膜材料层以及第二光刻胶层；
采用光刻工艺将所述第二光刻胶层图形化；
以图形化的所述第二光刻胶层为掩膜刻蚀所述掩膜材料层，得到所述图形化掩膜层。
8.一种半导体结构，其特征在于，所述半导体结构为采用权利要求1至7中任一项所述的半导体工艺制作得到的。
9.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠的导电层和绝缘介质层；
多个相同的沟道孔，各所述沟道孔位于所述堆叠结构中，且相邻的所述沟道孔之间的距离相同。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：
阻挡层，位于所述堆叠结构上；
多个介质部，所述介质部位于所述沟道孔两侧的所述堆叠结构上。
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