JP5983953B2 - ピッチを2倍にするリソグラフィ方法 - Google Patents

ピッチを2倍にするリソグラフィ方法 Download PDF

Info

Publication number
JP5983953B2
JP5983953B2 JP2013512838A JP2013512838A JP5983953B2 JP 5983953 B2 JP5983953 B2 JP 5983953B2 JP 2013512838 A JP2013512838 A JP 2013512838A JP 2013512838 A JP2013512838 A JP 2013512838A JP 5983953 B2 JP5983953 B2 JP 5983953B2
Authority
JP
Japan
Prior art keywords
layer
substrate
etched
spacer
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013512838A
Other languages
English (en)
Other versions
JP2013533611A (ja
Inventor
パン、ローラン
ベルダン、ジェローム
バルノラ、セバスティアン
Original Assignee
コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ
コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ, コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ filed Critical コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ
Publication of JP2013533611A publication Critical patent/JP2013533611A/ja
Application granted granted Critical
Publication of JP5983953B2 publication Critical patent/JP5983953B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B44DECORATIVE ARTS
    • B44CPRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C1/00Processes, not specifically provided for elsewhere, for producing decorative surface effects
    • B44C1/22Removing surface-material, e.g. by engraving, by etching
    • B44C1/227Removing surface-material, e.g. by engraving, by etching by etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、基板上に超高密度パターンをエッチングするリソグラフィ、例えばマイクロ電子集積回路の加工に関する。
高密度パターンは、いくつかの要素が極めて狭く、且つ極めて狭い間隔で配置されているパターンを意味するものと理解される。フォトリソグラフィにより、感光層が、例えばマスクを通して、例えば紫外線ビームに、通常は193ナノメートルの波長で露光される。パターンの密度、換言すればパターンのエッチングで実現される解像度は、いくつかのパラメータに関係するが、第一義的には使用する波長に依存し、波長が短いほど密度が高い。パターンの密度は、(特に13.5ナノメートルの)極紫外線を用いることにより増大させることができる。密度はまた、直径が極めて小さい電子ビームへの露光を用いて増大させることができるが、パターンの書込みがパターンを画定する大域的マスクではなく1点ずつ実行されるため、エッチングの処理が極めて遅くなる。更に、電子ビームが狭いため、電子の分散および後方散乱現象が生じて解像度が低下する。
メモリ分野において、メモリの製造に必要とされるラインの可能な密度を増大させる公知の解決策は以下のステップを実行すること、すなわち、
−基板上に犠牲層を形成し、
−第1の細片に沿って犠牲層のエッチングを行ない、
−そのようにエッチングされた犠牲層の縁の全てに沿ってスペーサを形成し、
−求める高密度ラインを形成すべくスペーサだけを残すように犠牲層を除去することである。
本方法は、直接リソグラフィによって許された距離よりも狭い(実際には半分の)ライン間距離が結果的に得られるため、ピッチ増倍リソグラフィと呼ばれる場合がある。
本発明は、相互貫通しているいくつかのより低密度の部分パターンの組み合わせから高密度パターンを合成することにより、エッチングされたパターンの高密度化を可能にしながら2Dパターンを形成する新たな方法を提供することを目的とする。
本発明によれば、ピッチ増倍リソグラフィにより画定された部分パターンが、ピッチ増倍リソグラフィに続く直接リソグラフィにより画定されたパターンと組合わされ、直接リソグラフィは、ピッチ増倍リソグラフィで可能な解像度を少なくとも一方向で利用しながら実行される。
以下において、ピッチ増倍リソグラフィは、平行なラインに従うスペーサの形成を含んでおり、従ってピッチ増倍、換言すれば解像度の増大が、これらの平行なラインを横切る方向で得られるものと考えられる。従って以下の定義において、本発明の着想は、ピッチ増倍リソグラフィにより、少なくとも4ラインのスペーサ(隣接する2本の中心ラインおよび隣接する中心ラインを囲むスペーサの2本の外側ライン)を有するパターンを形成することであると考えられる。直接リソグラフィにより、換言すればピッチ増倍無しで画定されたパターンにはスペーサにより画定された当該パターンが関連付けられ、その結果ピッチ増倍リソグラフィによって許される解像度と同一の解像度が横方向に得られる。
より正確には、本発明によるリソグラフィ方法は、基板上への犠牲層の形成および平行なラインを含む第1の部分パターンに従い犠牲層のエッチングを行ない、次いでこのようにエッチングされた犠牲層の要素の縁上にスペーサを形成し、次いでスペーサだけを残して犠牲層を除去して、スペーサが2本の隣接する中心ラインおよび2本の外側ラインを含む少なくとも4本の平行なラインの第2の部分パターンを画定するステップを含み、スペーサとは異なる材料の補完層を、スペーサ間においてスペーサの高さ以下の厚さに堆積するステップを続いて実行し、補完層を第3の部分パターンに従い局所的にエッチングすることにより第2および第3の部分パターンの組合わせから得られる最終パターンを基板上に画定することを特徴とし、第3の部分パターンが、2本の中心ライン間においてスペーサのラインに垂直な方向に延在し、且つ当該方向において隣接する中心ラインを越えることなく当該ラインで終端する少なくとも1個の領域を含むことを特徴とする。
第3のパターンは従って、一方では直接リソグラフィにより、他方ではピッチ増倍リソグラフィにより画定され2個の隣接するスペーサにより画定されるが、第3のパターンは、直接リソグラフィにより画定されているにも拘わらず、ピッチ増倍リソグラフィで可能な解像度に対応する寸法を横方向に有している。
第3の部分パターンは、補完層で覆われた領域のパターンであっても、または逆に、補完層が存在しない領域のパターンであってよい。
これらの極めて小さいパターンを形成するために、2個のリソグラフィステップだけが必要である。
スペーサ間に堆積した補完層がスペーサの高さ以下の厚さに堆積している事実により、第1のリソグラフィ(犠牲層のエッチングに対応)および第2のリソグラフィ(スペーサ間に堆積した層を局所的に除去するステップに対応)の方向への自己整合効果が可能になり、従って第2のリソグラフィへの制約が緩和される。
有利に、スペーサ間に堆積した補完層は、第3の部分パターンを画定し、光子または電子またはイオン照射に感光する材料で作成され、この場合、局所的エッチングのステップは、層が感光する照射への局所的露光により実行することができる。
変型例として、光子または電子またはイオン照射に感光する材料の層がスペーサおよびスペーサ間に堆積した補完層の上に堆積され、当該層に対し、スペーサ間に存在する補完層の選択的エッチングに用いる開口部を生成すべくリソグラフィステップが実行される。
有利な点として、電子ビームに感光する層の当該電子ビームへの露光により画定される第3の部分パターンが得られ、当該感光層の厚さは、当該層がスペーサ上に溢れ出ないようにスペーサの高さ以下である。実際、従来のフォトリソグラフィの場合、スペーサのパターンを覆っている感光層の現像は特に、感光層がスペーサの上方まで続いていてスペーサ間に存在する層の部分が極めて高い解像度ではエッチングされないという事実により、求められる解像度のレベルでは容易でない。このような不正確エッチングは特に、感光層とスペーサの光学指数に差異が存在し、且つ印刷されるパターン(スペーサ間の)の寸法が波長より小さいという事実から生じ、従って光が容易にパターン内部を伝搬することができない。
最終パターンは以下のように用いることができる。基板は、スペーサが存在しない領域およびスペーサ間に堆積した材料の補完層(ある種の照射に感光する層であってよい)のパターンである最終パターンに従いエッチング除去される。エッチング除去された領域は、エッチング除去された領域から溢れ出すことなく基板の表面と同一平面の材料で埋めることができる(ダマシン法)。基板のエッチング除去は、鉱物マスクまたはハードマスクを介して実行することができ、基板のエッチング除去の前に当該ハードマスクのエッチングに最終的な高密度パターンを用いる。
基板が絶縁材料(例えば、シリコンウェハ上に堆積した低誘電率の誘電材料)で作成されている場合、導体の密なネットワークを形成すべく基板内にエッチングされた領域を導電材料(特に銅)で埋めることができる。
以下に、本方法を用いて導体のネットワークだけでなく、同時に、互いに交差する導体の2個のネットワーク間で導電ビア孔をどのように形成するかを説明する。
本発明の他の特徴および利点は、添付の図面を参照しながら以下に述べる詳細説明を精査すれば明らかになろう。
基板内に形成したい高密度パターンの一例を模式的に示す。 第1の部分パターン(2A)、第1の部分パターンから推定される第2の部分パターン(2B)、および第2の部分パターンを補完する第3の部分パターン(2C)を示す。 図1の最終的な高密度パターンを確立することができる第2および第3の部分パターンの組み合わせを示す。 第1および第2の部分パターンを形成するステップを示す。 第1の実施形態において、図4のステップに続く2段階のステップを示す。 第2の実施形態において、図4のステップに続いて実行される本方法のフェーズを示す。 基板内に導体のネットワークを形成すべく図9で得られた高密度パターンの一使用例を示す。 互いに交差する導体の2個のネットワークおよびこれら2個のネットワーク間の接触ビア孔を有するアプリケーションの上面図を示す。 本発明による方法を用いて、別のネットワーク上に重ね合わされた導体のネットワークを、両者の間にビア孔と共に形成する一連のステップを示す。
図1に、本発明による方法で形成したい高密度パターンの一例の上面図を模式的に示す。当該パターンは、狭い間隔で配置された垂直ラインLvおよび水平ラインLhを含んでいる。水平ラインLhの1本は局所的に中断されている。本例を簡素化すべく、ラインの幅と間隔は、ラインの間隔ピッチが垂直方向および水平方向において2dとなるように、両方向で同一であって距離dに等しい。水平ラインの中断箇所の幅は、ラインの長さ方向に距離d’にわたり延在している。距離d’は、直接リソグラフィ動作により得られる距離である。しかし、距離dは極めて短く(約20〜30ナノメートル)、且つラインは極めて高密度(ネットワークのピッチは通常、75ナノメートル未満または60ナノメートル未満でさえもよい)である。この解像度は、パターン全体の単純なフォトリソグラフィでは得られないが、ピッチ増倍リソグラフィにより得られる。従って当該パターンは、パターンの要素の間隔(ここで要素とはラインの切片である)の密度が半分以下である少なくとも2個のパターンを組み合わせることにより形成される。
図2に、3個のより低密度の部分パターンを示し、その組み合わせを用いて図1のパターン全体を形成する。
図2Aに第1の部分パターンを示し、これを用いてピッチ増倍により図2Bの第2の部分パターンを確立する。ここで、当該パターンは、後で除去される犠牲材料の3本のラインを含んでいる。ライン間の間隔はラインの幅より広い。
図2Bは第2の部分パターンであり、以下のように第1のパターンから直接推定される。第1のパターンの要素を連続スペーサにより個別且つ完全に囲み、次いで第1のパターンの当該要素を除去する。これにより第2の部分パターンはスペーサだけにより画定される。スペーサの幅は例えばdである。従って、距離3dだけ離された2本のライン間において自由スペースはdとなり、当該スペースを用いて第1の部分パターンに存在しない最終パターンの中間ラインを画定する。ここでは第2の部分パターンは、隣接するスペーサの4本のラインのL1、L2、L3、L4を特に含むパターンM2であると考えられ、ラインL1およびL4はパターンM2の外側ラインであって、隣接するラインL2、L3は当該パターンの中心ラインであると考えられる。
図2Cに、図1のパターンの水平ラインおよび最終パターンの周辺限界等の最終パターンの他の部分における中断箇所を(本例で)画定すべく用いる第3の部分パターンを示す。第3の部分パターンは、スペーサL1、L4のラインの形成後に堆積された補完層のエッチングにより得られる。これは、当該補完層に対する直接リソグラフィにより(換言すればピッチ増倍無しに)、従って直接リソグラフィで可能な解像度で画定される。
ここで関心対象となるのは第3の部分パターンの中央部分M3だけであり、特に、極めて寸法が小さく、本例で図1の最終パターンのラインLhのうち1本の中断箇所を画定すべく用いるものである。中央部分M3の幅はd’である。
次いで所望の最終パターンがこの段階で、図3に見られるように、図2Bおよび図2Cにおけるパターンの組み合わせにより、換言すれば本例では補完層パターンM3またはスペーサのパターンのいずれにも覆われていない自由領域の全てにより画定される。この最終パターンは実際、求めるパターン(図1)、または求めるパターンの補完である。当該パターンは、間隔および幅がdである水平ラインLhおよび垂直ラインLvを有し、ラインのうちの1本が距離d’にわたり中断されている。これは従って、第1のパターンから推定される第2の部分パターンと、第1および第2のパターンから独立しているが、他の二つに関して整列しなければならない第3のパターンとを組み合わせた結果である。
図3に見られるように、ここではパターンM3は、スペーサの2本の隣接するライン(L2およびL3、パターンM2の中心ライン)の間に存在するが、ラインL1、L4に垂直な方向では中心ラインを外側ラインから分離するスペースまで延在していない補完層パターンである。パターンM3のラインの方向における幅は(当該パターンを確立すべく用いる層を画定するリソグラフィにより可能とされた)d’である。ラインに直角な他の方向において、パターンM3は中心ライン上を終端とし、その幅はdより広いことも可能だが、幅dとスペーサの幅の合計よりは狭いままである。最終パターンは、スペーサのラインのパターンと補完層パターンの組み合わせである。
パターンM3が、層が存在するパターンではなく、補完層が存在しないパターンであったとしても原理は同じであろう。スペーサのラインの方向において、パターンM3を形成する開口部の幅は再びリソグラフィにより可能とされたd’である。横方向において、補完層の開口部M3は、隣接するラインL2、L3のスペーサ上で終端するが、中心ラインL2、L3を外側ラインL1、L4から分離するスペースの上方には延在しない。この場合、最終パターンは、スペーサのラインのパターンおよび補完層の開口部の組み合わせである。
一つの実際的な技術的実施形態を、図4を参照しながら簡素化された例として与え、窒化チタン12の表面層(図4A)で覆われた絶縁材料で(少なくとも上部が)作成された簡単な基板10から始まる加工ステップを示す。本例では、絶縁材料の基板のエッチングを行なうための鉱物マスクまたはハードマスクとして窒化チタンを用いる。図2Aの第1の部分パターンは、例えばカーボン層であってよい犠牲層14内で画定される。当該犠牲層は基板上に堆積され、193ナノメートルで紫外線フォトリソグラフィを受ける(図4B)。これは、後段階で完全に除去される点で犠牲層である。スペーサ16は、例えば、第1の犠牲層パターン(図4C)で覆われた基板上に、共形的に堆積された酸化ケイ素からなる。酸化ケイ素は、犠牲層の上面が露出するまで均一且つ垂直異方的にエッチングされ(図4D)、同時に、縁に沿ってより多くの酸化物が蓄積されているためにパターンの要素の縁方向を除いて窒化物の層を露出させる。当該エッチングの後で、犠牲層のラインの切片は、酸化ケイ素のスペーサに囲まれたままであって図2Bの第2の部分パターンを画定する。犠牲層は次いで、スペーサを残して完全に除去される(図4E)。
図2Cに示す第3の部分パターンは、2通りの可能な仕方、すなわち、
−スペーサの材料とは異なる材料の非感光性層であって、スペーサの高さに等しい制限以下の厚さを有する、換言すればスペーサから溢れ出ることがない非感光層に重ね合わされた、光子またはイオンまたは電子照射に感光する層の組み合わせを用いて、
−または、厚さがスペーサの高さ以下であってスペーサ間に堆積され、そのような種類の照射に感光する単一の層に基づいて、形成することができる。
第1のケース(図5、6)において、層20aは、最初にスペーサの材料とは異なり、且つスペーサとは反応しない化学製品によりエッチング可能な材料を堆積し、次いでアセンブリ全体の上に感光層、例えばフォトレジスト20bを堆積して形成する。スペーサから溢れ出ることなく層20aを堆積させるべく、スペーサの高さより厚い厚さにわたりスピンオンコーティングを実行し、続いて均一のエッチング処理(全面、換言すればマスク無しエッチング)を基板全体にわたり少なくともスペーサの上面が露出するまで行なう。
フォトレジスト20bを193ナノメートルで紫外線ビームに露光し、次いで現像した後で(図6)、層20aをエッチングする。存在する層20aの部分がる第3の部分パターンM3を画定し、小さい方の寸法が隣接するスペーサの2本のラインの縁で終端する。当該部分が、図1の最終パターンに形成されるライン中断箇所が存在する領域をマスキングする。このように所望の最終パターンが得られ、このパターンはスペーサまたは層20aのいずれにも覆われていない領域の組み合わせである。当該パターンを用いて窒化チタン12の層をエッチングすることができる。
隣接するスペーサの2本のラインの縁で終端する、寸法が小さいパターンM3が、補完層の部分ではなく補完層20a内の開口部であっても同じ処理が実行されるであろう。この場合、最終パターンは、スペーサのラインのパターンと補完層内の開口部の組み合わせである。
有利な点として、材料の選択に対する制約を緩和すべく、電子ビームに感光するレジストを層20bに用いることが好適である。
第2のケース(図7)において、ある種の照射に感光する層22だけが、スペーサの高さ以下の厚さに堆積される。この目的のため、例えばスピンオンコーティングが、スペーサの高さより厚い厚さに実行され、続いて例えば均一のエッチング処理(全面、換言すればマスク無しエッチング)を基板全体にわたり少なくともスペーサの上面が露出するまで行なう。変型例として、フォトレジストのかなり薄い平坦化堆積、続いてスペーサ間のフォトレジストの収縮に至る熱アニーリングのステップを実行することも可能である。
感光層を電子ビームに露光し、次いで現像した後、感光層の残りの部分で求める領域をマスキングして、第3の部分パターンまたはその補完パターンを画定する(図8)。感光層およびスペーサのアセンブリが所望の高密度パターンを画定し、それは図3のパターンあってよい。
ここでもまた、有利な点として、電子ビームに感光する層を感光層22として用いる。
(一方の寸法が波長より短い)スペーサ間に存在する層のフォトリソグラフィ処理を行なう光子照射に感光するレジストの場合、スペーサおよびスペーサ間に存在する層として指数がほぼ等しい材料(通常は1%未満の差)が好適には選択される。
使用するフォトレジストが化学的に強化されたフォトレジストである場合、本方法を実行する間に生じる拡散の機構により、断面を滑らかにして構造をラインに垂直にすることができる。他の種類のレジストの場合、レジストの層の露光および現像の後で、フォトレジストの断面をスペーサに沿って流動させて同じ結果が得られるようにするには熱アニーリング処理が有用であろう。
本例ではスペーサは酸化ケイ素で作成されているが、窒化ケイ素であってもよい。粒子(イオンまたは電子)を用いるリソグラフィの場合、これらはまた、有利な点として、窒化チタン等、原子番号がより高い他の材料で形成されていてもよい。原子番号がより高い材料により、電子ビームまたはイオンビームによるエッチングの間、電子を露光領域により良好に閉じ込めておくことができる。
感光層とスペーサの組み合わせパターンを用いて、スペーサの隣接する2本のラインにより横方向に囲まれた極小寸法の領域内に窒化チタンの層12を局所的に保護または逆に開放する。次いで、窒化物が保護されていない箇所でのエッチングを実行して鉱物マスクを形成する(図9)。その後、感光層およびスペーサは全面エッチングにより除去される(図10)。
図11、12に、本発明による、絶縁基板内における導電ラインのネットワークの形成方法の一つの可能な利用例を示す。窒化チタン12の層をエッチングした後で(図10)、窒化物により保護されていない箇所で基板の絶縁材料のエッチングを行ない(図11)、次いで、エッチングされた箇所で、銅等の導電金属25がダマシンタイプの方法により堆積される(図12)。堆積した金属は、エッチング除去された開口部から溢れ出すことなく、エッチング除去された基板の表面と同一平面である。基板が十分な絶縁性を有していない場合、金属25を堆積させる前に、基板内のエッチング除去された開口部の底部および側壁の絶縁が実行される。
本発明は、上述の例よりも複雑な構造および処理に適用可能である。例えば、本発明は、絶縁基板内に埋め込まれた導体の第1のネットワーク、および第1のネットワークに重ね合わされて当該基板内に穿設された導電ビア孔を介して後者に接続された導体の第2のネットワークを含み、2個のネットワークが高密度パターンに従い設計された「ダブルダマシン」と呼ばれる構造の形成に適用可能である。
図13に、所望の構造を上面図として示す。下側のネットワークは導体を垂直な細片として含み、上側のネットワークは導体を水平細片として含んでいる。垂直導体と水平導体の間の交差位置において2個の接触ビア孔を示す。他の交差位置は、接触のない交差位置である。
第1の(下側)ネットワークは、本例では、図面で垂直方向を向く2個の導体C1、C2を含んでいる。第2の、上側ネットワークは、図面で水平方向を向く平行な3ラインの導体を含んでいる。これらのうち2ラインは1箇所で中断され、換言すれば、各々が隙間により分離された2個の切片に分けられている。これらの切片は、第1ラインではL1a、L1b、第2ラインではL2a、L2bである。第3ラインL3は、連続的である。水平および垂直導体は互いに交差し、切片L1aと導体C2の交差位置および切片L2aと導体C1の交差位置に電気接続用の2個のビア孔Va、Vbが各々設けられている。他の交差位置は、接続ビア孔が無い交差位置である。導体間または切片間の間隔は、20〜30ナノメートル程度と小さくてよい。
導体の第1のネットワークは、所与の任意の方法により作成されていてよく、以下に記述するのは基本的に第2のネットワークおよび接続ビア孔の製造についてである。当該製造について、本方法の各種ステップを示す図2〜15を参照しながら記述する。各図において、3個の図面要素を示し、その各々は、右側に当該構造の上面図、左側に当該構造の上面図の線AAに沿った断面図、および中央に上面図の線BBに沿った断面図である。図を見易くするために、断面図上では、断面となる平面に位置する要素だけを示し、第1のネットワーク(図13に見ることができる)に埋め込まれた導体は当該上面図に示さない。
従って、例えばシリコン製の基板100が出発点であると考えられ(図14)、その内部に埋め込み導体102、例えば側壁が窒化タンタル104により絶縁された溝に埋め込まれた銅導体が形成されている。これらの導体が第1のネットワークを形成する。基板およびその埋め込み導体は、導体の2個のネットワーク間を絶縁する絶縁層または誘電層108で覆われている。基板100と誘電層108の間に絶縁適合層106が設けられていてよい。ビア孔が、第2のネットワークの導体が第1のネットワークの導体と交差して後者に接続されるべき位置に誘電層108(および層106)を介して形成される。誘電層は好適には、炭素またはフッ素がドープされた酸化ケイ素等の低誘電率の層(低k誘電体)である。
誘電層は、導体の第2のネットワークおよび導電ビア孔をエッチングするためのマスクを形成する表面境界層110で覆われている。エッチングマスクは窒化チタンで作成されていてよい。
犠牲層112は、スピンオンプロセスにより堆積した炭素(スピンオンカーボン)の層であってよく、窒化層110を覆う。これは、後段階で除去される。
紫外線照射に感光するフォトレジスト層114が堆積され、フォトレジストの第1のパターンを画定すべく紫外線フォトリソグラフィによりエッチングされる。このパターンは、導体の第2のネットワークの画定に用いられている第1の部分パターンである。フォトレジストが現像されたならば、犠牲層を保護する位置を画定する。フォトリソグラフィを容易にする、図示しない中間反射防止層を犠牲層112とフォトレジスト層114の間に挿入することができる。
犠牲層はフォトレジストにより保護されていない箇所でエッチング除去され、フォトレジストが除去される(図15)。この結果、犠牲層112の要素で覆われていない自由領域の第1の部分パターンを含んでいる構造が得られる。
次いでスペーサ116が犠牲層の切片の縁に沿って形成される(図16)。当該スペーサは、酸化ケイ素または窒化ケイ素または酸窒化ケイ素SiOxNyで作成されていても、あるいは有機材料で作成されていてもよい。スペーサは、層の共形堆積により形成され、続いて限られた厚さにわたり垂直異方性エッチングが行なわれて犠牲層の上面を露出させるのと同時に層110を露出させるが、犠牲層の要素の全ての側壁に沿った部分は残しておく。これらの部分は、共形堆積を行なう間にこれらの側壁に沿って蓄積する層厚が過剰なために残るものであり、これらがスペーサ116を構成する。
第1の部分パターンが画定された後で他のフォトリソグラフィ動作が一切行なわれていないため、第1の部分パターンから直接に推論される第2の部分パターンをスペーサおよび犠牲層で覆われていない領域により画定する。
この段階で、犠牲層112が除去され、スペーサ116だけが残る(図17)。従って自由領域のパターンは第1および第2の部分パターンの組合せである。
次いで層118が、スペーサ(自身が今は消滅した犠牲層の高さを有する)の高さより薄い厚さに堆積される(図18)。感光層118の高さをスペーサの高さより低くなるまで下げるべく当該層の全面エッチングを実行する必要がある場合、当該エッチングはこの段階で行なわれる。
その後、電子ビームエッチングが実行される。現像された感光層が第3の部分パターンを画定する(図19)。ここで、第3の部分パターンは、エッチングの後で存在している層のパターンである。このリソグラフィ動作を用いて、第2のネットワークの導体のパターンの画定、より厳密には例えばラインL1a、L1bの切片間の中断箇所の画定を完了する。これらの中断箇所は感光層118によりマスキングされる。第3の部分パターンは、スペーサの2本の隣接するラインを分離する領域を覆うが、反対側へ溢れ出すことなくこれらのライン上で終端する。
この動作の後で、自由領域の最終的なパターンが、スペーサまたは感光層118のいずれにもマスキングされていない基板上に存続する。このパターンは、第1、第2および第3の部分パターンの組合せであって、導電ビア孔の位置を含む第2のネットワークの導体のパターンを構成する。
次いでエッチングマスク層110は、自身に最終的なパターンを転写すべく、感光層またはスペーサのいずれにも覆われていない位置でエッチングされる(図20)。従ってマスクは、図13のラインL1a、L2a間の中断箇所とともに、第2のネットワークの導体のパターンに対応している。最後に、感光層118が除去される(図21)。
図21〜27において、垂直断面線B−Bが先行図面の同じ位置ではなく、図13の右上にあるビア孔Va(この段階ではビア孔は未画定)を貫通している点に注意されたい。
ビア孔を画定するために、電子照射に感光する新たな層を使用し、この場合も当該層の厚さはスペーサ116の高さより薄い。
当該感光層は直ちに、または最初にその深さの一部にわたり基板をエッチングした後で堆積させることができる。新たな感光層を直ちに堆積する場合について詳述し、次いで、後程でのみ堆積させる可能性について記述する。
新たな感光層120(図22)は従って、スペーサの高さより薄い厚さに堆積される。
形成したい導電ビア孔を囲むために用いるパターンに従い、感光層内に開口部122が穿設される(図23)。開口部122は、互いに交差する2個の導体間に接点を設ける必要がある箇所で、2個のネットワークの導体の交差位置に形成される。感光層のエッチングは電子ビームにより実行される。その解像度は、感光層の高さがスペーサの高さより低いため向上しており、これはスペーサが、電子ビームに露出される間、横方向に分散される電子をより多く吸収できる比較的重い材料で作成されている場合に、更に良好である。
感光層内の開口部122のエッチングのパターンはエッチングマスク110の領域にわたる部分に溢れ出る場合がある(図23の左側部分を参照)。この場合、エッチングマスクがビア孔の縁を画定する。他の位置(再度図23の左側部分を参照)では、感光層の縁は誘電層108の上に直接乗っており、この場合、感光層がビア孔の縁を画定する。最後に、更に他の位置、およびビア孔の少なくとも2個の縁で、感光層の縁が隣接するラインのスペーサ上で終端し、この場合、スペーサがビア孔の縁を画定する(図23の中央部、第1のネットワークの導体上方のビア孔を参照)。この場合、感光層内に画定された開口部は、スペーサのラインに直角な方向に、隣接するスペーサの2ライン間の間隙の上まで張出すがスペーサのこれらのラインを越えては突出しない領域にわたり延在している。
次いで、誘電層が窒化物マスク110または感光層120のいずれにも保護されていない箇所で、層108の厚さより薄い第1の深さP1までビア孔124が誘電層108内にエッチングされる(図24)。次いで、感光層およびスペーサ(図25)が除去される。
誘電層のエッチングは、第2の深さP2まで続けられる(図26)。今回のエッチングは、第2のネットワークの導体のパターンに正確に対応している窒化物マスク110だけにより画定される。深さP2は、第2のネットワークの導体の所望の厚さに対応している。ビア孔124が存在する箇所では、エッチングは2個の深さP1およびP2を足し合わせて、ビア孔が導体の第1のネットワークに到達する深さの合計にする。深さP1は従って、第1のネットワークの導体に到達するのに必要なエッチングの深さを補完するものである。
当該構造内に適合層106が設けられている場合、ビア孔の底部で第1のネットワークの導体を露出させるべくこの段階でビア孔の底部で除去される。次いで導体金属130が、ビア孔の底部を含む、層108内でエッチングされた開口部に配置される。当該金属が2個のネットワーク間のビア孔と共に第2の導体ネットワークを形成する(図27)。
導体金属は銅であってよく、これらのエッチング除去された位置から溢れ出ないように後で同じ高さにされる。このダマシン法による銅の堆積は、層108内にエッチングされた開口部の底部における窒化タンタルの初期堆積等のステップを含んでいてよい。これらのステップについては詳述しない。
処理終了時点で窒化物マスクが除去される。
この段階での導体の2重ネットワークの構造は実際に図13に示した所望の構造である。
上述のように、誘電層108のエッチングの順序を逆にして、電子ビームに感光する新たな層120を堆積させる前に第1のエッチングステップを実行してもよい。これはすなわち、図26のステップを図22〜24のステップより前に実行することになる。深さP1、P2まで行なうエッチングの順序は従って逆転して、P2が導体形成のためにエッチング除去される第1の深さになり、P1がビア孔形成のためにエッチング除去される第2の深さになる。
その結果、鉱物マスク110のエッチング後に(図20)、絶縁材料が、鉱物マスクで覆われていない領域の基板から第1の深さ(P2と表記された第2のネットワークの導体形成に必要な深さ)までエッチング除去される。次いで、電子ビームに感光する新たな層120がスペーサの高さ以下の厚さに堆積され、当該感光層は電子ビームによりエッチングされ、基板の絶縁材料は、感光層またはマスクで覆われていない位置の第2の深さ(P1と表記)までエッチングされ、感光層およびスペーサが除去されて、最後に、絶縁材料内でエッチングされた位置に導電金属が埋め込まれる。
深さの合計P1+P2は導体の第1のネットワークの深さである。
絶縁材料内にエッチングされた基板の位置に導体金属が埋め込まれ、これらの位置のうち、第1の深さ(P2)までしかエッチングされていない位置が導体の第2のネットワークを形成し、第1(P2)と第2の深さ(P1)の合計までエッチングされた位置が第1のネットワークと第2のネットワークの間の接続ビア孔を形成する。

Claims (13)

  1. いくつかの低密度の部分パターンの組み合わせに基づいて高密度のパターンをエッチングするリソグラフィ方法であって
    板(10)上への犠牲層(12)の形成および平行なラインを含む第1の部分パターンに従い前記犠牲層のエッチングを行ない、次いでこのようにエッチングされた前記犠牲層の要素の縁上にスペーサ(16)を形成し、次いで前記スペーサだけを残して前記犠牲層を除去して、前記スペーサが2本の隣接する中心ラインおよび2本の外側ラインを含む少なくとも4本の平行なラインの第2の部分パターンを画定し、
    前記スペーサ間において前記スペーサの高さ未満の厚さの前記スペーサとは異なる材料の補完層(22)の堆積を含み、
    記補完層を第3の部分パターンに従い局所的にエッチングすることにより前記第2および第3の部分パターンの組み合わせから得られる最終パターンを前記基板上に画定し、
    前記第3の部分パターンが、前記2本の隣接する中心ライン間において前記スペーサの前記2本の隣接する中心ラインに垂直な方向に延在し、且つ前記方向において前記2本の隣接する中心ラインを越えることなく前記2本の隣接する中心ラインで終端する少なくとも1個の領域を含
    とを特徴とする方法。
  2. 前記スペーサとは異なる材料の前記補完層が光子または電子またはイオン照射に感光する材料の層であり、前記エッチングがそのような種類の照射への露光により実行されることを特徴とする、請求項1に記載の方法。
  3. 前記局所的エッチングの後で、前記感光層の断面が前記スペーサに沿って流動可能にする熱処理の追加的ステップを含むことを特徴とする、請求項2に記載の方法。
  4. 前記感光性材料の層が光子照射に感光し、前記層の材料が前記スペーサを形成する材料とほぼ同じ屈折率を有することを特徴とする、請求項2に記載の方法。
  5. 前記基板が表面層(12、110)を含み、前記層の下側の前記基板をエッチングするための鉱物マスクを形成すること、およびスペーサと補完層が存在しない領域の最終パターンを用いて前記基板のエッチングの前に鉱物マスクをエッチングすることを特徴とする、請求項1〜4のいずれか1項に記載の方法。
  6. 前記基板(10)が、前記鉱物マスクを介してエッチング除去されることを特徴とする、請求項5に記載のリソグラフィ方法。
  7. 前記基板内にエッチングされた前記領域が、前記エッチング除去された領域から溢れ出すことなく、前記基板の表面と同一表面の材料(25)で埋められることを特徴とする、請求項6に記載の方法。
  8. 前記基板が絶縁材料で作成されていて、前記基板内にエッチングされた前記領域が導体の密なネットワークを形成すべく導電材料で埋めることを特徴とする、請求項7に記載の方法。
  9. 前記鉱物マスクのエッチングの後で、新たな層(120)が前記スペーサの高さ未満の厚さに堆積され、前記層が局所的にエッチング除去されて、前記基板が絶縁材料で作成されていて、前記基板の前記絶縁材料が、前記新たな層(120)または前記スペーサ(116)のいずれにも覆われていないスペースにおいて第1の深さ(P1)までエッチングされることを特徴とする、請求項5に記載の方法。
  10. 前記第1の深さまでのエッチングの後で、前記新たな層(120)が除去されて、前記基板の前記絶縁材料が第2の深さ(P2)までエッチングされることを特徴とする、請求項9に記載の方法。
  11. 前記基板が、前記第1および第2の深さの合計に等しい深さに埋め込まれた導体(102)の第1のネットワークを含み、前記2段の深さの合計にわたり前記基板の前記絶縁材料内にエッチングされた箇所が前記埋め込まれた導体へのアクセスビア孔(124)を形成し、前記基板の前記絶縁材料内にエッチングされた箇所が導体金属(130)で埋められ、前記箇所のうち、前記第2の深さ(P2)までしかエッチングされていないものが、前記ビア孔を介して前記第1のネットワークに接続された導体の第2のネットワークを形成することを特徴とする、請求項10に記載の方法。
  12. 前記基板が絶縁材料で作成されていて、前記鉱物マスク(110)のエッチングの後で、前記基板の絶縁材料(108)が、前記マスクにより保護されていない箇所で第1の深さまでエッチング除去され、次いで電子ビームに感光する新たな層が前記スペーサの高さ以下の厚さに堆積されて、前記感光層が電子ビームによりエッチングされ、前記基板の前記絶縁材料が、前記感光層で覆われていないスペースにおいて第2の深さまでエッチングされて、前記感光層および前記スペーサが除去され、最後に、前記絶縁材料内にエッチングされた箇所が導電金属で埋められることを特徴とする、請求項5に記載の方法。
  13. 前記基板が、前記第1および第2の深さの合計に等しい深さに埋め込まれた導体の第1のネットワークを含み、前記基板の前記絶縁材料内にエッチングされた箇所が導体金属で埋められ、前記箇所のうち、前記第1の深さまでしかエッチングされていないものが導体の第2のネットワークを形成し、前記第1および第2の深さの合計までエッチングされたものが前記第1のネットワークと前記第2のネットワークとの間を接続するビア孔を形成することを特徴とする、請求項12に記載の方法。
JP2013512838A 2010-06-01 2011-05-25 ピッチを2倍にするリソグラフィ方法 Expired - Fee Related JP5983953B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR10/02306 2010-06-01
FR1002306A FR2960657B1 (fr) 2010-06-01 2010-06-01 Procede de lithographie a dedoublement de pas
PCT/EP2011/058598 WO2011151243A1 (fr) 2010-06-01 2011-05-25 Procede de lithographie a dedoublement de pas

Publications (2)

Publication Number Publication Date
JP2013533611A JP2013533611A (ja) 2013-08-22
JP5983953B2 true JP5983953B2 (ja) 2016-09-06

Family

ID=43066524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013512838A Expired - Fee Related JP5983953B2 (ja) 2010-06-01 2011-05-25 ピッチを2倍にするリソグラフィ方法

Country Status (6)

Country Link
US (1) US9156306B2 (ja)
EP (1) EP2577395B1 (ja)
JP (1) JP5983953B2 (ja)
KR (1) KR101997927B1 (ja)
FR (1) FR2960657B1 (ja)
WO (1) WO2011151243A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
FR3001306A1 (fr) 2013-01-18 2014-07-25 Commissariat Energie Atomique Procede de fabrication d'un reseau de conducteurs sur un substrat au moyen de copolymeres a blocs
US9213239B2 (en) 2013-01-22 2015-12-15 Micron Technology, Inc. Methods of forming patterns for semiconductor device structures
US9583381B2 (en) 2013-06-14 2017-02-28 Micron Technology, Inc. Methods for forming semiconductor devices and semiconductor device structures
US9136168B2 (en) 2013-06-28 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive line patterning
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9293343B2 (en) * 2014-07-02 2016-03-22 Samsung Electronics Co., Ltd. Method of forming patterns of semiconductor device
US9406511B2 (en) * 2014-07-10 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
US10678137B2 (en) * 2014-09-22 2020-06-09 Intel Corporation Multi-pass patterning using nonreflecting radiation lithography on an underlying grating
JP6481994B2 (ja) * 2014-10-23 2019-03-13 東京エレクトロン株式会社 画素電極のパターン形成方法および形成システム
JP6249970B2 (ja) * 2015-01-30 2017-12-20 東京エレクトロン株式会社 半導体装置の製造方法
US9754791B2 (en) * 2015-02-07 2017-09-05 Applied Materials, Inc. Selective deposition utilizing masks and directional plasma treatment
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
KR102387947B1 (ko) 2017-11-21 2022-04-18 삼성전자주식회사 오버레이 패턴을 갖는 반도체 소자

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137627A (en) * 1980-03-28 1981-10-27 Nec Corp Pattern forming
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
US6508979B1 (en) * 2000-02-08 2003-01-21 University Of Southern California Layered nanofabrication
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6667237B1 (en) * 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US20050085085A1 (en) * 2003-10-17 2005-04-21 Yan Borodovsky Composite patterning with trenches
JP2005129761A (ja) * 2003-10-24 2005-05-19 Toshiba Corp ホールパターン形成方法及び半導体装置の製造方法
US20050170670A1 (en) * 2003-11-17 2005-08-04 King William P. Patterning of sacrificial materials
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
EP1772773B1 (en) * 2005-10-06 2011-06-29 STMicroelectronics Srl Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US7461446B2 (en) * 2005-10-24 2008-12-09 Hitachi Global Storage Technologies Netherlands B.V. Method for repairing photoresist layer defects using index matching overcoat
US20070119813A1 (en) * 2005-11-28 2007-05-31 Texas Instruments Incorporated Gate patterning method for semiconductor processing
JP2007150166A (ja) * 2005-11-30 2007-06-14 Toshiba Corp 半導体装置の製造方法
EP1804282A1 (en) 2005-12-29 2007-07-04 Interuniversitair Microelektronica Centrum vzw ( IMEC) Methods for manufacturing dense integrated circuits
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
JP4869811B2 (ja) * 2006-07-19 2012-02-08 東京応化工業株式会社 微細パターンの形成方法
US7550379B2 (en) * 2006-10-10 2009-06-23 Asml Netherlands B.V. Alignment mark, use of a hard mask material, and method
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US7960096B2 (en) * 2008-02-11 2011-06-14 International Business Machines Corporation Sublithographic patterning method incorporating a self-aligned single mask process
US8048762B2 (en) * 2008-08-25 2011-11-01 Elpida Memory, Inc. Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JP2013533611A (ja) 2013-08-22
FR2960657B1 (fr) 2013-02-22
FR2960657A1 (fr) 2011-12-02
KR20130106290A (ko) 2013-09-27
US20130087527A1 (en) 2013-04-11
KR101997927B1 (ko) 2019-07-08
US9156306B2 (en) 2015-10-13
WO2011151243A1 (fr) 2011-12-08
EP2577395B1 (fr) 2019-08-28
EP2577395A1 (fr) 2013-04-10

Similar Documents

Publication Publication Date Title
JP5983953B2 (ja) ピッチを2倍にするリソグラフィ方法
TWI540621B (zh) 用於後段製程(beol)互連之前層自對準通孔及插塞圖案化
US8728332B2 (en) Methods of patterning small via pitch dimensions
CN109545684B (zh) 半导体结构及其形成方法
TW201721292A (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
TW201721716A (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
KR101132803B1 (ko) 미세 패턴 형성 방법
US8445184B2 (en) Pattern formation method
JP5879656B2 (ja) ビア孔により接続された導体のネットワークを生成するリソグラフィ方法
KR20080034234A (ko) 반도체 장치의 미세 패턴 형성 방법
US9564371B2 (en) Method for forming semiconductor device
US10651076B2 (en) Method for defining patterns for conductive paths in dielectric layer
US9263321B2 (en) Semiconductor device and manufacturing method thereof
CN106952865A (zh) 半导体结构及其形成方法
JP2006253643A (ja) 半導体素子のゲート電極パターン形成方法
CN112349588A (zh) 半导体结构的形成方法、晶体管
CN112750773B (zh) 生产接触晶体管的栅极和源极/漏极通孔连接的方法
CN111986989B (zh) 半导体结构及其形成方法
KR20000004334A (ko) 반도체 소자의 금속배선 형성방법
TWI769363B (zh) 平面化半導體結構的方法
US11264271B2 (en) Semiconductor fabrication method for producing nano-scaled electrically conductive lines
TWI478212B (zh) 形成圖案的方法
CN110349909B (zh) 半导体器件及其形成方法
KR101119158B1 (ko) 반도체 소자의 형성 방법
KR20050033110A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150127

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150422

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150521

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150813

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160719

R150 Certificate of patent or registration of utility model

Ref document number: 5983953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees