JP2010080942A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】リソグラフィー解像限界以下の寸法のパターンと任意の寸法のパターンとが混在するパターン形成工程を改良すること。
【解決手段】 半導体装置の製造方法であって、被エッチング部材上に第１の層を形成し、前記第1の層に第１のハードマスクパターンを有する第1のハードマスクを形成し、前記第１のハードマスク上および露出した前記被エッチング部材上に第２の層を形成し、前記第２の層を選択的エッチング除去してコアパターンを有するサイドウオールコアを形成し、前記サイドウオールコアの側壁に側壁スペーサを形成し、前記側壁スペーサおよび前記第１のハードマスクを用いて前記被エチング部材をエッチング除去することを含む半導体装置の製造方法。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関し、側壁スペーサをマスクとしてリソグラフィー解像限界寸法以下の微細なパターンを形成する工程を含む半導体装置の製造方法に関する。
従来の半導体技術において、フォトリソグラフィー技術としてはフォトマスクを用いて露光・現像することで得られたフォトレジストパターンをマスクとして下地のシリコン基板や酸化シリコン膜をエッチング加工するのが普通であった。しかし、微細化が進むにつれて露光に使用する光源の種類が変化し、その光源に適したフォトレジストのエッチング耐性が低下してきた。このため、フォトマスクを用いて得られたフォトレジストパターンをマスクとして比較的薄くフォトレジストが堪えられる程度の厚さの下地膜、例えば窒化シリコン膜などにパターンを一旦エッチング転写し、この窒化シリコン膜をマスクとしてさらにその下地膜である本来の被加工層、例えば酸化シリコン膜をエッチング加工してパターン形成する技術が多用されるようになった。この種のパターニングされた窒化シリコン膜をハードマスクと呼んでいる。
近年、さらに半導体メモリ等の微細化、高密度化の要求は露光機やフォトレジスト等、リソグラフィー技術開発の速度を上回り、リソグラフィー解像限界以下の寸法のパターン形成方法が注目されるようになった。その一つとして例えば特許文献１（米国特許第6,063,688号公報）にあるような側壁スペーサをハードマスクとして用いてその下層をエッチング加工することでリソグラフィー解像限界寸法以下の微細なパターンを形成する技術がある。
側壁スペーサをハードマスクとして利用するパターン形成方法では、側壁スペーサに関係するいくつかの点に留意すべきである。例えば、（１）側壁スペーサの膜厚によって決まる一定幅のパターンのみ形成可能で、側壁スペーサは任意の寸法を有するパターンは形成できない。（２）島状パターンの外側壁に側壁スペーサを設けた場合も、絶縁層に設けた開口部の内壁に側壁スペーサを設けた場合も必ず側壁スペーサは“ループ”状の形状に形成される特徴があり、ライン・アンド・スペース・パターンを形成した場合、異なるライン同士、又は、異なるスペース同士の端部が繋がってしまいラインパターンまたはスペースパターンの分離が必要になる。（３）側壁スペーサハードマスクを形成しない領域はマスクパターンの無い領域となるため、側壁スペーサハードマスクを利用してリソグラフィー解像限界以下の寸法のスペースパターン、もしくはホールパターンを形成する場合はこれらの微細パターン形成領域以外の領域を全面覆う大パターンの設置が必要になる。
特許文献１では微細な側壁スペーサハードマスクが形成されたチャネル領域以外の基板表面をフォトレジストですべて覆い、フォトレジストと側壁スペーサハードマスクとをマスクとして基板をエッチング加工することで、基板上のチャネル領域のみに微細なトレンチパターンを形成する技術が開示されている。
この技術によれば、チャネル領域以外の領域はレジストで覆うことで不要なトレンチ形成を回避し、チャネル領域のライン・アンド・スペース・パターンについてそれぞれの端部が繋がることなくスペースパターンの分離も可能である。
一方、特許文献２（特開2008-27978号公報）には、側壁スペーサハードマスクを利用してリソグラフィー解像限界寸法以下の微細なパターンを形成すると同時に任意の寸法のパターンを形成する方法が開示されている。
特許文献２では側壁スペーサハードマスク形成用の第１のコアパターンと任意の寸法のパターン形成用の第２のコアパターンとを１回のフォトリソグラフィー工程により半導体基板上に形成し、第１と第２のコアパターン、すべてのコアパターンの側壁に側壁スペーサを設けた後に、第１のコアパターンを選択的に除去し、一方、第２のコアパターンは残し、第２のコアパターンもハードマスクとして利用することで任意の寸法のハードマスクを形成している。
米国特許第6,063,688号公報 特開2008-27978号公報
しかしながら、特許文献１では、側壁スペーサ形成後、コアの絶縁膜をエッチング除去し、側壁スペーサハードマスクを形成した状態で、基板表面にフォトレジストを塗布、露光、現像することに起因してさまざまな問題を生ずる。側壁スペーサハードマスクは微細なピッチで配列されており、側壁スペーサはある程度高さもある。このような基板表面にフォトレジストを一般的な方法で塗布した場合、側壁スペーサの隙間に気泡ができ、露光前あるいは露光後の熱処理で破裂したり、フォトレジストの膜厚にばらつきを生じたりすることに起因してフォトレジストパターン形成に不具合を生じる。また、露光後の現像処理の際にも側壁スペーサの隙間に反応生成物が完全に除去できない場合が生じ、これもフォトレジストパターン形成に不具合となる。これは一般に用いられている現像処理が反応生成物の除去能力が低いことに起因している。
特許文献２では、任意の寸法のハードマスクパターンは第２のコアパターンとその側壁に形成された側壁スペーサで構成されているのでこのハードマスクパターンの端部の位置やパターン幅は、フォトリソグラフィー工程の目合わせずれ、露光、現像のばらつき、エッチングのばらつきに加えて側壁スペーサ用膜の成膜時の厚さのばらつき、側壁スペーサ形成の際のエッチングバックのばらつきが重畳してしまう。このため、パターン位置や寸法にかかる精度が著しく低下するという問題があった。特に目合わせモニターマークを任意の寸法のパターンとして構成した場合はモニタ精度が著しく低下する問題があった。
また、特許文献２開示の技術ではラインパターンもしくはスペースパターンの分離は不可能である。
本願発明は、以上述べた従来技術の問題点に鑑みてなされたもので、側壁スペーサハードマスクを利用して形成するリソグラフィー解像限界以下の寸法のパターンを含むパターン形成工程、特にリソグラフィー解像限界以下の寸法のパターンと任意の寸法のパターンとが混在するパターン形成工程の改良にある。
本発明は、被エッチング部材上に第１の層を形成し、前記第1の層に第１のハードマスクパターンを有する第1のハードマスクを形成し、前記第１のハードマスク上および露出した前記被エッチング部材上に第２の層を形成し、前記第２の層を選択的エッチング除去してコアパターンを有するサイドウオールコアを形成し、前記サイドウオールコアの側壁に側壁スペーサを形成し、前記側壁スペーサおよび前記第１のハードマスクを用いて前記被エチング部材をエッチング除去することを含む半導体装置の製造方法を提供する。
本発明の１実施形態によれば、前記サイドウオールコアは、前記第1のハードマスクパターンの前記微細加工領域を規定する開口を横切る少なくとも１つの開口を有し、前記第１のハードマスクパターンの任意の寸法の加工領域を規定する領域が前記第２の層で覆われている。
別の実施形態によれば、前記サイドウオールコアは、前記第1のハードマスクパターンの前記微細加工領域を規定する開口に、アイランドの規則的配列を有する。
この場合、前記側壁スペーサの形成は、前記サイドウオールコアのアイランドの側壁に側壁膜を形成し、隣接するアイランドの間に前記被エッチング部材が露出する場所ができるように側壁膜をエッチングする。
本願発明によれば、第１のハードマスクパターン形成のためとリゾグラフィ解像度限界以下の寸法のパターン形成のためと合計２回のフォトリソグラフィー工程で足りるので、２回のフォトリソグラフィー工程でリソグラフィー解像限界以下の寸法のパターンと任意の寸法のパターンとが混在するパターンを形成できる。
図１は本発明の第１の実施形態を示し、（ａ）は平面図、（ｂ）は図１（ａ）のXX’断面図である。 図２は、図１の次の工程を示し、（ａ）は平面図、（ｂ）は、図２（ａ）のXX’断面図である。 図３は、図２の次の工程を示し、（ａ）は平面図、（ｂ）は、図３（ａ）のXX’断面図である。 図４は、図３の次の工程を示し、（ａ）は平面図、（ｂ）は図４（ａ）のXX’断面図である。 図５は、図４の次の工程を示し、（ａ）は平面図、（ｂ）は図５（ａ）のXX’断面図である。 図６は、図５の次の工程を示し、（ａ）は平面図、（ｂ）は図６（ａ）のXX’断面図である。 図７は、図６の次の工程を示し、（ａ）は平面図、（ｂ）は図７（ａ）のXX’断面図である。 図８は、図７の次の工程を示し、（ａ）は平面図、（ｂ）は図８（ａ）のXX’断面図である。 図９は本発明の第２の実施形態を示し、（ａ）は平面図、（ｂ）は図９（ａ）のXX’断面図である。 図１０は図９に続く工程を示し、（ａ）は平面図、（ｂ）は図１０（ａ）のXX’断面図である。 図１１は図１０に続く工程を示し、（ａ）は平面図、（ｂ）は図１１（ａ）のXX’断面図である。 図１２は図１１に続く工程を示し、（ａ）は平面図、（ｂ）は図１２（ａ）のXX’断面図である。 図１３は図１２に続く工程を示し、（ａ）は平面図、（ｂ）は図１３（ａ）のXX’断面図である。 図１４は図１３に続く工程を示し、（ａ）は平面図、（ｂ）は図１４（ａ）のXX’断面図である。 図１５は図１４に続く工程を示し、（ａ）は平面図、（ｂ）は図１５（ａ）のXX’断面図である。 図１６は図１５に続く工程を示し、（ａ）は平面図、（ｂ）は図１６（ａ）のXX’断面図である。 図１７は本発明の第３の実施形態を示し、（ａ）は平面図、（ｂ）は図１７（ａ）のXX’断面図である。 図１８は図１７に続く工程を示し、（ａ）は平面図、（ｂ）は図１８（ａ）のXX’断面図である。 図１９は図１８に続く工程を示し、（ａ）は平面図、（ｂ）は図１９（ａ）のXX’断面図である。 図２０は図１９に続く工程を示し、（ａ）は平面図、（ｂ）は図２０（ａ）のXX’断面図である。 図２１は図２０に続く工程を示し、（ａ）は平面図、（ｂ）は図２１（ａ）のXX’断面図である。 図２２は図２１に続く工程を示し、（ａ）は平面図、（ｂ）は図２２（ａ）のXX’断面図である。 図２３は図２２に続く工程を示し、（ａ）は平面図、（ｂ）は図２３（ａ）のXX’断面図である。 図２４は図２３に続く工程を示し、（ａ）は平面図、（ｂ）は図２４（ａ）のXX’断面図である。 図２５は図２４に続く工程を示し、（ａ）は平面図、（ｂ）は図２５（ａ）のXX’断面図である。 図２６は図２５に続く工程を示し、（ａ）は平面図、（ｂ）は図２６（ａ）のXX’断面図である。 図２７は図２６に続く工程を示し、（ａ）は平面図、（ｂ）は図２７（ａ）のXX’断面図である。 図２８は本発明の第４の実施形態を示し、（ａ）は平面図、（ｂ）は図２８（ａ）のXX’断面図である。 図２９は図２８に続く工程を示し、（ａ）は平面図、（ｂ）は図２９（ａ）のXX’断面図である。 図３０は図２９に続く工程を示し、（ａ）は平面図、（ｂ）は図３０（ａ）のXX’断面図である。 図３１は図３０に続く工程を示し、（ａ）は平面図、（ｂ）は図３１（ａ）のXX’断面図である。 図３２は図３１に続く工程を示し、（ａ）は平面図、（ｂ）は図３２（ａ）のXX’断面図である。 図３３は図３２に続く工程を示し、（ａ）は平面図、（ｂ）は図３３（ａ）のXX’断面図である。 図３４は図３３に続く工程を示し、（ａ）は平面図、（ｂ）は図３４（ａ）のXX’断面図である。 図３５は図３４に続く工程を示し、（ａ）は平面図、（ｂ）は図３５（ａ）のXX’断面図である。 図３６は図３５に続く工程を示し、（ａ）は平面図、（ｂ）は図３６（ａ）のXX’断面図である。 図３７は、本発明に関連するPRAMメモリセルアレイの回路図を示す。 図３８は、本発明に関連する３個のメモリセルで、（ａ）は図３７におけるワード線WL方向の断面図、（b)は、図３７におけるビット線方向の断面図である。 図３９は、本発明に関連するPRAMの製造プロセスの工程を示し、（ａ）は平面図、（b)は図３９（ａ）のAA’断面図、（ｃ)は図３９（ａ）のBB’断面図である。 図４０は、本発明に関連する図３９に続く工程を示し、（ａ）は平面図、（b)は図４０（ａ）のAA’断面図、（ｃ)は図４０（ａ）のBB’断面図である。 図４１は、本発明に関連する図４０に続く工程を示し、（ａ）は平面図、（b)は図４１（ａ）のAA’断面図、（ｃ)は図４１（ａ）のBB’断面図である。
本発明は、詳細な説明を添付図面と関係させて読んだときに、最もよく理解される。通常の実務にしたがい、図面の種々の表示された部分は必ずしも比例していないことが強調される。それどころか、種々の表示部分の寸法は、明確さのために、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
次に本発明を適用するのに好適な半導体装置の一例としてＰＲＡＭ（Phase Change RAM）デバイスについて簡単に説明する。
図３７はＰＲＡＭのメモリセルアレイの一例を示す回路図である。
図３７を参照すると、複数のワード線WLと複数のビット線BLとは互いに直交して配列され、各交点にはメモリセルMCが設けられ、メモリセルMCは相変化材料デバイスPSとダイオードDとの直列回路よりなり、相変化材料デバイスPSの一端はビット線BLに、ダイオードDの一端はワード線WLにそれぞれ接続されている。相変化材料デバイスPSは異なる電気抵抗値を有し、互いに可逆的に遷移可能な安定な２つの状態を持ちうるデバイスで、その電気抵抗値を検出することでプログラムされた情報を読み出す。メモリセルMCは、非選択時にはダイオードDが逆バイアスされて非導通状態に制御され、選択時にはビット線BLが高電位、ワード線WLが低電位に制御されることでダイオードDは導通状態に制御され相変化材料デバイスPSに電流が流れ、その電気抵抗値が検出される。
図３８（ａ）、図３８（ｂ）は、それぞれメモリセルのワード線WL方向、ビット線BL方向の断面図であり、３ビットのメモリセルが示されている。
これらの図を参照すると、P型シリコン基板80に形成されたN型不純物拡散層82はワード線WLを形成し、隣接するワード線WLは酸化シリコン層81により分離されている。シリコン基板上に形成され互いに絶縁層90により分離されたシリコンピラーには、N型不純物拡散層82とP型不純物拡散層83が形成され、ダイオードDが形成されている。相変化材料層87はヒーター電極85と上部電極88にはさまれ相変化材料デバイスPSを構成しており、金属プラグ84によりダイオードDと直列接続されている。上部電極88は延在し複数のメモリセルと共通接続されビット線BLとして機能する。相変化材料層87は劣化防止用保護絶縁膜92を介して層間絶縁膜93により覆われている。ヒーター電極85は絶縁層91に形成された開口内壁に形成された絶縁層86により径を小さく規制されて形成され、高い電流密度が得られるようになっている。
次に例示したPRAMの製造プロセスについて簡単に説明する。
図３９〜図４１は、例示したPRAMの製造プロセスの工程を示す。図３９（ａ）〜図４１（ａ）は平面図、図３９（ｂ）〜図４１（ｂ）はA-A’断面図、図３９（ｃ）〜図４１（ｃ）はB-B’断面図を示す。
まず、P型のシリコン基板を用意し、図３９（ａ）〜（ｃ）に示すようにアモルファス・カーボン・ハードマスク100をマスクにしてシリコン基板80を200nmエッチングしてY方向に延在する分離用溝を形成する。ここで分離用溝形成用のハードマスクの平面パターンは幅30nmでY方向に延在するスペースパターン（パターン明部）がX方向に60nmのピッチで配列されており、メモリセルアレイ領域のシリコン基板表面に分離用溝を形成することができる。一方、メモリセルアレイ領域以外の周辺制御回路領域(図示せず)は、目合わせモニターマークなど一部を除いて溝を形成しないのでハードマスクでシリコン基板表面が覆われパターン暗部を呈する。ハードマスクの形成方法は後で詳細に説明する。次にCVD法で厚く酸化シリコン膜を成膜し、分離用溝を埋めた後、エッチングバックしてワード線WL分離用酸化シリコン81を形成する。
次に、図４０（ａ）〜（ｃ）に示すように、分離用溝と直交し、X方向に延在する幅30nmのスペースパターンがY方向のピッチ60nmで配列されたハードマスクパターンを形成する。このハードマスクパターンを用いてアモルファス・カーボン・ハードマスク100をエッチングすることで30nm X 30nm の島状のアモルファス・カーボン・ハードマスクパターンアレイが得られる。アモルファス・カーボン・ハードマスク100を用いてシリコン基板80を例えば100nmエッチングすることでシリコンピラー80aが形成される。次にシリコン基板80にリンなどのN型不純物をイオン注入する。溝底部の露出したシリコン基板表面に注入されたリンは、注入後の熱処理で活性化され、シリコン基板中を拡散することでシリコンピラー80a下方に達し、Y方向に延在するN型不純物拡散層82、すなわちワード線WLが形成される。
次に、図４１（ａ）〜（ｃ）に示すように、シリコン基板表面に絶縁層90を成膜した後に金属プラグ用開口101を形成する。シリコンピラー80aにはP型不純物を導入し、P型不純物拡散層83を形成することでPNダイオードＤを形成する。ここで、金属プラグ用開口101形成用のハードマスクの平面パターンは例えば24nm X 24nm で、Ｘ方向、Ｙ方向共に60nmピッチで配列されており、Ｘ方向、Ｙ方向のピッチが等しく、隣接する開口部の距離が等しい。メモリセルアレイ領域以外の周辺制御回路領域は、目合わせモニターマークなど一部を除いて開口部を形成しないのでハードマスクでシリコン基板表面を覆いパターン暗部とする。
引き続き、図示はしないが、金属プラグ84、ヒーター電極85、相変化材料層87、上部電極88を順次形成した後、一般の半導体装置同様、層間絶縁膜、金属配線等の形成工程を経て半導体装置が完成する。
＜実施の形態1＞
次に、第１の実施形態による半導体装置の製造プロセスについて説明する。
図１（ａ）〜図８（ａ）は平面図、図１（ｂ）〜図８（ｂ）は断面図で、第１の実施形態による半導体装置の製造プロセス、特にハードマスクを形成して下層を加工する工程について示した図である。ここでは、先に例示したPRAMの製造工程のうち、分離用溝形成工程について説明する。メモリセルアレイ領域に代表されるような半導体装置の微細加工領域６には、側壁スペーサハードマスクを用いて形成された幅30nmのスペースパターン（パターン明部）が60nmピッチで５個配列形成されたパターンと、微細加工領域６以外の領域に任意の寸法を有するパターンの例示として目合わせモニターマーク５とが模式的に配置され、微細加工領域６以外の領域でモニターマーク５以外の領域はパターン暗部とする場合について説明する。ここで、パターン明部とはマスクのスペース又は開口領域を意味し、パターン暗部とは、マスクのライン、アイランドなどマスク材料の存する領域を意味する。
図１（ａ）,（ｂ）に示すように、被加工材料であるシリコン基板１の上に、シリコン基板１をエッチング加工する際のハードマスクの材料となるアモルファス・カーボン層２、アモルファス・カーボン層２にパターン形成するために用いるハードマスク材料となる窒化シリコン層３、さらにハードマスク材料となる多結晶シリコン層４を順次堆積させる。その後、通常のフォトリソグラフィー技術を用いて、多結晶シリコン層４を加工して、微細加工領域６には4つの線a, b, c, dで囲われた矩形状開口部２００を、微細加工領域６以外の領域には目合わせモニターマーク５をそれぞれパターン形成する。モニターマーク５は、それを囲う開口によって規定される。開口部２００が設けられた微細加工領域６は以降の工程で側壁スペーサハードマスクを利用してリソグラフィー解像限界以下の寸法を有するハードマスクパターンが形成される。一方、目合わせモニターマーク５は任意の寸法を有するパターンの例示であって、側壁スペーサハードマスクのパターン幅に制限されることなく任意の寸法のパターンを形成することができる。また、微細加工領域６以外の領域は任意の寸法を有するパターンが配置された部分を除いて多結晶シリコン層が下層（ここでは窒化シリコン層３）を覆っている。
次に、図２（ａ）,（ｂ）に示すように、BARC（Bottom Antireflective Coating）層７、シリコンを含有するフォトレジスト層８、通常のフォトレジスト層９の３層よりなるマルチレイヤレジスト層が被着される。その後、通常のフォトリソグラフィー技術を用いて通常のフォトレジスト層９に開口部１０が形成される。通常BARC層７は下地表面の反射率を制御する役割を果たすもので、ほかに下地の凹部を埋めて表面の平坦化や、さらには下地のエッチング加工の際のマスクとしての機能増強材料として利用されるのが一般的である。しかし、ここでは、BARC層７は、後の工程で側壁スペーサを形成するための側壁を提供するコアパターンを形成する材料として使用され、厚さは200nmである。シリコン含有フォトレジスト層８は、本来フォトレジストをエッチングマスクとして使用した場合のエッチング耐量補強目的の層であり、シリコン含有率40%、厚さ40nmである。フォトレジスト層９はArF用のものでArF液浸露光装置を用いてパターン形成される。フォトレジスト層のライン幅L（ここでは開口部１０の間隔のこと）は50nm、スペースS（ここでは開口部１０の幅）は70nmとした。また、フォトレジスト層９に設けられた開口部１０のXX’方向と垂直方向の両端部ｅ，ｆは多結晶シリコン層４に設けられた開口部２００の両端部ａ，ｃよりも外側まで延在しているところに特徴がある。また、多結晶シリコン層４に設けられた目合わせモニターマーク５上はフォトレジスト層９によって覆われている。
次に、図３（ａ）,（ｂ）に示すように、ドライエッチング法によりフォトレジスト層９に形成された開口部１０がシリコン含有フォトレジスト層８およびBARC層７にパターン転写される。さらにドライエッチング法でシリコン含有フォトレジスト層８およびBARC層７の開口部１０の側壁を一様に後退させる。ここでは10nm後退させて、フォトレジスト層のライン幅（ここでは開口部１０の間隔のこと）は50nm、スペース（ここでは開口部１０の幅）は70nmであったものをライン幅L’＝30nm、スペースS’＝90nmにした。ここで、ライン幅L’：スペースS’＝１：３に調整した理由は、後の工程で開口部幅90nmの開口部１０の内側壁に厚さ30nmの側壁スペーサを形成すると両側の内側壁に側壁スペーサが形成されるのでスペーサ間隔を30nmとするめである。
次に、図４（ａ）,（ｂ）に示すように、開口部１０が設けられたシリコン含有フォトレジスト層８およびBARC層７上にコンフォーマルな膜を成膜し、エッチングバックすることで側壁スペーサ１１を形成する。この時、多結晶シリコン層４に形成された任意の寸法を有するパターンはシリコン含有フォトレジスト層８およびBARC層７で覆われており、任意の寸法を有するパターンを形成する多結晶シリコン層４のエッジの段差はBARC層７によって完全に平坦化されている。このため任意の寸法を有するパターンの側壁に側壁スペーサは形成されない。一方、多結晶シリコン層４に形成された矩形状開口部２００のエッジaとcは開口部１０で一部露出している。多結晶シリコン層４の厚みをシリコン含有フォトレジスト層８およびBARC層７の厚みに比較して十分薄くし、エッチングバック時間を十分長くすることで露出した多結晶シリコン層４のエッジの側壁の側壁膜は完全に除去して側壁スペーサを形成せず、シリコン含有フォトレジスト層８およびBARC層７の側壁のみに側壁スペーサを形成することができる。
コンフォーマルな膜の形成には、シリコン含有フォトレジスト層８およびBARC層７が変形しないようにするために140℃以下でコンフォーマルな膜を成膜できる方法を選択する。例えばPDL(Pulsed Deposition Layer)はこの用途に適している。触媒のTMA(Tri-methyl aluminum)を半導体ウェハ表面に供給した後、TPOS(Tris(tert-pentoxyl)silanol)を半導体ウェハ表面に供給すると触媒反応により、トータルの厚さが30nmのコンフォーマルなAl2O3とSiO2の積層膜が形成される。
次に、図５（ａ）,（ｂ）に示すように、BARC層７を剥離することで、側壁スペーサ１１を利用したハードマスクが完成する。ここで図５（ａ）を参照すると側壁スペーサ１１はループ状の形状をしているが、その一部は多結晶シリコン層４に形成された開口部２００の境界の外側に達しており、多結晶シリコン層４と重なる。
次に、図６（ａ）,（ｂ）に示すように、側壁スペーサ１１と多結晶シリコン層４とをマスクにして窒化シリコン層３をエッチングすることで、目合わせモニターマーク５を含め、多結晶シリコン層４に形成されたパターンと、側壁スペーサ１１によって形成されたパターンとを窒化シリコン層３上で合成することができる。
次に、図７（ａ）,（ｂ）に示すように、引き続き側壁スペーサ１１と多結晶シリコン層４とをマスクにしてアモルファス・カーボン層２をドライエッチング法によりエッチングすることで、多結晶シリコン層４に形成されたパターンと、側壁スペーサ１１によって形成されたパターンとを合成したパターンをアモルファス・カーボン層２に転写し、アモルファス・カーボン層２ハードマスクが完成する。この時、側壁スペーサ１１と多結晶シリコン層４を予めエッチング除去してから窒化シリコン層３をマスクにしてアモルファス・カーボン層２をエッチングしてもよい。
次に、図８（ａ）,（ｂ）に示すように、アモルファス・カーボン層２ハードマスクをマスクとしてドライエッチング法によりシリコン基板１をエッチングすることで図３９（ｃ）の分離用溝81aを形成することができる。
本実施形態では、被加工材料層の微細加工されるべき領域と任意の寸法の加工がされるべき領域にそれぞれ対応する開口部を規定する第１のパターンと別の開口部によって規定される第２のパターンとを有する第１のハードマスクを予め第1のハードマスク層に形成する。第1のハードマスクは、第1のハードマスクパターン構成している。その後、第１のハードマスク上に形成された第２の層に、前記第１のハードマスクの第１のパターンの開口部を横切って延在する少なくとも１つの開口部を形成し、前記第１のハードマスクの第２のパターンを第２の層で覆うサイドウオールコアを形成する、次いで、サイドウオールコアの開口部の側壁に側壁パターンが形成される。その後、サイドウオールコアの開口部を互いに隔てているコア材料及び他の領域のコア材を除去し、側壁スペーサからなるハードマスクが形成される。材料層に第１のハードマスクのパターンと第２の側壁スペーサのパターンとが合成されたパターンでエッチング加工し、材料層にパターンが形成される。したがって、任意の寸法を有するパターンの側壁に側壁スペーサができてしまうという不具合がなく、微細な側壁スペーサによるハードマスクを形成した状態でのフォトリゾグラフィー工程も無いので製造に好適な製造プロセスが得られる。
＜実施の形態２＞
次に、第２の実施形態による半導体装置の製造プロセスについて説明する。
図９〜図１６は、第２の実施形態による半導体装置の製造プロセス、特にハードマスクを形成して下層を加工する工程について示した工程図である。ここでは、先に例示したPRAMの製造工程のうち、金属プラグ用開口101形成工程について説明する。ここで、図９（ａ）〜図１６（ａ）は平面図であり、図９（ｂ）〜図１６（ｂ）はX-X’断面図を示す。
これらの図を参照して、メモリセルアレイ領域に代表されるような微細加工領域２６には側壁スペーサハードマスクを用いて形成された微細な開口パターン（パターン明部）が60nmピッチで５個Ｘ４個配列形成されたパターンと、微細加工領域２６以外の領域に任意の寸法を有するパターンの例示として目合わせモニターマーク２５とが模式的に配置され、微細加工領域２６以外の領域でモニターマーク２５以外の領域はパターン暗部とする場合について説明する。
図９（ａ）,（ｂ）を参照すると、被加工材料である絶縁層、例えば酸化シリコン層２１の上に酸化シリコン層２１をエッチング加工する際のハードマスクの材料となるアモルファス・カーボン層２２、アモルファス・カーボン層２２にパターン形成するために用いるハードマスク材料となる窒化シリコン層２３、さらにハードマスク材料となる多結晶シリコン層２４を順次堆積させる。通常のフォトリソグラフィー技術を用いて、多結晶シリコン層２４を加工して、微細加工領域２６に対応して輪郭線a, b, c, dで囲われた矩形状開口部２００が、微細加工領域２６以外の領域に対応しては目合わせモニターマーク２５が、それぞれパターン形成される。この工程に関しては第１の実施形態と同様なので説明は割愛する。
次に、図１０（ａ）,（ｂ）に示すように、BARC（Bottom Antireflective Coating）層２７、シリコンを含有するフォトレジスト層２８、通常のフォトレジスト層２９の３層よりなるマルチレイヤレジスト層が被着される。その後、通常のフォトリソグラフィー技術を用いて通常のフォトレジスト層２９に側壁スペーサ形成用のコアパターンを形成するためのレジストパターンを形成する。
ここで、コアパターンは、図示のように２次元の方向に所定のピッチで規則的に配列されたアイランドからなる。さらに具体的に本実施例の場合には、アイランドは水平に対して斜め４５°および−４５°の方向に等距離ピッチで配列されている。一方、アイランドの行方向（水平方向）、列方向のピッチは斜め４５°方向のピッチの√2倍のピッチで配列されている。また、開口部２００の外側には最終的には開口部とはならないダミーのアイランドが配置されている。ダミーのアイランドは所望の開口部配列の最外周の開口部を形成するために設けられる場合がある。
次に、図１１（ａ）,（ｂ）に示すように、ドライエッチング法によりフォトレジスト層２９に形成されたパターンをシリコン含有フォトレジスト層２８およびBARC層２７にパターン転写した後、さらにドライエッチング法でシリコン含有フォトレジスト層２８およびBARC層２７のコアパターンの側壁を後退させコアパターンの寸法を所望の値にする。
次に、図１２（ａ）,（ｂ）に示すように、シリコン含有フォトレジスト層２８およびBARC層２７で形成されたコアパターン上にコンフォーマルな膜が成膜され、エッチングバックすることで側壁スペーサ３１が形成される。ここでも第１の実施形態と同様にPDL(Pulsed Deposition Layer)を採用し、Al2O3とSiO2の積層膜による側壁スペーサ３１が得られる。ここで、コアパターンの最近接のアイランドは、ななめ４５度の方向にある。この最近接のアイランドの側壁スペーサ３１同士が接するように側壁スペーサ３１の厚さを設定することで行方向および列方向のコアパターンの側壁スペーサ３１同士は接することなく間隙３２ができる。さらにこの間隙３２の寸法が所望の開口部寸法となるように側壁スペーサ３１の厚さは調整される。
次に、図１３（ａ）,（ｂ）に示すように、BARC層２７を剥離することで、側壁スペーサ３１を利用したハードマスクが完成する。側壁スペーサ３１形成用コアパターンがあった場所３３と側壁スペーサ３１の間隙３２とに開口33と開口32が配列された5X４の開口部アレイが形成されている。
次に、図１４（ａ）,（ｂ）に示すように、側壁スペーサ３１と多結晶シリコン層２４とをマスクにして窒化シリコン層２３をエッチングすることで、目合わせモニターマーク２５を含め、多結晶シリコン層２４に形成されたパターンと、側壁スペーサ３１によって形成されたパターンとを窒化シリコン層２３上で合成することができる。ここで開口部アレイパターンのうち最も外側に位置する開口部のパターン形成のために設置されたダミーのコアパターンは、多結晶シリコン層２４上にあったため窒化シリコン層２３には転写されない。
次に、図１５（ａ）,（ｂ）に示すように、引き続き側壁スペーサ３１と多結晶シリコン層２４とをマスクにしてアモルファス・カーボン層２２をドライエッチング法によりエッチングすることで、多結晶シリコン層２４に形成されたパターンと、側壁スペーサ３１によって形成されたパターンとを合成したパターンをアモルファス・カーボン層２２に転写し、アモルファス・カーボン層２２ハードマスクが完成する。この時、側壁スペーサ３１と多結晶シリコン層２４を予めエッチング除去してから窒化シリコン層２３をマスクにしてアモルファス・カーボン層２２をエッチングしてもよい。
次に、図１６（ａ）,（ｂ）に示すように、アモルファス・カーボン層２２ハードマスクをマスクとしてドライエッチング法により酸化シリコン層２１をエッチングすることで図４１の金属プラグ形成用開口部１０１を形成することができる。
本実施形態では、被加工材料層の微細加工されるべき領域と任意の寸法の加工がされるべき領域にそれぞれ対応する開口部を規定する第１のパターンと別の開口部によって規定される第２のパターンとを有する第１のハードマスクを予め第1のハードマスク層に形成する。第1のハードマスクは、第1のハードマスクパターン構成している。その後、第１のハードマスク上に形成された第２の層に、コアパターンを有するサイドウオールコア形成する。前記サイドウオールコアは、前記第1のハードマスクパターの前記微細加工領域を規定する開口に、アイランドの規則的配列を有する。望ましい形態では、前記アイランドの規則的配列は、前記微細加工領域を規定する開口に、１方向に所定のピッチで配置された複数のアイランドからなる第１の配列と前記第１の配列のアイランドのピッチの半分だけシフトして前記第１の配列と平行に配置された第２の配列とが前記ピッチの半分の距離を隔てて交互に配置されている。
前記側壁スペーサの形成は、前記サイドウオールコアのアイランドの側壁に側壁膜を形成し、隣接するアイランドの間に前記被エッチング部材が露出する場所ができるように側壁膜をエッチングすることを含む。
前記サイドウオールコアのエッチング除去は、前記サイドウオールコアのアイランドの存した位置、及び隣接するアイランドの間に前記被エッチング部材を露出させ側壁スペーサを形成することを含む。
前記第１のハードマスク及び側壁スペーサをマスクに用いたパターンが合成されたパターンが被加工材料層に形成される。
したがって、任意の寸法を有するパターンの側壁に側壁スペーサができてしまうという不具合がなく、微細な側壁スペーサによるハードマスクを形成した状態でのフォトリゾグラフィー工程も無いので製造に好適な製造プロセスが得られる。
＜実施の形態３＞
次に、第３の実施形態による半導体装置の製造プロセスについて説明する。
図１７〜図２７は、第３の実施形態による半導体装置の製造プロセス、特にハードマスクを形成して下層を加工する工程について示した図である。ここで、図１７（ａ）〜図２７（ａ）は平面図であり、図１７（ｂ）〜図２７（ｂ）はX-X’ 断面図を示す。
これらの図を参照して、メモリセルアレイ領域に代表されるような微細加工領域４６には側壁スペーサハードマスクを用いて形成されたラインパターン（パターン暗部）が５個配列形成されたパターンと、微細加工領域４６以外の領域に任意の寸法を有するパターンの例示として島状パターン(パターン暗部)とが模式的に配置され、微細加工領域４６以外の領域で島状パターン以外の領域はパターン明部とする場合について説明する。
図１７（ａ）,（ｂ）に示すように、被加工材料であるシリコン基板４１の上にシリコン基板４１をエッチング加工する際のハードマスクの材料となる酸化シリコン層４２、酸化シリコン層４２にパターン形成するために用いるハードマスク材料となる窒化シリコン層４３、さらにハードマスク材料となる窒化チタン層４４が順次被着される。次いで、通常のフォトリソグラフィー技術を用いて、窒化チタン層４４を加工して、微細加工領域４６には開口部を、微細加工領域４６以外の領域には島状パターンの反転パターン４５をそれぞれパターン形成する。開口部が設けられた微細加工領域４６は以降の工程で側壁スペーサハードマスクを利用してリソグラフィー解像限界以下の寸法を有するハードマスクパターンが形成される。一方、島状パターンの反転パターン４５は任意の寸法を有するパターンの例示であって、側壁スペーサハードマスクのパターン幅に制限されることなく任意の寸法のパターンを形成することができる。また、微細加工領域４６以外の領域は任意の寸法を有するパターンが配置された部分を除いて窒化チタン層４４は下層（ここでは窒化シリコン層４３）を覆うようになされている。
次に、図１８（ａ）,（ｂ）に示すように、BARC（Bottom Antireflective Coating）層４７、シリコンを含有するフォトレジスト層４８、通常のフォトレジスト層４９の３層よりなるマルチレイヤレジスト層を被着した後、通常のフォトリソグラフィー技術を用いて通常のフォトレジスト層４９に開口部５０を形成する。フォトレジスト層のライン幅（ここでは開口部５０の間隔のこと）は50nm、スペース（ここでは開口部５０の幅）は70nmとした。また、フォトレジスト層４９に設けられた開口部５０の両端部e, fは窒化チタン層４４に設けられた開口部２００の両端部a, cよりも外側まで延在している。また、窒化チタン層４４に設けられた島状パターンの反転パターン４５はフォトレジスト層４９によって覆われている。
次に、図１９（ａ）,（ｂ）に示すように、ドライエッチング法によりフォトレジスト層４９に形成された開口部５０をシリコン含有フォトレジスト層４８およびBARC層４７にパターン転写する。さらにドライエッチング法でシリコン含有フォトレジスト層４８およびBARC層４７の開口部５０の側壁を一様に後退させる。ここでは10nm後退させて、フォトレジスト層のライン幅（ここでは開口部５０の間隔のこと）は50nm、スペース（ここでは開口部５０の幅）は70nmであったものをライン幅30nm、スペース90nmにした。
次に、図２０（ａ）,（ｂ）に示すように、開口部５０が設けられたシリコン含有フォトレジスト層４８およびBARC層４７上にコンフォーマルな膜を成膜し、エッチングバックすることで側壁スペーサ５１を形成する。ここでもPDL(Pulsed Deposition Layer)を採用し、トータルの厚さが30nmのAl2O3とSiO2の積層膜による側壁スペーサ５１が得られる。
次に、図２１（ａ）,（ｂ）に示すように、BARC層４７を剥離することで、側壁スペーサ５１からなるハードマスクが完成する。ここで図２１（ａ）を参照すると側壁スペーサ５１はループ状の形状をしているが、その一部は窒化チタン層４４に形成された開口部の外側に達しており、窒化チタン層４４と重なるようになっている。
次に、図２２（ａ）,（ｂ）に示すように、側壁スペーサ５１と窒化チタン層４４とをマスクにして窒化シリコン層４３をエッチングすることで、島状パターンの反転パターン４５を含め、窒化チタン層４４に形成されたパターンと、側壁スペーサ５１によって形成されたパターンとを窒化シリコン層４３上で合成することができる。
次に、図２３（ａ）,（ｂ）に示すように、側壁スペーサ５１と窒化チタン層４４がエッチング除去される。
引き続き、図２４（ａ）,（ｂ）に示すように、全面に多結晶シリコン層５３が成膜される。
次に、図２５（ａ）,（ｂ）に示すように、多結晶シリコン層５３の表面がCMP法により研磨され、窒化シリコン層４３の表面が露出する。
引き続き図２６（ａ）,（ｂ）に示すように、露出した窒化シリコン層４３をエッチング除去することで幅30nmのラインパターン配列と任意の寸法を有する島状パターンを有するハードマスクが完成する。
次に、図２７（ａ）,（ｂ）に示すように、多結晶シリコン層５３をマスクにして酸化シリコン層４２をパターニングした後、酸化シリコン層４２をマスクに被加工材料であるシリコン基板４１をエッチングすることでSTI (Shallow Trench Isolation)用のトレンチ271が得られる。
本実施形態によると、第１の実施形態と同様、微細加工領域以外の領域を覆うパターンと任意の寸法を有するパターンとを予めハードマスクにパターン形成しておき、その後に側壁スペーサを利用したパターン形成をし、ハードマスク上のパターンと側壁スペーサによるパターンとを合成して下層をエッチング加工する。このため、任意の寸法を有するパターンの側壁に側壁スペーサができてしまう不具合なく、微細な側壁スペーサによるハードマスクを形成した状態でのフォトリソグラフィー工程を必要としない。
さらに本実施形態によると、ハードマスク上のパターンと側壁スペーサによるパターンとを合成したパターンを有する窒化シリコン層上、全面に多結晶シリコン層を堆積させ、CMP法で平坦化し、露出した窒化シリコン層を除去することでハードマスク上のパターンと側壁スペーサによるパターンとの合成パターンの明部と暗部とが反転したパターンが得られる。これにより、微細加工領域には微細なラインパターンの配列が得られ、微細加工領域以外の領域は明部となり、その中に任意の寸法を有する島状パターンが存在するパターンが得られ、半導体装置の製造工程では例えばSTI(Shallow Trench Isolation)形成工程に好適なパターンが得られる。
＜実施の形態４＞
次に、第４の実施形態による半導体装置の製造プロセスについて説明する。
図２８〜図３６は、第４の実施形態による半導体装置の製造プロセス、特にハードマスクを形成して下層を加工する工程について示した図である。ここで、図２８（ａ）〜図３６（ａ）は平面図であり、図２８（ｂ）〜図３６（ｂ）はX-X’ 断面図を示す。
第３の実施形態と同様、メモリセルアレイ領域に代表されるような微細加工領域６６には側壁スペーサハードマスクを用いて形成されたラインパターン（パターン暗部）が５個配列形成されたパターンと、微細加工領域６６以外の領域に任意の寸法を有するパターンの例示として島状パターンとを模式的に配置し、微細加工領域６６以外の領域で島状パターン以外の領域はパターン明部とする場合について説明する。
図２８（ａ）〜図３２（ａ）、図２８（ｂ）〜図３２（ｂ）は、それぞれ、第３の実施形態に関する図１７（ａ）〜図２１（ａ）、図１７（ｂ）〜図２１（ｂ）と次の点を除いてほとんど同じである。したがって、図２８（ａ）〜図３２（ａ）、図２８（ｂ）〜図３２（ｂ）に関しては、図１７（ａ）〜図２１（ａ）、図１７（ｂ）〜図２１（ｂ）との違いのみを説明し他の説明は省略される。第４の実施形態では、第3の実施形態で使用されていたハードマスク層が1個少ない。すなわち、第4の実施形態では、第3の実施形態におけるシリコン窒化膜層４３に対応する膜が存在していない。
第４の実施形態では、図３３、図３４に関する部分が第３の実施形態と大きく異なる点である。
図３３（ａ）,（ｂ）を参照すると、側壁スペーサ７１形成前に予めパターン形成した第１のハードマスク材料層６３と、その後に側壁スペーサ７１により形成されたハードマスクパターン形成完了後に、全面にハードマスク材料層７２が成膜される。
次に、図３４（ａ）,（ｂ）に示すように、第２のハードマスク材料層７２表面をCMP法により研磨し、第１のハードマスク材料層６３表面を露出させる。
引き続き、図３５（ａ）,（ｂ）に示すように、露出している側壁スペーサ７１と、第１のハードマスク材料層６３とをエッチング除去することでハードマスク材料層７２によるハードマスクが完成する。
また、それぞれの層の材料を適切に選ぶことにより、図３１（ａ）,（ｂ）の状態からサイドウオールコア層６７を除去せずに全面にハードマスク材料層７２を堆積させた後、CMP法で平坦化し、露出した側壁スペーサ７１と第１のハードマスク材料層６３とを除去することでサイドウオールコア層６７とハードマスク材料層７２によるハードマスクが完成する。
このように本実施形態によれば第３の実施形態と同様に、ハードマスク上のパターンと側壁スペーサによるパターンとの合成パターンの明部と暗部とが反転したパターンが得られるが、より少ない層数、少ない工程数でパターン形成できるという特徴を有している。
次に、図３６（ａ）,（ｂ）に引き続き、図３７（ａ）,（ｂ）の工程が行われる。これら工程は、第３の実施の形態に関する図２６（ａ）,（ｂ）及び図３７（ａ）,（ｂ）と同じであるので、これらの説明は省略される。
上述の種々の実施形態によれば、第１のハードマスクパターン形成のためとリゾグラフィ解像度限界以下の寸法のパターン形成のためと合計２回のフォトリソグラフィー工程でフォトリゾグラフィーを行えばよいので、２回のフォトリゾグラフィー工程でリソグラフィー解像限界以下の寸法のパターンと任意の寸法のパターンとが混在するパターンを形成できる。さらに、異なるライン同士、異なるスペース同士の端部が繋がる“ループ状部分”のないライン・アンド・スペース・パターンの形成に好適である。さらにはリソグラフィー解像限界以下のスペースパターンもしくはホール系パターン形成の際に、これらの微細パターン形成領域以外の領域を全面覆う大パターンの設置にも対応できる半導体装置の製造方法を提供できる。さらに、予め任意の寸法のパターンについてハードマスクにパターン形成すると共に、その際にスペースパターンの分離処理も可能である。側壁スペーサハードマスク形成後にその基板上にフォトレジストを塗布し、フォトレジストのパターン形成工程を設けることはなく、また、任意の寸法のパターンの側壁に側壁スペーサが形成されることもない。
上記各実施の形態では、コアパターンの側壁に側壁膜を形成した後、コアパターン除去して側壁スペーサを形成したが、さらに、微細なライン・アンド・スペース・パターンを形成するために、形成された側壁スペーサの側壁に側壁膜を形成して前記形成された側壁スペーサを除去し、より小さな幅の側壁スペーサを形成する工程を少なくとも1回繰り返して、所定の微細幅の最終の側壁スペーサを形成してもよい。そして、この側壁スペーサを各実施形態に適用してもよい。側壁スペーサの幅を段階的に小さくする技術についての詳細は、米国特許6,063,688公報に記載されている。ここに、米国特許6,063,688公報が参照によって組み込まれる。
上記開示によって、本発明の範囲で多くの設計上の選択が可能であることが当業者によって理解されるであろう。たとえば、合成パターンが形成されるハードマスク層が提供するハードマスクパターンによって加工される材料層の数は、一種類の層でも、複数種類の層でもよい。上記実施の形態では、PRAM製造工程における、分離溝の形成と、金属プラグ用開口の形成について具体的に示したが、これららに限定されず、半導体装置の製造プロセスにおいて、半導体装置を構成する種々の要素を作りこむために、絶縁層、半導体層、金属層などにパターン等、種々の形状を形成する場合に使用することができる。
本発明の種々の実施形態と利点が上述のように説明されたけれども、上記説明は単に例示的なものである。そして、本発明のスコープを逸脱しない範囲で合理的な変更をすることができる。したがって、発明は、上記説明には限定されるべきではない。
１、４１ Si基板
２、２２ α−Ｃ層
３、２３、４３ SiN層
４、２４ 多結晶シリコン層
５、２５ モニターマーク
６、２６、４６ 微細加工領域
７、２７、４７ BARC層
８、２８、４８ Si含有フォトレジスト層
９、２９、４９ 通常のフォトレジスト層
１０、５０ 開口部
１１，３１、５１ 側壁スペーサ
１２、１３ SiNハードマスク層及びα−Ｃハードマスク層の開口溝
１４ コアパターン
２１ 酸化シリコン絶縁部材
３２，３３ 側壁スペーサの開口
４２ 酸化シリコン膜
４４ 窒化チタン層
４５ 島状パターンの反転パターン
５３ 多結晶シリコン層
５４ ラインパターン
８０ ｐ型Si基板
８０ａ シリコンピラー
８１ 酸化シリコン層
８１ａ 分離用溝
８２ N型不純物拡散層
８３ P型不純物拡散層
８４ 金属プラグ
８５ ヒータ電極
８６ 絶縁層
８７ 相変化材料層
８８ 上部電極(ビット線)
９０ 絶縁層
９２ 劣化防止用保護絶縁膜
９３ 層間絶縁膜
１００ α‐Ｃハードマスク
１０１ 金属プラグ形成用開口
２００ 開口部
２７１ トレンチ
ＭＣ メモリセル
ＰＳ 相変化材料デバイス
Ｄ ダイオード

Claims (20)

  1. 被エッチング部材上に第１の層を形成し、
    前記第1の層に第１のハードマスクパターンを有する第1のハードマスクを形成し、
    前記第１のハードマスク上および露出した前記被エッチング部材上に第２の層を形成し、
    前記第２の層を選択的エッチング除去してコアパターンを有するサイドウオールコアを形成し、
    前記サイドウオールコアの側壁に側壁スペーサを形成し、
    前記側壁スペーサおよび前記第１のハードマスクを用いて前記被エチング部材をエッチング除去することを含む半導体装置の製造方法。
  2. 前記サイドウオールコアの形成は、前記サイドウオールコアを前記第２の層の層方向にエッチングすることを含む請求項１記載の半導体装置の製造方法。
  3. 前記第１のハードマスクパターンは、被エッチング部材の微細加工領域を規定する開口を有するパターンと任意の寸法の加工領域を規定するパターンとを含む請求項１記載の半導体装置の製造方法。
  4. 前記サイドウオールコアは、前記第1のハードマスクパターンの前記微細加工領域を規定する開口を横切る少なくとも１つの開口を有し、前記第１のハードマスクパターンの任意の寸法の加工領域を規定する領域が前記第２の層で覆われている請求項３記載の半導体装置の製造方法。
  5. 前記側壁スペーサは、前記第１のハードマスクパターンに側壁が形成されていない請求項３記載の半導体装置の製造方法。
  6. 前記被エッチング部材は、第３の層を含み、前記第３の層に前記第１のハードマスク及び側壁スペーサをマスクとして、前記第３の層のハードマスクパターンを形成することを含む請求項５記載の半導体装置の製造方法。
  7. 前記被エッチング部材は、前記第３の層の下に形成された第４の層及び前記第４の層の下の半導体部材を含み、前記第３の層のハードマスクパターンを前記第４の層及び前記半導体部材にパターンニングし、前記半導体部材を加工することを含む請求項６記載の半導体装置の製造方法。
  8. 前記被エッチング部材は、前記第３の層の下に形成された半導体部材を含み、前記第３の層のハードマスクパターンを前記半導体部材にパターンニングし、前記半導体部材を加工することを含む請求項６記載の半導体装置の製造方法。
  9. 前記サイドウオールコアは、前記第1のハードマスクパターンの前記微細加工領域を規定する開口に、アイランドの規則的配列を有する請求項３記載の半導体装置の製造方法。
  10. 前記アイランドの規則的配列は、前記微細加工領域を規定する開口に、１方向に所定のピッチで配置された複数のアイランドからなる第１の配列と前記第１の配列のアイランドのピッチの半分だけシフトして前記第１の配列と平行に配置された第２の配列とが前記ピッチの半分の距離を隔てて交互に配置されている請求項９記載の半導体装置の製造方法。
  11. 前記側壁スペーサの形成は、前記サイドウオールコアのアイランドの側壁に側壁膜を形成し、隣接するアイランドの間に前記被エッチング部材が露出する場所ができるように側壁膜をエッチングすることを含む請求項９記載の半導体装置の製造方法。
  12. 前記側壁スペーサの形成は、前記サイドウオールコアのアイランドの存した位置、及び隣接するアイランドの間に前記被エッチング部材を露出させて形成することを含む請求項１１記載の半導体装置の製造方法。
  13. 前記被エッチング部材は、第３の層を含み、前記第３の層に前記第１のハードマスク及び側壁スペーサをマスクに用いたパターンが形成され、第３の層のハードマスクパターンを形成することを含む請求項１２記載の半導体装置の製造方法。
  14. 前記被エッチング部材は、前記第３の層の下に形成された絶縁部材を含み、前記第３の層のハードマスクパターンを前記絶縁部材にパターンニングし、前記絶縁部材を加工することを含む請求項１３記載の半導体装置の製造方法。
  15. 前記第３の層のハードマスクパターンの上に第４の層を形成して前記第３の層が露出するように加工し、前記第３の層を除去して、第４の層のハードマスクパターンを形成すること含む請求項６記載の半導体装置の製造方法。
  16. 被エッチング部材は、前記第３の層の下に形成された半導体部材を含み、前記半導体部材を前記第４の層のハードマスクパターンでパターンニングし、前記半導体部材にトレンチを形成することを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記サイドウオールコアの除去の後、露出する側壁スペーサ、前記第１のハードマスク、前記被エッチング部材の表面に、第３の層を堆積し、前記第３の層及び前記側壁スペーサを前記第１の層が露出するように加工し、前記第１の層を除去して第３の層のハードマスクパターンを形成することを含む請求項３記載の半導体装置の製造方法。
  18. 被エッチング部材は、前記第３の層のハードマスク層の下に形成された半導体部材を含み、前記半導体部材を前記第３層のハードマスクパターンでパターンニングし、前記半導体部材を加工することを含む請求項１７記載の半導体装置の製造方法。
  19. 前記側壁スペーサ及び前記第１のハードマスク上に、第３の層を堆積し、前記第３の層及び前記側壁スペーサを前記第１の層が露出するように加工し、前記第１の層を除去して第３の層のハードマスクパターンを形成することを含む請求項３記載の半導体装置の製造方法。
  20. 半導体装置に含まれる要素を構成する半導体層、絶縁層、金属層などの材料層を加工して半導体装置を製造する方法であって、
    被エッチング部材上に第１の層を形成し、
    前記第1の層に第１のハードマスクパターンを有する第1のハードマスクを形成し、
    前記第１のハードマスク上および露出した前記被エッチング部材上に第２の層を形成し、
    前記第２の層を選択的エッチング除去してコアパターンを有するサイドウオールコアを形成し、
    前記サイドウオールコアの側壁に側壁スペーサを形成し、
    形成された側壁スペーサの側壁により小さな幅の側壁スペーサを形成する処理を少なくとも1回以上行い、所定の微細幅の最終の側壁スペーサを形成し、
    前記最終の側壁スペーサ及び前記第1のハードマスクを用いて前記被エッチング部材に合成されたハードマスクパターンを形成し、
    前記材料層に前記合成されたハードマスクパターンをエッチングにより転写して加工することを特徴とする半導体装置の製造方法。
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