JP3317582B2 - 微細パターンの形成方法 - Google Patents

微細パターンの形成方法

Info

Publication number
JP3317582B2
JP3317582B2 JP12005494A JP12005494A JP3317582B2 JP 3317582 B2 JP3317582 B2 JP 3317582B2 JP 12005494 A JP12005494 A JP 12005494A JP 12005494 A JP12005494 A JP 12005494A JP 3317582 B2 JP3317582 B2 JP 3317582B2
Authority
JP
Japan
Prior art keywords
side wall
resist pattern
forming
ions
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12005494A
Other languages
English (en)
Other versions
JPH07326562A (ja
Inventor
誓行 岡本
直 西岡
哲 河津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP12005494A priority Critical patent/JP3317582B2/ja
Priority to TW083105498A priority patent/TW257875B/zh
Priority to GB9426443A priority patent/GB2289948B/en
Priority to US08/395,025 priority patent/US5595941A/en
Priority to KR1019950005873A priority patent/KR0179366B1/ko
Priority to DE19512776A priority patent/DE19512776B4/de
Publication of JPH07326562A publication Critical patent/JPH07326562A/ja
Priority to US08/726,223 priority patent/US5710066A/en
Priority to US08/726,235 priority patent/US5688723A/en
Application granted granted Critical
Publication of JP3317582B2 publication Critical patent/JP3317582B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • G03F7/405Treatment with inorganic or organometallic reagents after imagewise removal
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/947Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、一般に微細パターン
の形成方法に関するものであり、より特定的には、極め
て微細な間隔で互いに平行に配置された、極めて微細な
幅を有するパターンを形成する方法に関する。
【0002】
【従来の技術】図38〜図41は、従来の微細パターン
の形成方法の順序の各工程における半導体装置の断面図
と斜視図である。微細パターンには、たとえば、配線パ
ターン、ビット線、ワード線等が含まれる。
【0003】図38を参照して、二酸化シリコン膜等で
形成される支持材11の上に、被加工物層12を形成す
る。被加工物層12は、たとえば多結晶シリコンで形成
される。被加工物層12の上に、ノボラック樹脂系のポ
ジ型感光性樹脂で形成されるレジストパターン13を形
成する。
【0004】図38と図39とを参照して、レジストパ
ターン13をマスクにして、被加工物層12を、被加工
物層を除去するための除去材(たとえば、臭素ラジカ
ル)15を用いて、被加工物層12の、レジストパター
ン13の直下部分以外の部分をエッチング除去し、それ
によって、被加工物のパターン12A,12B,12
C,12Dを形成する。
【0005】図40と図41を参照して、レジストパタ
ーン13を除去する。上述の方法によって、図41を参
照して、間隔Dで互いに平行に配置された、幅Wを有す
るパターンを得ていた。
【0006】
【発明が解決しようとする課題】次に、上述の方法の問
題点について述べる。
【0007】従来の方法で得ていた被加工物のパターン
12A,12B,12C,12Dの幅(W)は、露光工
程において、用いるマスクの遮光膜のパターン幅(ポジ
型フォトレジストを用いた場合)または遮光膜と遮光膜
との間隔(ネガ型フォトレジストを用いた場合)で決定
される。したがって、リソグラフィー技術の最小解像度
以下の幅および寸法を有する微細パターンを形成できな
かった。すなわち、パターン幅(W)とパターンの間隔
の寸法(D)は、それぞれ最も小さくても0.25μm
であって、それ以下のパターン幅(W)および間隔
(D)を有する微細パターンは形成できなかった。
【0008】図42は、本願発明に関連する先行技術
(特開平2−5522号公報)に係る、微細パターンの
形成方法の順序の各工程における半導体装置の断面図で
ある。
【0009】図42(a)を参照して、支持材1上にレ
ジスト2を形成する。図42(b)を参照して、レジス
ト2に紫外光を選択的に照射し、潜像3を形成する。
【0010】図42(b)と(c)を参照して、レジス
ト2を現像することにより、レジストパターン13を形
成する。
【0011】図42(d)を参照して、支持材1をヘキ
サメチルジシラザン(HMDS)の蒸気中で、紫外線を
照射して、レジストパターン13の表面にシリル化層1
3aを形成する。図42(d)と(e)を参照して、反
応性イオンエッチング技術を用いて、レジストパターン
13の上面に形成されたシリル化層13aを除去する。
【0012】図42(e)と(f)を参照して、レジス
トの、シリル化されていない部分13をエッチング除去
する。これによって、微細パターン16aが形成され
る。
【0013】しかしながら、この従来技術においては、
感光性樹脂とHMDSとを反応させる反応室を、該反応
室内に遠紫外光を導入できるように改良する必要があ
り、装置が複雑となり、高価になるという問題点があっ
た。
【0014】それゆえに、この発明の目的は、微細な間
隔で互いに平行に配置された、微細な幅を有するパター
ンを形成する方法を提供することにある。
【0015】この発明の他の目的は、リソグラフィー技
術の最小解像度以下の幅と間隔を有する微細パターンを
形成する方法を提供することである。
【0016】この発明の他の目的は、簡単な装置で実現
することのできる、微細パターンの形成方法を提供する
ことにある。
【0017】
【課題を解決するための手段】この発明の第1の局面に
従う微細パターンの形成方法においては、まず、支持材
の上に被加工物層を形成する。上記被加工物層の上に、
互いに対向する一方の側壁と他方の側壁とを有するレジ
ストパターンを形成する。上記レジストパターンの上記
一方の側壁と上記他方の側壁を、(a)三塩化炭素ラジ
カル、(b)シリコンイオンと酸素イオンとの混合物、
(c)炭素イオンと一酸化炭素イオンとの混合物、
(d)塩素ラジカル、(e)三塩化アルミニウム液およ
び(f)ジブチルマグネシウム液からなる群より選ばれ
た改質材を用いて改質し、それによって、上記レジスト
パターンの上記一方の側壁に第1の側壁改質部を形成
し、上記他方の側壁に第2の側壁改質部を形成する。上
記レジストパターンの改質されていない部分を除去し、
それによって、上記被加工物層の上に、上記第1の側壁
改質部と上記第2の側壁改質部とを残す。上記第1の側
壁改質部と上記第2の側壁改質部とをマスクに用いて、
上記被加工物層の、上記第1および第2の側壁改質部の
直下部分以外の部分をエッチング除去し、それによって
上記被加工物の微細パターンを形成する。上記第1の側
壁改質部と上記第2の側壁改質部を除去する。
【0018】この発明の第2の局面に従う微細パターン
の形成方法においては、まず支持材の上に被加工物層を
形成する。上記被加工物層の上に、互いに対向する一方
の側壁と他方の側壁とを有するレジストパターンを形成
する。上記レジストパターンの上記一方の側壁と上記他
方の側壁を改質し、それによって、上記レジストパター
ンの一方の側壁に第1の側壁改質部を形成し、上記他方
の側壁に第2の側壁改質部を形成する。上記第1の側壁
改質部および上記第2の側壁改質部を含む上記レジスト
パターンをマスクにして、上記被加工物層の、上記レジ
ストパターンの直下部分以外の部分をエッチング除去
し、それによって、被加工物のパターンを形成する。上
記レジストパターンの改質されていない部分を除去し、
それによって上記被加工物のパターンの上に、上記第1
の側壁改質部と上記第2の側壁改質部とを残す。上記第
1の側壁改質部と上記第2の側壁改質部とをマスクにし
て、上記被加工物のパターンの、上記第1および第2の
側壁改質部の直下部分以外の部分をエッチング除去し、
それによって、上記被加工物のさらに微細なパターンを
形成する。上記第1および第2の側壁改質部を除去す
る。
【0019】この発明の第3の局面に従う微細パターン
の形成方法によれば、まず、支持材の上に被加工物層を
形成する。上記被加工物層の上に、互いに対向する一方
の側壁と他方の側壁とを有するレジストパターンを形成
する。上記レジストパターンをマスクに用いて、上記被
加工物層の、上記レジストパターンの直下部分以外の部
分をエッチング除去し、それによって、上記被加工物の
パターンを形成し、これと同時に、上記レジストパター
ンの上記一方の側壁と上記他方の側壁を改質し、それに
よって、上記レジストパターンの一方の側壁に第1の側
壁改質部を形成し、かつ上記レジストパターンの他方の
側壁に第2の側壁改質部を形成する。上記レジストパタ
ーンの改質されていない部分を除去し、それによって、
上記被加工物のパターンの上に、上記第1の側壁改質部
および上記第2の側壁改質部とを残す。上記第1および
第2の側壁改質部をマスクにして、上記被加工物のパタ
ーンの、上記第1および第2の側壁改質部の直下部分以
外の部分をエッチング除去し、それによって、上記被加
工物のさらに微細なパターンを形成する。上記第1およ
び第2の側壁改質部を除去する。
【0020】この発明の第4の局面に従う微細パターン
の形成方法においては、まず、支持材の上に被加工物層
を形成する。上記被加工物層の上に、互いに対向する一
方の側壁と他方の側壁とを有するレジストパターンを形
成する。上記レジストパターンをマスクに用いて、上記
被加工物層の、上記レジストパターンの直下部分以外の
部分をエッチング除去し、それによって、上記被加工物
のパターンを形成する。上記レジストパターンの上記一
方の側壁と上記他方の側壁を改質し、それによって、上
記レジストパターンの一方の側壁に第1の側壁改質部を
形成し、かつ上記レジストパターンの上記他方の側壁に
第2の側壁改質部を形成する。上記レジストパターンの
改質されていない部分を除去し、それによって、上記被
加工物のパターンの上に、上記第1の側壁改質部および
上記第2の側壁改質部を残す。上記第1および第2の側
壁改質部をマスクにして、上記被加工物のパターンの、
上記第1および第2の側壁改質部の直下部分以外の部分
をエッチング除去し、それによって、上記被加工物のさ
らに微細なパターンを形成する。上記第1および第2の
側壁改質部を除去する。
【0021】
【作用】本発明の第1の局面に従う微細パターンの形成
方法によれば、レジストパターンの側壁に形成された第
1および第2の側壁改質部をマスクに用いて、被加工物
層の、上記第1および第2の側壁改質部の直下部分以外
の部分をエッチング除去する。それによって、被加工物
層の微細パターンを形成するので、現在のリソグラフィ
技術の最小解像度よりも、さらに微細なパターンが得ら
れる。
【0022】また、上記レジストパターンの上記一方の
側壁と上記他方の側壁を三塩化炭素ラジカル(CCl3
* )を改質材に用いて改質すると、三塩化炭素ラジカル
は低エネルギーで解離しやすいので、レジストパターン
の側壁に炭素を多く含む側壁改質部を形成することがで
きる。
【0023】また、改質材として(b)シリコンイオン
と酸素イオンの混合物、または(c)炭素イオンと一酸
化炭素イオンの混合物の2種類の加速粒子をレジストパ
ターンの側壁に注入すると、レジストパターンの側壁面
で、新たな結合が発生する化学変化が起き、被加工物層
をエッチング除去するための除去材やレジストパターン
を除去するための除去材で除去されない性質を有する側
壁改質部を形成することができる。
【0024】また、改質材として塩素ラジカル(Cl2
* )を用いると、レジストパターンを構成している炭素
C−C結合ボンドを切って、炭素(C)を多く含む側壁
改質部を形成することができる。
【0025】また、改質材として、三塩化アルミニウム
液またはジブチルマグネシウム液に、レジストパターン
を浸漬すると、アルミニウムまたはマグネシウム原子
が、レジストパターンの側壁の内部へ浸透して、酸化物
となる。この酸化物は、被加工物をエッチング除去する
ための除去材や、レジストパターンを除去するための除
去材で除去されない。
【0026】この発明の第2の局面に従う微細パターン
の形成方法によれば、第1の側壁改質部と第2の側壁改
質部とをマスクにして、被加工物のパターンの、上記第
1および第2の側壁改質部の直下部分以外の部分をエッ
チング除去するので、上記被加工物のさらに微細なパタ
ーンを形成することができる。
【0027】この発明の第3の局面に従う微細パターン
の形成方法によれば、レジストパターンをマスクに用い
て、被加工物層の、レジストパターンの直下部分以外の
部分をエッチング除去し、それによって、被加工物のパ
ターンを形成し、これと同時に、上記レジストパターン
の上記一方の側壁と上記他方の側壁を改質し、それによ
って、上記レジストパターンの上記一方の側壁に第1の
側壁改質部を形成し、かつ上記レジストパターンの上記
他方の側壁に第2の側壁改質部を形成するので、工程が
簡略化する。
【0028】この発明の第4の局面に従う微細パターン
の形成方法によれば、レジストパターンをマスクに用い
て、被加工物層の、レジストパターンの直下部分以外の
部分をエッチング除去し、それによって、被加工物のパ
ターンを形成する。その後、第1および第2の側壁改質
部をマスクにして、上記被加工物のパターンの、上記第
1および第2の側壁改質部の直下部分以外の部分をエッ
チング除去するので、上記被加工物のさらに微細なパタ
ーンが形成される。
【0029】
【実施例】以下、この発明の実施例を図について説明す
る。
【0030】実施例1 図1〜図6は、実施例1に係る微細パターンの形成方法
の順序の各工程における半導体装置の断面図と斜視図で
ある。
【0031】図1を参照して、二酸化シリコン膜等の支
持材110の上に、多結晶シリコンのような被加工物層
120を形成する。被加工物層120の上に、互いに平
行であって、かつ対向する一方の側壁130aと他方の
側壁130bとを有する、幅Wのレジストパターン13
0を形成する。ここで、幅wは、現在のリソグラフィー
技術の最小解像度のものとする。
【0032】図2を参照して、レジストパターン130
の一方の側壁130aと他方の側壁130bを、後に詳
述するように、(a)三塩化炭素ラジカル、(b)シリ
コンイオンと酸素イオンの混合物、(c)炭素イオンと
一酸化炭素イオンの混合物、(d)塩素ラジカル、
(e)三塩化アルミニウム液および(f)ジブチルマグ
ネシウム液からなる群より選ばれた改質材を用いて改質
する。この改質によって、レジストパターンの一方の側
壁130aに第1の側壁改質部132aが形成され、レ
ジストパターンの他方の側壁130bに第2の側壁改質
部132bが形成される。
【0033】図2と図3を参照して、レジストパターン
の改質されていない部分131を除去し、それによっ
て、被加工物層120の上に、互いに平行に配置された
第1の側壁改質部132aと第2の側壁改質部132b
とを残す。
【0034】図3と図4と図5を参照して、第1の側壁
改質部132aと第2の側壁改質部132bとをマスク
に用いて、被加工物を除去するための除去材150で、
被加工物層120の、第1および第2の側壁改質部13
2a,132bの直下部分以外の部分をエッチング除去
する。
【0035】図5と図6を参照して、第1および第2の
側壁改質部132a,132bを除去すると、現在のリ
ソグラフィ技術の最小解像度以下の、微細な幅wと間隔
dを有する、被加工物のパターン120A,120Bが
形成される。
【0036】実施例2 図7〜図13は、実施例2に係る微細パターンの形成方
法の順序の各工程における半導体装置の断面図と斜視図
である。
【0037】支持材110の上に被加工物層120を形
成する。被加工物層120の上に、互いに平行であっ
て、かつ対向する一方の側壁と他方の側壁を有するレジ
ストパターン130を形成する。レジストパターン13
0の一方の側壁と他方の側壁を改質し、それによって、
レジストパターンの一方の側壁に第1の側壁改質部13
2aを形成し、他方の側壁に第2の側壁改質部132b
を形成する。
【0038】図8と図9を参照して、第1の側壁改質部
132aおよび第2の側壁改質部132bを含むレジス
トパターン130をマスクにして、被加工物を除去する
ための除去材150で、被加工物層120の、レジスト
パターン130の直下部分以外の部分をエッチング除去
し、それによって、被加工物のパターン125を形成す
る。
【0039】図9と図10を参照して、レジストパター
ンの改質されていない部分131を除去し、それによっ
て被加工物のパターン125の上に、互いに平行に配置
された第1の側壁改質部132aと第2の側壁改質部1
32bとを残す。
【0040】図11と図12とを参照して、第1および
第2の側壁改質部132a,132bをマスクにして、
被加工物を除去するための除去材150で、被加工物の
パターン125の、第1および第2の側壁改質部132
a,132bの直下部分以外の部分をエッチング除去す
る。
【0041】図12と図13を参照して、第1および第
2の側壁改質部132a,132bを除去すると、現在
のリソグラフィー技術の最小解像度以下の微細な幅wと
間隔dを有する、被加工物のパターン120A,120
Bが形成される。
【0042】実施例3 図14〜図20は、実施例3に係る微細パターンの形成
方法の順序の各工程における半導体装置の断面図および
斜視図である。
【0043】図14を参照して、支持材110の上に被
加工物層120を形成する。被加工物層120の上に、
互いに平行であって、かつ対向する一方の側壁130a
と他方の側壁130bとを有するレジストパターン13
0を形成する。
【0044】図15と図16を参照して、レジストパタ
ーン130をマスクに用いて、被加工物層120の、レ
ジストパターン130の直下部分以外の部分をエッチン
グ除去し、それによって、被加工物のパターン125を
形成し、これと同時にレジストパターン130の一方の
側壁と他方の側壁を改質し、それによって、レジストパ
ターン130の一方の側壁に第1の側壁改質部132a
を形成し、かつレジストパターン130の他方の側壁に
第2の側壁改質部132bを形成する。
【0045】図中、参照符号142は、レジストパター
ン130の側壁を改質する能力を有し、かつ被加工物層
をエッチング除去する能力を有する、改質材兼除去材を
表わしている。
【0046】図16と図17を参照して、レジストパタ
ーンの改質されていない部分131を除去し、それによ
って、被加工物のパターン125の上に、互いに平行に
配置された第1の側壁改質部132aおよび第2の側壁
改質部132bを残す。
【0047】図18と図19を参照して、第1および第
2の側壁改質部132a,132bをマスクにして、被
加工物のパターン120の、第1および第2の側壁改質
部132a,132bの直下部分以外の部分をエッチン
グ除去する。
【0048】図19と図20を参照して、第1および第
2の側壁改質部132a,132bを除去すると、現在
のリソグラフィー技術の最小解像度以下の微細な幅wと
間隔dを有する、被加工物のパターン120A,120
Bが形成される。
【0049】実施例4 図21〜図28は、実施例4に係る微細パターンの形成
方法の順序の各工程における装置の断面図および斜視図
である。
【0050】図21を参照して、支持材110の上に被
加工物層120を形成する。被加工物層120の上に、
互いに平行であり、かつ対向する一方の側壁130aと
他方の側壁130bとを有するレジストパターン130
を形成する。
【0051】図22と図23を参照して、レジストパタ
ーン130をマスクにして、被加工物を除去するための
除去材150で、被加工物層120の、レジストパター
ン130の直下部分以外の部分をエッチング除去し、そ
れによって、被加工物のパターン125を形成する。
【0052】図24を参照して、レジストパターン13
0の一方の側壁と他方の側壁を改質し、それによって、
レジストパターンの一方の側壁に第1の側壁改質部13
2aを形成し、かつレジストパターンの他方の側壁に第
2の側壁改質部132bを形成する。
【0053】図24と図25を参照して、レジストパタ
ーンの改質されていない部分131を除去し、それによ
って、被加工物のパターン125の上に、互いに平行に
配置された第1の側壁改質部132aと第2の側壁改質
部132bとを残す。
【0054】図26と図27を参照して、第1および第
2の側壁改質部132a,132bをマスクにして、被
加工物を除去するための除去材150で、被加工物のパ
ターン125の、第1および第2の側壁改質部132
a,132bの直下部分以外の部分をエッチング除去す
る。
【0055】図27と図28を参照して、第1および第
2の側壁改質部132a,132bを除去すると、現在
のリソグラフィー技術の最小解像度以下の微細な幅wと
間隔dを有する、被加工物のパターン120A,120
Bが形成される。
【0056】実施例5 図29は、実施例5に係る微細パターンの形成方法の順
序の各工程における半導体装置の断面図であり、実施例
1に係るレジストパターンの側壁の改質工程をさらに詳
細に説明するためのものである。
【0057】図29(a)を参照して、二酸化シリコン
(SiO2 )膜等で形成される、被加工物を支持するた
めの支持材110の上に、多結晶シリコン膜である被加
工物層120を形成する。被加工物層120の上に、た
とえばノボラック樹脂系のポジ型感光性樹脂で形成され
るレジストパターン130を形成する。
【0058】図29(b)を参照して、三塩化炭素ラジ
カル(CCl3 * )の改質材140を支持材110の上
に、一定量、一定時間供給する。
【0059】図29(c)を参照して、三塩化炭素ラジ
カル140は、レジストパターン130の表面および被
加工物層120の表面に付着し、また、レジストパター
ン130の内部に侵入する。
【0060】図29(d)を参照して、方向依存性と異
方性を有する、たとえば臭素ラジカル(Br* )のよう
な、被加工物を除去するための除去材150を、支持材
110の上に送り込む。三塩化炭素ラジカル(CCl3
* )は、低いエネルギーで、炭素原子(C)を遊離する
ので、被加工物を除去するための除去材150のエネル
ギーを得て解離し、レジストパターン130の表面に薄
い炭素薄膜ができ、また、レジストパターン130の表
面から内部に向かって炭素原子が入り込んでなる側壁改
質部132が形成される。
【0061】図29(e)を参照して、側壁改質部13
2の形成過程において、被加工物層120である多結晶
シリコン膜の一部は、四塩化ケイ素(SiCl4 )、四
臭化ケイ素(SiBr4 )のような反応生成物730と
なって除去され、レジストパターン130の一部は、四
塩化炭素(CCl4 )や四臭化炭素(CBr4 )等の反
応生成物731となって除去される。三塩化炭素ラジカ
ル(CCl3 * )の一部は、基底状態に戻って、反応生
成物である四塩化炭素732となる。これらの反応生成
物は外部へ散逸する。レジストパターン130の上端
も、被加工物を除去するための除去材150により、そ
の一部が除去される。
【0062】最終的に、図29(f)に示すように、レ
ジストパターンの側壁に、酸素ラジカル(O* )のよう
な、レジストパターンを除去するための除去材では除去
し切れない、炭素薄膜および/または、炭素が侵入して
なる側壁改質部132が形成される。なお、図中、13
1は、レジストパターンの改質されていない部分を表わ
す。
【0063】上述の三塩化炭素ラジカル(CCl3 *
は、図32に示す、一般によく使用されているプラズマ
装置によって作られる。プラズマ装置は、予備室CH7
1と、反応室CH72と、を備える。反応室CH72内
には、電極A(71)と電極B(72)が設けられてい
る。電極B(72)は、被加工品を載せる台でもある。
ガスG72は、圧力調節計V72と流量調節計V72′
を介して、電極A(71)に供給される。ガスG73
は、圧力調節計V76と流量調節計V76′を介して電
極A(71)に供給される。反応室CH72には、弁V
73を介して、ターボ分子ポンプTMP7が接続されて
いる。ターボ分子ポンプTMP7には、ロータリポンプ
RP72が接続されている。予備室CH71と反応室C
H72は、ゲート・バルブV74を介して接続されてい
る。予備室CH71には、弁V71を介在させて、ロー
タリポンプRP71が接続されている。予備室CH71
には、ガスG71が供給されるようになっている。ガス
G71は、圧力調節計V75と流量調節計V75′を介
して、予備室CH71内に供給される。
【0064】反応室CH72には、電磁波発生器RF
が、結合コンデンサCを介して接続されている。
【0065】三塩化炭素ラジカル(CCl3 * )は、圧
力・流量調節計V72,V′72を経た流量100SC
CM(standard cubic centimeter per minute) のヘリ
ウムガス(G72)と、圧力・流量調節計V76,V′
76を経た流量60〜80SCCMの四塩化炭素ガス
(G73)の混合ガスを反応室CH72内に送り込み、
圧力1.0〜1.5Torrで、これらをプラズマ解離
させて作り出すことができる。
【0066】三塩化炭素ラジカル(CCl3 * )の改質
材140によって形成された側壁改質部132は、臭素
ラジカル(Br* )のような被加工物を除去するための
除去材150によって、ER01(レジストパターンの改
質されていない部分131が除去される速度)が100
〜140nm/min、ER02(被加工物を除去するた
めの除去材によって側壁改質部132が除去される速
度)が25〜35nm/minの性質を有するものとな
る。
【0067】酸素ラジカル(O* )のような、レジスト
パターンを除去するための除去材によるER11(レジス
トパターンの改質されていない部分131の除去速度)
は、115〜135nm/minであり、ER12(側壁
改質部132の除去速度)は15〜25nm/minで
あった。
【0068】実施例6 本実施例では、実施例1に係るレジストパターンの側壁
の改質工程のさらに他の例を説明する。
【0069】本実施例では、側壁改質部を形成するため
の改質材として、2種類のイオンで構成された加速粒子
を用いている。
【0070】図30(a)を参照して、支持材110の
上に被加工物層120を形成する。被加工物層120の
上にレジストパターン130を形成する。
【0071】図30(b)を参照して、レジストパター
ン130の側壁部に向けて運動するシリコンイオン(S
+ )と酸素イオン(O+ )、または炭素イオン
(C+ )と一酸化炭素イオン(CO+ )の2種類で構成
される加速粒子の改質材141を、レジストパターン1
30の側壁に向けて一定量、一定時間供給する。改質材
141はレジストパターン130と反応するか、または
レジストパターン130内に突入し、レジストパターン
130の表面で、Si−OやC−Oの新たな化学結合が
発生する化学変化が起きる。
【0072】その結果、図30(c)を参照して、レジ
ストパターン130の表面には、一定の深さまで変質し
た側壁改質部132が形成される。図中、131は、レ
ジストパターンの改質されていない部分を表わす。
【0073】次に、図30(d)を参照して、方向依存
性・異方性を有する、たとえば臭素ラジカル(Br*
のような、被加工物を除去するための除去材150を支
持材110の上に供給する。
【0074】図30(e)を参照して、被加工物層12
0であるたとえば多結晶シリコン膜は四臭化ケイ素(S
iBr4 )の反応生成物A(730)となり、レジスト
パターン130の一部は、たとえば四臭化炭素(CBr
4 )の反応生成物B(731)となり、レジストパター
ン130に突入した改質材141の加速粒子の一部は、
四臭化ケイ素(SiBr4 )あるいは四臭化炭素(CB
4 )の反応生成物C(732)となる。これらの反応
生成物は外部へ散逸する。被加工物を除去するための除
去材150の供給を一定量で、一定時間行なうと、最終
的には、図30(f)を参照して、レジストパターン1
30の側壁に、被加工物を除去するための除去材150
や、レジストパターンの改質されていない部分131を
除去するための除去材では、除去し切れないケイ素(S
i)や炭素(C)の化学結合を含む側壁改質部132が
形成される。
【0075】改質材141の加速粒子は、一般に広く使
用されているイオン注入装置を用いて作り出すことがで
きる。加速粒子の照射角度を変えることにより、加速粒
子をレジストパターン130に向けて、斜め方向から照
射することができる。加速粒子のレジストパターン13
0への突入する深さは、制御しやすいイオンエネルギー
を変えることにより、決められる。それゆえ、側壁改質
部132の幅(w)を容易に制御できる。たとえば注入
エネルギー50keV、ドーズ量1016atoms/c
2 のシリコンイオン(Si+ )と酸素イオン( +
では、これらの注入されたイオンの濃度の最も高い部分
の深さは115nm、70nmとなり、この深さに対応
した幅の側壁改質部132が形成される。臭素ラジカル
(Br*)のような、被加工物を除去するための除去材
によるER01は50〜70nm/minとなり、ER02
は15〜25nm/minとなる。酸素ラジカル
(O* )のような、レジストパターンを除去するための
除去材によるER11は115〜135nm/minであ
り、ER12は5〜10nm/minであった。
【0076】実施例7 図31は、実施例7における、レジストパターンの側壁
の改質工程を模式的に説明するための図である。
【0077】本実施例では、レジストパターンの側壁に
側壁改質部を形成する能力を有するとともに、被加工物
層をも除去できる能力を有する塩素ラジカル(Cl
2 * )を改質材として用いる。
【0078】図31(a)を参照して、支持材110の
上に被加工物層120を形成する。被加工物層120の
上にレジストパターン130を形成する。
【0079】図31(b)を参照して、方向依存性・異
方性を有する改質材兼除去材142である塩素ラジカル
(Cl2 * )の一定量を、一定時間、支持材110の上
に供給する。
【0080】図31(c)を参照して、塩素ラジカル
(Cl2 * )は、被加工物層120である多結晶シリコ
ンと反応して、四塩化ケイ素(SiCl4 )の反応生成
物A(730)となる。レジストパターン130の一部
は、たとえば、反応生成物B(731)である四塩化炭
素(CCl4 )となる。また、塩素ラジカル(Cl
2 *)の一部は、基底状態に戻って、反応生成物C(7
32)である塩素となる。これらの反応生成物は、図3
1(c)で示すように、外部へ散逸する。レジストパタ
ーン130の表面の一部は、反応生成物B(731)と
なって散逸するけれども、塩素ラジカル(Cl2 * )は
三塩化炭素ラジカル(CCl3 * )より活性であるた
め、レジストパターン130の(−C−)結合を切断し
て、レジストパターン130の表面に、炭素(C)を多
く含む側壁改質部132を形成していく。被加工物層1
20の表面上に付着した塩素ラジカル(Cl2 * )は、
ほとんど、被加工物層120と反応して、図31(d)
に示すように、反応生成物A(730)となって、外部
へ散逸し、ひいては、被加工物層120の除去作用を行
なう。その結果、塩素ラジカル(Cl2 * )の供給を、
一定量・一定時間、行なうと、被加工物層120は除去
されるとともに、最終的に、図31(e)に示すよう
に、レジストパターン130の側壁に、レジストパター
ンの改質されていない部分を除去するための除去材(た
とえば、酸素ラジカル(O* ))では除去し切れない、
炭素薄膜および/または、炭素が侵入してなる側壁改質
部132が形成される。
【0081】塩素ラジカル(Cl2 * )は、図32に示
す一般に広く使用されているプラズマ装置で作り出すこ
とができる。すなわち、圧力・流量調節計V72,V′
72を経た、流量100SCCMのヘリウムガス(G7
2)と、圧力・流量調節計V76,V′76を経た流量
100SCCMの塩素ガス(G73)の混合ガスを反応
室CH72内に送り込み、圧力250mTorrで、電
極A(71)と電極B(72)との間で、この塩素ガス
をプラズマ解離して作り出すことができる。発生した反
応生成物は、ヘリウムガス(G72)とともに排出され
る。被加工品を載せる台(72)の温度を50〜60
℃、ラジオ波電力を220〜260W、電極A(73)
と被加工物(120)との距離を1.1cmとした場
合、被加工物120は、ER20(改質材兼除去材142
による被加工物の除去速度)が450〜500nm/m
inの速度で取り去られ、0.15〜0.25μm幅の
側壁改質部132が形成される。ER41(改質材兼除去
材142によって、レジストパターンの改質されていな
い部分131が除去される速度)は220〜260nm
/minであり、ER42(改質材兼除去材142によっ
て、側壁改質部132が除去される速度)は60〜80
nm/minであり、ER43(被加工物を支持するため
の支持材が、改質材兼除去材142によって除去される
速度)は15〜20nm/minである。
【0082】上述した改質材兼除去材142または被加
工物を除去するための除去材150は、一般に広く用い
られている図32に示すプラズマ装置で形成される。図
33は、レジストパターンの改質されていない部分を除
去するための除去材を発生させるアッシング装置の構成
図である。
【0083】図33において、CH82は反応室、CH
81は、加工すべきものを一時滞在させる予備室であ
る。RP81およびV81は、予備室CH81内を排気
するロータリポンプおよび弁である。予備室CH81内
は、圧力・流量調節計V85,V′85を介して、窒素
などのガスG81が導入され、ロータリポンプRP81
によって排気される。窒素ガスの導入・排気を繰返した
後、予備室CH81内は、10-2Torrの真空にさ
れ、この中で、加工すべきものを待機させておく。加工
すべきものを装着した反応室CH82内は、ターボ分子
ポンプTMP8、ロータリポンプRP82により、10
-4Torrの真空とされ、残留ガスが排出される。図
中、(MW)は電磁波発生器である。(80)は電磁波
発生器(MW)で発生させたマイクロ波、(81)は導
波管である。(82)は導波管81と反応室CH82の
マッチングをとるためのテフロン板である。アルミナ
(Al23 )窓板83は、導波管81と反応室CH8
2との空間を仕切り、マイクロ波80を導波管81から
反応室CH82内へ導入するためのものである。反応室
CH82には、シャワーヘッド84が設けられている。
シャワーヘッド84から、レジストパターンを除去する
ための除去材となる反応性粒子が吹き出す。支持材11
0は、被加工品を載せるための台86の上に載せられ
る。
【0084】レジストパターンを除去するための除去材
の一例である酸素ラジカル(O* )は、図33を参照し
て、次のように作られる。電磁波発生器(MW)で発生
した2.45GHzのマイクロ波80を、導波管81に
て反応室CH82内へ導く。圧力・流量調節計V86,
V′86を経た、圧力1〜2Torr、流量1000S
CCMの酸素(O2 )ガス(G83)を解離させると、
酸素ラジカル(O* )が得られる。被加工品台86の温
度を100〜200℃とし、マイクロ波電力を400〜
1500Wとし、酸素ラジカル85の放出されるシャワ
ーヘッドと、レジストパターンの改質されていない部分
131との距離を5〜6cmとした場合、レジストパタ
ーンの改質されていない部分131は、1〜2μm/m
inの除去速度で取り去られる。
【0085】実施例8 本実施例では、改質材として、三塩化アルミニウム(A
lCl3 )液、またはジブチルマグネシウム[Mg(B
u)2 ]液を用いる。アルミニウムの場合には、三塩化
アルミニウム(AlCl3 )液を用いる。三塩化アルミ
ニウム液は、三塩化アルミニウムをニトロベンゼンの溶
媒へ1.8mol/l溶解することによって作られる。
マグネシウムの場合には、ジブチルマグネシウム液また
はジエチルマグネシウム液が用いられる。ジブチルマグ
ネシウム液は、ヘプタンの溶媒へジブチルマグネシウム
0.7mol/l溶解することによって作られる。ジ
エチルマグネシウム液は、ジエチルマグネシウムをジエ
チルエーテルの溶媒へ0.7mol/l溶解することに
よって作られる。レジストパターンが形成された支持材
も、ジブチルマグネシウム液またはジエチルマグネシウ
ム液の中へ1分浸漬された後、トルエン続いてヘキサン
で洗われる。その後、窒素ガスを吹き付け、乾燥を行な
う。これらの処理は、すべて窒素ガス中で行なわれる。
これらの処理により、たとえば、図1を参照して、レジ
ストパターン130の表面から、アルミニウムまたはマ
グネシウムの金属原子が、レジストパターンの表面から
レジストの内部に侵入する。これらの金属がレジストパ
ターン130中の酸素によって、酸化物となり、無機物
が形成される。この無機物とマトリックスとなったレジ
ストパターンの有機物とから側壁改質部132a,13
2bが形成される。この側壁改質部132a,132b
は、被加工物を除去するための除去材やレジストパター
ンを除去するための除去材で、除去されない性質とな
る。
【0086】ジブチルマグネシウム液で処理した場合の
側壁改質部132a,132bは、次のような性質を有
するものとなる。たとえば、臭素ラジカル(Br* )の
ような、被加工物を除去するための除去材150による
ER01(被加工物を除去するための除去材によって副次
的に、レジストパターンの改質されていない部分131
が除去される速度)は50〜70nm/minとなり、
ER02(被加工物を除去するための除去材150によっ
て側壁改質部132a,132bが除去される速度)は
5〜15nm/minとなる。
【0087】またたとえば、酸素ラジカル(O* )のよ
うな、レジストパターンを除去するための除去材による
ER11(レジストパターンを除去するための除去材によ
る、レジストパターンの改質されていない部分131の
除去速度)は115〜135nm/minとなり、ER
12(レジストパターンを除去するための除去材による、
側壁改質部132a,132bの除去速度)は5〜15
nm/minとなる。
【0088】本実施例では、三塩化アルミニウム液また
はジブチルマグネシウム液の中に、レジストパターンを
浸漬し、これらの液をレジストパターンの表面中に浸透
させ、側壁改質部132a,132bを形成する。浸漬
時間によって、側壁改質部132a,132bの幅
(w)を制御できる。
【0089】側壁改質部を除去するための除去材として
は、フッ酸水溶液もしくはバッファフッ酸水溶液が用い
られる。フッ酸水溶液は、水とフッ化水素酸(HF含有
量50%)の体積比が10〜50:1のものが用いられ
る。バッファフッ酸水溶液は、フッ化アンモニウム(N
4 F含有量40%)とフッ化水素酸の体積比が5〜1
0:1のものが用いられる。側壁改質部を除去するため
の除去材による側壁改質部の除去は、いわゆるリフト・
オフ作用による除去機構をも伴っており、その除去速度
ER22(側壁改質部を除去するための除去材による側壁
改質部132a,132bの除去速度)は5〜6秒間で
ある。この除去時間では、ER20(側壁改質部を除去す
るための除去材による被加工物120の除去速度)およ
びER23(側壁改質部を除去するための除去材による支
持材110が除去される速度)は、極めて小さい。
【0090】実施例9 本実施例では、側壁改質部を形成するための改質材とし
て、三塩化炭素ラジカルと、シリコンイオンと酸素イオ
ンとの混合物を選んでいる。まず、三塩化炭素ラジカル
を用いてレジストパターンの一方の側壁と他方の側壁を
改質する。その後シリコンイオンと酸素イオンとの混合
物を用いて、レジストパターンの一方の側壁と他方の側
壁とを、再度改質する。このような方法を用いると、両
者(1回目の改質処理と2回目の改質処理)の長所が相
乗的に現われ、性能の良い側壁改質部が形成される。
【0091】実施例10 本実施例では、側壁改質部を形成するための改質材とし
て、三塩化炭素ラジカルと、炭素イオンと一酸化炭素イ
オンの混合物とが選ばれている。三塩化炭素ラジカルを
用いてレジストパターンの一方の側壁と他方の側壁を改
質する。その後、炭素イオンと一酸化炭素イオンとの混
合物を用いて、レジストパターンの一方の側壁と他方の
側壁とを再度改質する。このような方法によると、両者
の長所が相乗的に現われ、優秀な性能を有する側壁改質
部が得られる。
【0092】実施例11 本実施例では、側壁改質部を形成するための改質材とし
て、塩素ラジカルと、シリコンイオンと酸素イオンとの
混合物とが選ばれている。塩素ラジカルを用いてレジス
トパターンの一方の側壁と他方の側壁を改質する。その
後、シリコンイオンと酸素イオンとの混合物を用いて、
レジストパターンの一方の側壁と他方の側壁とを再度改
質する。このような方法によると、両者の長所が相乗的
に現われ、優秀な性能を有する側壁改質部が得られる。
【0093】実施例12 本実施例では、側壁改質部を形成するための改質材とし
て、塩素ラジカルと、炭素イオンと一酸化炭素イオンの
混合物とが選ばれている。塩素ラジカルを用いてレジス
トパターンの一方の側壁と他方の側壁を改質する。その
後、炭素イオンと一酸化炭素イオンとの混合物を用い
て、レジストパターンの一方の側壁と他方の側壁とを再
度改質する。この方法によれば、両者の長所が相乗的に
現われ、優秀な性能を有する側壁改質部が得られる。
【0094】実施例13 本実施例では、側壁改質部を形成するための改質材とし
て、三塩化アルミニウム液と、シリコンイオンと酸素イ
オンとの混合物とが選ばれている。三塩化アルミニウム
液を用いてレジストパターンの一方の側壁と他方の側壁
を改質する。その後、シリコンイオンと酸素イオンとの
混合物を用いて、レジストパターンの一方の側壁と他方
の側壁とを再度改質する。このような方法によれば、両
者の長所が相乗的に現われ、優秀な性能を有する側壁改
質部が形成される。
【0095】実施例14 本実施例では、側壁改質部を形成するための改質材とし
て、三塩化アルミニウム液と、(c)炭素イオンと一酸
化炭素イオンとの混合物とが選ばれている。三塩化アル
ミニウム液を用いてレジストパターンの一方の側壁と他
方の側壁を改質する。その後、炭素イオンと一酸化炭素
イオンとの混合物を用いて、レジストパターンの一方の
側壁と他方の側壁とを再度改質する。このような方法に
よれば、両者の長所が相乗的に現われ、優秀な性能を有
する側壁改質部が形成される。
【0096】実施例15 本実施例では、側壁改質部を形成するための改質材とし
て、(f)ジブチルマグネシウム液と、(b)シリコン
イオンと酸素イオンとの混合物とが選ばれている。ジブ
チルマグネシウム液を用いてレジストパターンの一方の
側壁と他方の側壁を改質する。その後、シリコンイオン
と酸素イオンとの混合物を用いて、レジストパターンの
一方の側壁と他方の側壁とを再度改質する。この方法に
よれば、両者の長所が相乗的に現われて、優秀な性能を
有する側壁改質部が形成される。
【0097】実施例16 本実施例では、側壁改質部を形成するための改質材とし
て、(f)ジブチルマグネシウム液と、(c)炭素イオ
ンと一酸化炭素イオンとの混合物とが選ばれている。ジ
ブチルマグネシウム液を用いてレジストパターンの一方
の側壁と他方の側壁を改質する。その後、炭素イオンと
一酸化炭素イオンとの混合物を用いて、レジストパター
ンの一方の側壁と他方の側壁とを再度改質する。この方
法によれば、両者の長所が相乗的に現われて、優秀な性
能を有する側壁改質部が形成される。
【0098】実施例17 本実施例は、上述の方法で得た微細パターンを、さらに
加工する方法に関する。
【0099】図34(a)を参照して、支持材110の
上に、被加工物層120を形成する。被加工物層120
の上にレジストパターン130を形成する。
【0100】図34(b)を参照して、レジストパター
ン130の側壁を改質し、側壁改質部132を形成す
る。側壁改質部132を含むレジストパターン130を
マスクにして、被加工物層120の、レジストパターン
130の直下部分以外の部分をエッチング除去し、それ
によって、被加工物のパターン125を形成する。
【0101】図34(c)と(d)を参照して、レジス
トパターン130の改質されていない部分131を除去
し、それによって、被加工物のパターン125の上に、
側壁改質部132を残す。
【0102】図34(e)を参照して、側壁改質部13
2をマスクにして、被加工物のパターン125の、側壁
改質部132の直下部分以外の部分をエッチング除去す
る。
【0103】図34(f)を参照して、側壁改質部を除
去すると、互いに平行に並ぶ1対の微細パターン120
A,120Bと、これら1対の微細パターン120A,
120Bの端部を結ぶ1対の微細パターン120C,1
20Dが形成される。
【0104】図35(a)は、図34(f)に相当する
図である。図35(b)を参照して、1対の微細パター
ン120C,120Dが露出するように、被加工物のパ
ターン120の上にレジスト130を塗布する。
【0105】図35(b)と(c)を参照して、レジス
ト130をマスクにして、1対の微細パターン120
C,120Dをエッチング除去する。その後、レジスト
130を除去すると、図35(d)を参照して、互いに
平行に並ぶ1対の微細パターン120A,120Bが得
られる。
【0106】実施例18 図36は、実施例18に係る微細パターンの形成方法を
示す斜視図である。図36(a)は、図34(f)に相
当する図である。
【0107】図36(a)と(b)を参照して、互いに
平行に並ぶ1対の微細パターン120C,120Dのう
ち、一方120Dのみを露出するように、微細パターン
120の上にレジスト130を形成する。
【0108】図36(c)を参照して、レジスト130
をマスクにして、一方の微細パターン120Dをエッチ
ング除去する。
【0109】図36(c)と(d)を参照して、レジス
トパターン130を除去すると、互いに平行に並ぶ1対
の微細パターン120A,120Bと、これらの端部を
結ぶ微細パターン120Cが形成される。
【0110】実施例19 図37は、実施例19に係る微細パターンの形成方法を
示す斜視図である。
【0111】図37(a)は、図34(f)に相当する
図である。図37(b)を参照して、微細パターン12
0Bと、微細パターン120Cの一部と、微細パターン
120Dの一部が露出するように、支持材110の上に
レジスト130を形成する。
【0112】図37(b)と(c)を参照して、レジス
トパターン130をマスクにして、微細パターン120
Bと、微細パターン120Cの一部と、微細パターン1
20Dの一部をエッチング除去する。その後、レジスト
130を除去する。
【0113】図37(d)を参照して、微細パターン1
20Aと、微細パターン120Cの一部と、微細パター
ン120Dの一部とからなる微細パターンが形成され
る。
【0114】
【発明の効果】本発明の第1の局面に従う微細パターン
の形成方法によれば、レジストパターンの側壁に形成さ
れる第1および第2の側壁改質部をマスクに用いて、被
加工物層の、上記第1および第2の側壁改質部の直下部
分以外の部分をエッチング除去し、それによって、被加
工物層の微細パターンを形成する。その結果、現在のリ
ソグラフィー技術の最小解像度よりも、さらに微細なパ
ターンが得られる。
【0115】本発明の第2の局面に従う微細パターンの
形成方法によれば、第1の側壁改質部と第2の側壁改質
部とをマスクにして、被加工物のパターンの、上記第1
および第2の側壁改質部の直下部分以外の部分をエッチ
ング除去するので、上記被加工物のさらに微細なパター
ンを形成することができる。その結果、現在のリソグラ
フィー技術の最小解像度よりも、さらに微細なパターン
を得ることができるという効果を奏する。
【0116】この発明の第3の局面に従う微細パターン
の形成方法によれば、レジストパターンをマスクに用い
て、被加工物層の、レジストパターンの直下部分以外の
部分をエッチング除去し、それによって、被加工物のパ
ターンを形成し、これと同時に、上記レジストパターン
の上記一方の側壁と上記他方の側壁を改質し、それによ
って、上記レジストパターンの上記一方の側壁に第1の
側壁改質部を形成し、かつ上記レジストパターンの上記
他方の側壁に第2の側壁改質部を形成するので、工程が
簡略化する。
【0117】この発明の第4の局面に従う微細パターン
の形成方法によれば、レジストパターンをマスクに用い
て、被加工物層の、レジストパターンの直下部分以外の
部分をエッチング除去し、それによって、被加工物のパ
ターンを形成する。その後、第1および第2の側壁改質
部をマスクにして、上記被加工物のパターンの、上記第
1および第2の側壁改質部の直下部分以外の部分をエッ
チング除去するので、上記被加工物のさらに微細なパタ
ーンが形成される。その結果、現在のリソグラフィー技
術の最小解像度よりも、さらに微細なパターンが得られ
るという効果を奏する。
【図面の簡単な説明】
【図1】 実施例1に係る微細パターンの形成方法の順
序の第1の工程における半導体装置の断面図と斜視図で
ある。
【図2】 実施例1に係る微細パターンの形成方法の順
序の第2の工程における半導体装置の断面図と斜視図で
ある。
【図3】 実施例1に係る微細パターンの形成方法の順
序の第3の工程における半導体装置の断面図と斜視図で
ある。
【図4】 実施例1に係る微細パターンの形成方法の順
序の第4の工程における半導体装置の断面図と斜視図で
ある。
【図5】 実施例1に係る微細パターンの形成方法の順
序の第5の工程における半導体装置の断面図と斜視図で
ある。
【図6】 実施例1に係る微細パターンの形成方法の順
序の第6の工程における半導体装置の断面図と斜視図で
ある。
【図7】 実施例2に係る微細パターンの形成方法の順
序の第1の工程における半導体装置の断面図と斜視図で
ある。
【図8】 実施例2に係る微細パターンの形成方法の順
序の第2の工程における半導体装置の断面図と斜視図で
ある。
【図9】 実施例2に係る微細パターンの形成方法の順
序の第3の工程における半導体装置の断面図と斜視図で
ある。
【図10】 実施例2に係る微細パターンの形成方法の
順序の第4の工程における半導体装置の断面図と斜視図
である。
【図11】 実施例2に係る微細パターンの形成方法の
順序の第5の工程における半導体装置の断面図と斜視図
である。
【図12】 実施例2に係る微細パターンの形成方法の
順序の第6の工程における半導体装置の断面図と斜視図
である。
【図13】 実施例2に係る微細パターンの形成方法の
順序の第7の工程における半導体装置の断面図と斜視図
である。
【図14】 実施例3に係る微細パターンの形成方法の
順序の第1の工程における半導体装置の断面図と斜視図
である。
【図15】 実施例3に係る微細パターンの形成方法の
順序の第2の工程における半導体装置の断面図と斜視図
である。
【図16】 実施例3に係る微細パターンの形成方法の
順序の第3の工程における半導体装置の断面図と斜視図
である。
【図17】 実施例3に係る微細パターンの形成方法の
順序の第4の工程における半導体装置の断面図と斜視図
である。
【図18】 実施例3に係る微細パターンの形成方法の
順序の第5の工程における半導体装置の断面図と斜視図
である。
【図19】 実施例3に係る微細パターンの形成方法の
順序の第6の工程における半導体装置の断面図と斜視図
である。
【図20】 実施例3に係る微細パターンの形成方法の
順序の第7の工程における半導体装置の断面図と斜視図
である。
【図21】 実施例4に係る微細パターンの形成方法の
順序の第1の工程における半導体装置の断面図と斜視図
である。
【図22】 実施例4に係る微細パターンの形成方法の
順序の第2の工程における半導体装置の断面図と斜視図
である。
【図23】 実施例4に係る微細パターンの形成方法の
順序の第3の工程における半導体装置の断面図と斜視図
である。
【図24】 実施例4に係る微細パターンの形成方法の
順序の第4の工程における半導体装置の断面図と斜視図
である。
【図25】 実施例4に係る微細パターンの形成方法の
順序の第5の工程における半導体装置の断面図と斜視図
である。
【図26】 実施例4に係る微細パターンの形成方法の
順序の第6の工程における半導体装置の断面図と斜視図
である。
【図27】 実施例4に係る微細パターンの形成方法の
順序の第7の工程における半導体装置の断面図と斜視図
である。
【図28】 実施例4に係る微細パターンの形成方法の
順序の第8の工程における半導体装置の断面図と斜視図
である。
【図29】 実施例5に係る微細パターンの形成方法の
順序の各工程における半導体装置の断面図である。
【図30】 実施例6に係る微細パターンの形成方法の
順序の各工程における半導体装置の断面図である。
【図31】 実施例7に係る微細パターンの形成方法の
順序の各工程における半導体装置の断面図である。
【図32】 本発明に用いられるプラズマ装置の概念図
である。
【図33】 本発明に用いられるアッシング装置の概念
図である。
【図34】 実施例17に係る微細パターンの形成方法
の前段階の工程図である。
【図35】 実施例17に係る微細パターンの形成方法
の順序の各工程における半導体装置の斜視図である。
【図36】 実施例18に係る微細パターンの形成方法
の順序の各工程における半導体装置の斜視図である。
【図37】 実施例19に係る微細パターンの形成方法
の順序の各工程における半導体装置の斜視図である。
【図38】 従来の微細パターンの形成方法の順序の第
1の工程における半導体装置の断面図と斜視図である。
【図39】 従来の微細パターンの形成方法の順序の第
2の工程における半導体装置の断面図と斜視図である。
【図40】 従来の微細パターンの形成方法の順序の第
3の工程における半導体装置の断面図と斜視図である。
【図41】 従来の微細パターンの形成方法の順序の第
4の工程における半導体装置の断面図と斜視図である。
【図42】 本発明に関連する従来の微細パターンの第
2の従来例に係る微細パターンの形成方法の順序の各工
程における半導体装置の断面図である。
【符号の説明】
110 支持材、120 被加工物層、130 レジス
トパターン、131レジストパターンの改質されていな
い部分、132a 第1の側壁改質部、132b 第2
の側壁改質部、150 被加工物を除去するための除去
材。
フロントページの続き (72)発明者 西岡 直 兵庫県伊丹市瑞原4丁目1番地 菱電セ ミコンダクタシステムエンジニアリング 株式会社内 (72)発明者 河津 哲 兵庫県伊丹市瑞原4丁目1番地 菱電セ ミコンダクタシステムエンジニアリング 株式会社内 (56)参考文献 特開 平5−88375(JP,A) 特開 平2−5522(JP,A) 特開 平2−134639(JP,A) 特開 昭62−232127(JP,A) 特開 昭63−249837(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/027 G03F 7/40 511

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】 支持材の上に被加工物層を形成する工程
    と、 前記被加工物層の上に、互いに対向する一方の側壁と他
    方の側壁とを有するレジストパターンを形成する工程
    と、 前記レジストパターンの前記一方の側壁と前記他方の側
    壁を、(a)三塩化炭素ラジカル、(b)シリコンイオ
    ンと酸素イオンとの混合物、(c)炭素イオンと一酸化
    炭素イオンとの混合物、(d)塩素ラジカル、(e)三
    塩化アルミニウム液および(f)ジブチルマグネシウム
    液からなる群より選ばれた改質材を用いて改質し、それ
    によって、前記レジストパターンの前記一方の側壁に第
    1の側壁改質部を形成し、前記他方の側壁に第2の側壁
    改質部を形成する工程と、 前記レジストパターンの改質されていない部分を除去
    し、それによって、前記被加工物層の上に、前記第1の
    側壁改質部と前記第2の側壁改質部とを残す工程と、 前記第1の側壁改質部と前記第2の側壁改質部とをマス
    クに用いて、前記被加工物層の、前記第1および第2の
    側壁改質部の直下部分以外の部分をエッチング除去し、
    それによって前記被加工物の微細パターンを形成する工
    程と、 前記第1の側壁改質部と前記第2の側壁改質部とを除去
    する工程と、を備えた微細パターンの形成方法。
  2. 【請求項2】 前記改質材として(a)三塩化炭素ラジ
    カルと、(b)シリコンイオンと酸素イオンとの混合物
    とを選び、 前記(a)三塩化炭素ラジカルを用いて前記レジストパ
    ターンの前記一方の側壁と前記他方の側壁を改質した
    後、さらに前記(b)シリコンイオンと酸素イオンとの
    混合物を用いて、前記レジストパターンの前記一方の側
    壁と前記他方の側壁とを再度改質する、請求項1に記載
    の、微細パターンの形成方法。
  3. 【請求項3】 前記改質材として(a)三塩化炭素ラジ
    カルと、(c)炭素イオンと一酸化炭素イオンの混合物
    とを選び、 前記(a)三塩化炭素ラジカルを用いて前記レジストパ
    ターンの前記一方の側壁と前記他方の側壁を改質した
    後、さらに前記(c)炭素イオンと一酸化炭素イオンと
    の混合物を用いて、前記レジストパターンの前記一方の
    側壁と前記他方の側壁とを再度改質する、請求項1に記
    載の、微細パターンの形成方法。
  4. 【請求項4】 前記改質材として(d)塩素ラジカル
    と、(b)シリコンイオンと酸素イオンとの混合物とを
    選び、 前記(d)塩素ラジカルを用いて前記レジストパターン
    の前記一方の側壁と前記他方の側壁を改質した後、さら
    に前記(b)シリコンイオンと酸素イオンとの混合物を
    用いて、前記レジストパターンの前記一方の側壁と前記
    他方の側壁を再度改質する、請求項1に記載の、微細パ
    ターンの形成方法。
  5. 【請求項5】 前記改質材として(d)塩素ラジカル
    と、(c)炭素イオンと一酸化炭素イオンの混合物とを
    選び、 前記(d)塩素ラジカルを用いて前記レジストパターン
    の前記一方の側壁と前記他方の側壁を改質した後、さら
    に前記(c)炭素イオンと一酸化炭素イオンとの混合物
    を用いて、前記レジストパターンの前記一方の側壁と前
    記他方の側壁とを再度改質する、請求項1に記載の、微
    細パターンの形成方法。
  6. 【請求項6】 前記改質材として(e)三塩化アルミニ
    ウム液と、(b)シリコンイオンと酸素イオンとの混合
    物とを選び、 前記(e)三塩化アルミニウム液を用いて前記レジスト
    パターンの前記一方の側壁と前記他方の側壁を改質した
    後、さらに前記(b)シリコンイオンと酸素イオンとの
    混合物を用いて、前記レジストパターンの前記一方の側
    壁と前記他方の側壁とを再度改質する、請求項1に記載
    の、微細パターンの形成方法。
  7. 【請求項7】 前記改質材として(e)三塩化アルミニ
    ウム液と、(c)炭素イオンと一酸化炭素イオンとの混
    合物とを選び、 前記(e)三塩化アルミニウム液を用いて前記レジスト
    パターンの前記一方の側壁と前記他方の側壁を改質した
    後、さらに前記(c)炭素イオンと一酸化炭素イオンと
    の混合物を用いて、前記レジストパターンの前記一方の
    側壁と前記他方の側壁とを再度改質する、請求項1に記
    載の、微細パターンの形成方法。
  8. 【請求項8】 前記改質材として(f)ジブチルマグネ
    シウム液と、(b)シリコンイオンと酸素イオンとの混
    合物とを選び、 前記(f)ジブチルマグネシウム液を用いて前記レジス
    トパターンの前記一方の側壁と前記他方の側壁を改質し
    た後、さらに前記(b)シリコンイオンと酸素イオンと
    の混合物を用いて、前記レジストパターンの前記一方の
    側壁と前記他方の側壁とを再度改質する、請求項1に記
    載の、微細パターンの形成方法。
  9. 【請求項9】 前記改質材として(f)ジブチルマグネ
    シウム液と、(c)炭素イオンと一酸化炭素イオンとの
    混合物とを選び、 前記(f)ジブチルマグネシウム液を用いて前記レジス
    トパターンの前記一方の側壁と前記他方の側壁を改質し
    た後、さらに前記(c)炭素イオンと一酸化炭素イオン
    との混合物を用いて、前記レジストパターンの前記一方
    の側壁と前記他方の側壁とを再度改質する、請求項1に
    記載の、微細パターンの形成方法。
  10. 【請求項10】 支持材の上に被加工物層を形成する工
    程と、 前記被加工物層の上に、互いに対向する一方の側壁と他
    方の側壁とを有するレジストパターンを形成する工程
    と、 前記レジストパターンの前記一方の側壁と前記他方の側
    壁を改質し、それによって、前記一方の側壁に第1の側
    壁改質部を形成し、前記他方の側壁に第2の側壁改質部
    を形成する工程と、 前記第1の側壁改質部および前記第2の側壁改質部を含
    む前記レジストパターンをマスクにして、前記被加工物
    層の、前記レジストパターンの直下部分以外の部分をエ
    ッチング除去し、それによって、被加工物のパターンを
    形成する工程と、 前記レジストパターンの改質されていない部分を除去
    し、それによって前記被加工物のパターンの上に、前記
    第1の側壁改質部と前記第2の側壁改質部とを残す工程
    と、 前記第1の側壁改質部と前記第2の側壁改質部とをマス
    クにして、前記被加工物のパターンの、前記第1および
    第2の側壁改質部の直下部分以外の部分をエッチング除
    去し、それによって、前記被加工物のさらに微細なパタ
    ーンを形成する工程と、 前記第1および第2の側壁改質部を除去する工程と、を
    備えた微細パターンの形成方法。
  11. 【請求項11】 前記レジストパターンの前記一方の側
    壁と前記他方の側壁の改質は、(a)三塩化炭素ラジカ
    ル、(b)シリコンイオンと酸素イオンの混合物、
    (c)炭素イオンと一酸化炭素イオンの混合物、(d)
    塩素ラジカル、(e)三塩化アルミニウム液および
    (f)ジブチルマグネシウム液からなる群より選ばれた
    改質材を用いて行なわれる、請求項10に記載の微細パ
    ターンの形成方法。
  12. 【請求項12】 支持材の上に被加工物層を形成する工
    程と、 前記被加工物層の上に、互いに対向する一方の側壁と他
    方の側壁を有するレジストパターンを形成する工程と、 前記レジストパターンをマスクに用いて、前記被加工物
    層の、前記レジストパターンの直下部分以外の部分をエ
    ッチング除去し、それによって、前記被加工物のパター
    ンを形成し、これと同時に、前記レジストパターンの前
    記一方の側壁と前記他方の側壁を改質し、それによっ
    て、前記レジストパターンの前記一方の側壁に第1の側
    壁改質部を形成し、かつ前記レジストパターンの前記他
    方の側壁に第2の側壁改質部を形成する工程と、 前記レジストパターンの改質されていない部分を除去
    し、それによって前記被加工物のパターンの上に、前記
    第1の側壁改質部および前記第2の側壁改質部とを残す
    工程と、 前記第1および第2の側壁改質部をマスクにして、前記
    被加工物のパターンの、前記第1および第2の側壁改質
    部の直下部分以外の部分をエッチング除去し、それによ
    って、前記被加工物のさらに微細なパターンを形成する
    工程と、 前記第1および第2の側壁改質部を除去する工程と、を
    備えた微細パターンの形成方法。
  13. 【請求項13】 前記レジストパターンの前記一方の側
    壁と前記他方の側壁の改質は、(a)三塩化炭素ラジカ
    ル、(b)シリコンイオンと酸素イオンの混合物、
    (c)炭素イオンと一酸化炭素イオンの混合物、(d)
    塩素ラジカル、(e)三塩化アルミニウム液および
    (f)ジブチルマグネシウム液からなる群より選ばれた
    改質材を用いて行なわれる、請求項12に記載の微細パ
    ターンの形成方法。
  14. 【請求項14】 支持材の上に被加工物層を形成する工
    程と、 前記被加工物層の上に、互いに対向する一方の側壁と他
    方の側壁とを有するレジストパターンを形成する工程
    と、 前記レジストパターンをマスクに用いて、前記被加工物
    層の、前記レジストパターンの直下部分以外の部分をエ
    ッチング除去し、それによって、前記被加工物のパター
    ンを形成する工程と、 前記レジストパターンの前記一方の側壁と前記他方の側
    壁を改質し、それによって、前記レジストパターンの前
    記一方の側壁に第1の側壁改質部を形成し、かつ前記レ
    ジストパターンの前記他方の側壁に第2の側壁改質部を
    形成する工程と、 前記レジストパターンの改質されていない部分を除去
    し、それによって前記被加工物のパターンの上に、前記
    第1の側壁改質部および前記第2の側壁改質部を残す工
    程と、 前記第1および第2の側壁改質部をマスクにして、前記
    被加工物のパターンの、前記第1および第2の側壁改質
    部の直下部分以外の部分をエッチング除去し、それによ
    って、前記被加工物のさらに微細なパターンを形成する
    工程と、 前記第1および第2の側壁改質部を除去する工程と、を
    備えた微細パターンの形成方法。
  15. 【請求項15】 前記レジストパターンの前記一方の側
    壁と前記他方の側壁の改質は、(a)三塩化炭素ラジカ
    ル、(b)シリコンイオンと酸素イオンの混合物、
    (c)炭素イオンと一酸化炭素イオンの混合物、(d)
    塩素ラジカル、(e)三塩化アルミニウム液および
    (f)ジブチルマグネシウム液からなる群より選ばれた
    改質材を用いて行なわれる、請求項14に記載の微細パ
    ターンの形成方法。
JP12005494A 1994-06-01 1994-06-01 微細パターンの形成方法 Expired - Fee Related JP3317582B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP12005494A JP3317582B2 (ja) 1994-06-01 1994-06-01 微細パターンの形成方法
TW083105498A TW257875B (en) 1994-06-01 1994-06-17 Method of forming miniature pattern
GB9426443A GB2289948B (en) 1994-06-01 1994-12-30 Method of forming fine patterns
US08/395,025 US5595941A (en) 1994-06-01 1995-02-27 Method of forming fine patterns
KR1019950005873A KR0179366B1 (ko) 1994-06-01 1995-03-20 미세패턴의 형성방법
DE19512776A DE19512776B4 (de) 1994-06-01 1995-04-05 Verfahren zum Bilden eines feinen Musters
US08/726,223 US5710066A (en) 1994-06-01 1996-10-04 Method of forming fine patterns
US08/726,235 US5688723A (en) 1994-06-01 1996-10-04 Method of forming fine patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12005494A JP3317582B2 (ja) 1994-06-01 1994-06-01 微細パターンの形成方法

Publications (2)

Publication Number Publication Date
JPH07326562A JPH07326562A (ja) 1995-12-12
JP3317582B2 true JP3317582B2 (ja) 2002-08-26

Family

ID=14776757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12005494A Expired - Fee Related JP3317582B2 (ja) 1994-06-01 1994-06-01 微細パターンの形成方法

Country Status (6)

Country Link
US (3) US5595941A (ja)
JP (1) JP3317582B2 (ja)
KR (1) KR0179366B1 (ja)
DE (1) DE19512776B4 (ja)
GB (1) GB2289948B (ja)
TW (1) TW257875B (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223325B1 (ko) * 1995-12-15 1999-10-15 김영환 반도체 장치의 미세패턴 제조방법
US5891805A (en) * 1996-12-13 1999-04-06 Intel Corporation Method of forming contacts
US5923981A (en) * 1996-12-31 1999-07-13 Intel Corporation Cascading transistor gate and method for fabricating the same
US5849641A (en) * 1997-03-19 1998-12-15 Lam Research Corporation Methods and apparatus for etching a conductive layer to improve yield
US6291137B1 (en) 1999-01-20 2001-09-18 Advanced Micro Devices, Inc. Sidewall formation for sidewall patterning of sub 100 nm structures
US6183938B1 (en) 1998-12-08 2001-02-06 Advanced Micro Devices, Inc. Conformal organic coatings for sidewall patterning of sublithographic structures
US6423475B1 (en) 1999-03-11 2002-07-23 Advanced Micro Devices, Inc. Sidewall formation for sidewall patterning of sub 100 nm structures
US6214737B1 (en) 1999-01-20 2001-04-10 Advanced Micro Devices, Inc. Simplified sidewall formation for sidewall patterning of sub 100 nm structures
US6391525B1 (en) 1998-12-08 2002-05-21 Advanced Micro Devices, Inc. Sidewall patterning for sub 100 nm gate conductors
US6124167A (en) 1999-08-06 2000-09-26 Micron Technology, Inc. Method for forming an etch mask during the manufacture of a semiconductor device
US6451512B1 (en) 2000-05-01 2002-09-17 Advanced Micro Devices, Inc. UV-enhanced silylation process to increase etch resistance of ultra thin resists
US6877213B2 (en) * 2002-01-07 2005-04-12 International Business Machines Corporation Feature size reduction in thin film magnetic head using low temperature deposition coating of photolithographically-defined trenches
US6770209B2 (en) 2002-01-09 2004-08-03 International Business Machines Corporation Isotropic deposition for trench narrowing of features to be created by reactive ion etch processing
US6743368B2 (en) * 2002-01-31 2004-06-01 Hewlett-Packard Development Company, L.P. Nano-size imprinting stamp using spacer technique
US6859998B2 (en) * 2002-04-12 2005-03-01 International Business Machines Corporation Method of fabricating a narrow projection such as a write pole extending from a substrate
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
DE10345455A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
JPWO2005121019A1 (ja) * 2004-06-08 2008-04-10 独立行政法人理化学研究所 ナノ構造体の製造方法およびナノ構造体
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
EP1859481A1 (en) * 2005-02-28 2007-11-28 STMicroelectronics S.r.l. Method for realising a nanometric circuit architecture between standard electronic components and semiconductor device obtained with said method
US7309659B1 (en) 2005-04-01 2007-12-18 Advanced Micro Devices, Inc. Silicon-containing resist to pattern organic low k-dielectrics
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
EP1772773B1 (en) * 2005-10-06 2011-06-29 STMicroelectronics Srl Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7521371B2 (en) * 2006-08-21 2009-04-21 Micron Technology, Inc. Methods of forming semiconductor constructions having lines
US7906275B2 (en) * 2006-08-31 2011-03-15 Stc.Unm Self-aligned spatial frequency doubling
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
KR100842763B1 (ko) * 2007-03-19 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JPWO2008143301A1 (ja) * 2007-05-23 2010-08-12 Jsr株式会社 パターン形成方法及びそれに用いる樹脂組成物
JP4840255B2 (ja) * 2007-05-29 2011-12-21 Jsr株式会社 パターン形成方法及びそれに用いる樹脂組成物
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
TWI493598B (zh) * 2007-10-26 2015-07-21 Applied Materials Inc 利用光阻模板遮罩的倍頻方法
JP2009194248A (ja) * 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
JP4550126B2 (ja) * 2008-04-25 2010-09-22 東京エレクトロン株式会社 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
JP5259380B2 (ja) * 2008-12-24 2013-08-07 株式会社東芝 半導体装置の製造方法
JP5275094B2 (ja) * 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
US8912097B2 (en) * 2009-08-20 2014-12-16 Varian Semiconductor Equipment Associates, Inc. Method and system for patterning a substrate
FR2960657B1 (fr) * 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
CN102347217B (zh) * 2010-07-27 2013-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件精细图案的制作方法
JP5827939B2 (ja) 2012-12-17 2015-12-02 東京エレクトロン株式会社 成膜方法、プログラム、コンピュータ記憶媒体及び成膜装置
JP5871844B2 (ja) 2013-03-06 2016-03-01 東京エレクトロン株式会社 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2014175357A (ja) 2013-03-06 2014-09-22 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
US9754785B2 (en) 2015-01-14 2017-09-05 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
JP6747846B2 (ja) * 2016-03-30 2020-08-26 株式会社Kokusai Electric 半導体装置の製造方法、基板処理システムおよびプログラム
TWI827645B (zh) * 2018-08-23 2024-01-01 荷蘭商Asm Ip私人控股有限公司 基板處理設備及方法
CN112053947B (zh) * 2019-06-06 2023-05-26 中芯国际集成电路制造(上海)有限公司 图形化方法及其形成的半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
DE3682395D1 (de) * 1986-03-27 1991-12-12 Ibm Verfahren zur herstellung von seitenstrukturen.
JPS6354728A (ja) * 1986-08-25 1988-03-09 Hitachi Ltd エツチング方法
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
JPS63258020A (ja) * 1987-04-15 1988-10-25 Nec Corp 素子分離パタ−ンの形成方法
JPS6435917A (en) * 1987-07-30 1989-02-07 Nec Corp Manufacture of semiconductor device
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
JPH025522A (ja) * 1988-06-24 1990-01-10 Fujitsu Ltd パターン形成方法
KR910010043B1 (ko) * 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH0467624A (ja) * 1990-07-09 1992-03-03 Fujitsu Ltd エッチング方法
JPH0496327A (ja) * 1990-08-14 1992-03-27 Kawasaki Steel Corp エッチング方法
US5342481A (en) * 1991-02-15 1994-08-30 Sony Corporation Dry etching method
JPH05144782A (ja) * 1991-11-18 1993-06-11 Matsushita Electric Ind Co Ltd ドライエツチング方法およびその前処理装置
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device

Also Published As

Publication number Publication date
DE19512776A1 (de) 1995-12-21
GB2289948A (en) 1995-12-06
DE19512776B4 (de) 2004-03-04
JPH07326562A (ja) 1995-12-12
US5688723A (en) 1997-11-18
KR960002511A (ko) 1996-01-26
GB2289948B (en) 1998-02-04
KR0179366B1 (ko) 1999-04-15
US5595941A (en) 1997-01-21
GB9426443D0 (en) 1995-03-01
US5710066A (en) 1998-01-20
TW257875B (en) 1995-09-21

Similar Documents

Publication Publication Date Title
JP3317582B2 (ja) 微細パターンの形成方法
US4473435A (en) Plasma etchant mixture
KR100209698B1 (ko) 유기 반사방지막 식각방법
WO2001084599A2 (en) Uv-enhanced silylation process to increase etch resistance of ultra thin resists
US5474615A (en) Method for cleaning semiconductor devices
KR0172779B1 (ko) 감광막 제거 방법
EP0888578B1 (en) Solutions and processes for removal of sidewall residue after dry-etching
JP2700316B2 (ja) 有機物質表面の改質方法
JP2002313777A (ja) 集積回路構造を製造する方法
US20020003126A1 (en) Method of etching silicon nitride
JPH0545057B2 (ja)
JP3358808B2 (ja) 基板から有機物質を灰化する方法
JPH1187313A (ja) プラズマ処理方法
JP3445584B2 (ja) 反射防止膜のエッチング方法
JPS6227384B2 (ja)
JPH0750284A (ja) 半導体物質の非等方性エッチング方法
KR100528266B1 (ko) 건식에칭후측벽잔류물제거용용액및제거방법
JPH05206085A (ja) 微細パターンの形成方法
KR920007449B1 (ko) 반도체가공에 있어서의 표면처리방법 및 그 장치
JPH06120174A (ja) 半導体装置の製造方法
JP2667930B2 (ja) 微細加工方法及び装置
JP2709188B2 (ja) 半導体デバイスの微細加工方法およびその装置
JPH08241886A (ja) プラズマ処理方法
JPS6257220A (ja) エツチング装置および方法
JPH10274700A (ja) 超微細加工方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080614

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080614

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090614

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees