KR100223325B1 - 반도체 장치의 미세패턴 제조방법 - Google Patents
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Abstract
반도체장치의 미세패턴 제조방법은 반도체 기판상에 축소노광장치의 분해능이하의 정밀한 미세패턴을 형성하여 반도체 장치의 집적도를 향상시킨다. 이를 위하여, 상기 반도체장치의 미세패턴 제조방법은 반도체기판의 상부의 일평면상에 형성될 다수의 미세팬턴들을 비월선택하여 형성된 제1 및 제2 노광마스크를 사용한다. 상기 제1 및 제2 노광마스크는 서로 보완적인 위치에 위치하는 금속물질패턴 및 감광물질패턴이 반도체 기판에 순차적으로 형성될도록 한다. 그리고 상기 두개의 패턴은 하나의 미세한 식각장벽물질층 패턴을 형성하는데 이용된다. 그리고 상기 식각장벽 물질층 패턴은 식각대상층을 패턴화하기 위하여 이용된다.
Description
제1a도 내지 제1h도는 본 발명의 실시예에 따른 반도체 장치의 미세패턴 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
10: 하부층 12,20,28 : 제1 내지 제3 감광막
12A,28A : 제1 및 제3 감광막 패턴
20A,28B : 제2 및 제3 감광막 잔여패턴
14,16 : 제1 및 제2 중간막 14A,16A : 제1 및 제2 중간막 패턴
18 : 유기물질층 18A : 유기물질층 패턴
22,30 : 제1 및 제2 노광마스크 24,32 : 제1 및 제2 투명기판
26,34 : 제 및 제2 광차단막 패턴
본 발명은 반도체 장치를 제조하기 위한 방법에 관한 것으로, 특히 반도체 기판상에 축소노광장치의 분해능 이하의 정밀한 미세패턴을 형성하여 반도체 장치의 집적도를 향상시킬 수 있는 반도체장치의 미세패턴 제조방법에 관한 것이다.
최근, 반도체 장치는 많은 회로소자들을 수용하여 좀 더 많은 정보를 처리 및 저장할 수 있도록 고집적화되고 있다. 상기 반도체장치의 고집적화는 회로소자 및 상기 회로소자들을 접속시키기 위한 배선들을 가능한한 좁은 영역에 정확하게 형성하는가에 좌우된다. 상기 회로소자 및 배선 등을 정밀하게 형성하기 위해서는 식각 공정에서 식각장벽으로 이용되는 감광막패턴을 미세하게 형성하여야 한다.
상기 감광패턴은, 통상적으로 감광막의 도포, 노광, 및 현상의 공정에 의한여 형성된다. 상기 노광공정은 노광마스크에 의하여 투과되는 빛이 선택적으로 노출되어 감광막의 표면에 광을 조사하는 사진 전사 장치 또는 축소 노광 장치(Steper; 이하 스테퍼라 함)에 의하여 수행된다. 상기 스테퍼는 상기 감광막패턴를 미세하게 구분하는 중요한 요소가 되며, 상기 스테퍼가 얼마 만큼 미세하게 감광막패턴을 형성할 수 있는가의 척도를 스테퍼의 분해능 이라 한다. 상기 스테퍼의 분해능 R은
R = k × λ/NA
으로 표현되며, 여기서 k는 공정상수, λ는 광원의 광파장 그리고 NA(Numarisal Aperture)는 스테퍼에서 랜즈를 통과하는 빛의 구경에, 관계되는 상수 이다. 상기 식에서 나타난 광의 파장, 랜즈 구경 및 공정 상수은 일정 한계 이하로 조절될 수 없으며, 이로 이하여 상기 스테퍼의 분해능은 일정 한계 이하의 값을 가질수 없다. 예를들어, 파장이 각각 436, 365 및 248nm인 G-라인, i-라인 및 엑시머 레이져를 광원으로하는 스테퍼의 광 분해능으로는 약 0.5, 0.35 또는 0.2㎛ 정도 크기의 패턴 형성이 한계이다.
그리고 상기 노광마스크는 상기 스테퍼의 광분해능 보다 큰 이격 거리에 배열된 광차단패턴들을 구비하여야 한다. 이는 상기 광차단패턴들간의 거리(스페이스)가 작은 사이즈인 경우 광의 회절에 의하여 감광막의 표면에 원하는 영역 보다 더 크게 노광되어 콘트라스트를 저하시키기 때문이다. 이로 인하여, 종래의 미세패턴 형성방법은 i라인(λ=365nm) 스테퍼로 0.3㎛ 이하의 미세한 패턴을 형성할 수 없고 1GDRAM(Giga Dynamic Random Access Memory) 이상의 집적도를 갖는 반도체 장치의 개발을 곤란하게 하였다.
본발명의 목적은 반도체 기판상에 축소노광장치의 분해능 이하의 정밀한 미세패턴을 형성하겨 반도체 장치의 집적도를 향상시킬 수 있는 반도체장치의 미세패턴 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 장치의 미세패턴 제조방법의 특징은,
반도체기판의 상부에 형성될 다수의 미세패턴과 대응되는 위치에 형성되는 광차단막 패턴이 비월 선택하여 형성되어있는 제1 및 제2 노광마스크를 형성하는 공정과,
상기 반도체기판의 상부에 피식각층, 제1감광막,, 제1 및 제2 중간막, 유기물질층을 순차적으로 적층하는 공정과,
상기 제1 노광마스크를 이용하여 상기 제1 감광막을 선택 노광하여 제1 감광막패턴을 형성하는 공정과,
상기 제1 감광막패턴을 마스크로 하여 상기 유기물질층을 식각하여 유기물질층 패턴을 형성하는 공정과,
상기 유지물질층 및 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 중간막을 선택적으로 제거하여 제1 중간막을 선택적으로 노출시키는 제2 중간막 패턴을 형성하는 공정과,
상기 제1 감광막패턴을 제거하여 상기 유기물질층 패턴을 노출시키는 공정과,
상기 구조의 전표면에의 제2 감광막을 도포하는 공정과,
상기 제2 노광마스크를 이용하여 제2 감광막을 선택노광하여 상기 유기물질층 패턴의 사이에 제2 감광막패턴을 형성하는 공정과,
상기 제2 감광막패턴 및 상기 유기물질층 패턴을 마스크로 하여 상기 제1 중간막을 식각하여 제1 중간막 패턴을 형성하는 공정와,
상기 제1 중간막 패턴을 마스크로 하여 상기 피식각층을 선택적으로 제거하여 상기 피식각층 패턴닝 공정을 구비함에 있다.
이하, 본 발명의 실시예를 첨부한 제1a도 내지 제1h도를 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1h도는 본 발명의 실시예에 따른 반도체장치의 미세패턴 제조방법을 단계별로 설명하기 위한 반도체장치의 단면을 도시한다.
제1a도를 참조하면, 상기 반도체장치는 하부층(10)의 상부에 순차적으로 형성된 제1 감광막(120, 제1 및 제2 중간막(14,16),유기물질층(18) 및 제2 감광막(20)을 구비한다. 상기 하부층(10)은 도시하지 않은 반도체기판의 표면에 형성된 것으로, 패턴화하고자 하는 패턴대상물질이다. 상기 제1 중간막(14)는 질화 티타늄(TiN) 또는 티타늄(Ti)을 100∼1000Å의 두께로 증착시켜 형성되고, 상기 제2 중간막(16)은 상기 제1 중간막에 비하여 큰 식각선택비를 갖도록 500∼5000Å 정도의 두께를 갖는 알루미늄(A1) 합금으로 형성된다. 상기 유기물질층(18)은 반사 방지막으로 사용되며 1000∼4000Å 정도의 두께를 갖도록 형성되고, 상기 제2 감광막(20)은 양의 극성을 갖는 감광막으로 형성된다. 아울러 상기 제1 감광막(12)은 0.44㎛의 두께로 도포되어 있다.
또한, 상기 제2 감광막(20)은 제1 노광마스크(22)를 통과하여 조사되는 광빔에 의하여 선택적으로 노광된다. 여기서 상기 제1 노광마스크(22)은 석영(Quartz)으로 된 제1 투명기판(24)과, 상기 제1 투명기판(24)의 하부면에 형성된 광차단막패턴(26)로 구성되며, 상기 광차단막 패턴(26)는 크롬으로 형성되고, 광차단막 패턴(26)들간의 스페이서는 스태퍼의 분해능 한계치 이상의 크기를 가진다.
제1b도를 참조하면, 상기 제2 감광막(20)의 노광된 영역들은 상기 유기물질층(18)이 선택적으로 노출되도록 현상동정에 의하여 제거되어 제2 감광막(20) 패턴을 형성한다. 상기 제2 감광막(20) 패턴에 의하여 선택적으로 노출된 상기 유기물질층(18)은 식각공정에 의하여 선택적으로 제거되어, 상기 제2 중간막(16)을 선택적으로 노출시키는 유지물질층 패턴(18A)을 형성한다. 상기 유기물질층(18)이 식각되는 동안, 상기 제2 감광막(20) 패턴도 일부 제거되어 제2 감광막의 잔여 패턴(20A)만 남게 된다. 이는 상기 유기물질층(18)이 낮은 두께를 가지며, 상기 제2 감광막(18)에 대하여 어느 정도의 식각선택비를 갖는 것에 기인한다.
제1c도를 참조하면, 상기 유기물질층 패턴(18A)에 의하여 노출된 상기 제2 중간막(16)을 플라즈마 가스(13)를 이용한 건식식각 공정으로 제거하여 상기 제1 중간막(14)을 선택적으로 노출시키는 제2 중간막 패턴(16A)이 형성되도록 한다.
제1d도를 참조하면, 상기 제2 중간막(16) 식각공정이 완료된 후, 상기 유기물질층 패턴(48A)의 상부에 위치한 상기 제2 감광막 잔여패턴(20A)은 제거되어 상기 유기물질층 패턴(18A)를 완전히 노출시킨다.
제1e도를 참조하면, 상기 반도체장치는 상기 부분적으로 노출된 상기 제1 중간막(14) 및 상기 유기물질층 패턴(18A)의 상부에 도포된 제3 감광막(28)을 추가로 형성한다. 상기 제3 감광막(28)은 상기 유기물질층 패턴(18A) 및 상기 제2 중간막 패턴(16A)이 일정한 두께를 유지함으로 인하여 균일한 표면을 갖도록 도포된다. 그리고 상기 제3 감광막(28)은 제2 노광마스크(30)를 통과하여 조사되는 광빔(11)에 의하여 선택적으로 노광된다. 여기서 상기 제2 노광마스크(30)는 석영(Quartz)으로된 제2 투명기판(32)와 상기 제2 투명기판(32)의 상부에 형서된 제2 광차단막 패턴(34)를 구비하며, 상기 제2 광차단막 패턴(34)은 크롬으로 형성되고, 상기 제1 광차단막 패턴(26)들 사이의 중간에 위치하여 상기 제1 광차단막 패턴(26)과 중첩되지 않는다. 상기 제1 광차단막 패턴(26)은 인접한 패턴과 광빔의 파장에 비하여 큰 거리를 두고 이격되어 광빔의 회절현상이 발생되지 않도록 한다. 마찬가지로, 상기 제2 광차단막 패턴(34)도 인접한 패턴과 상기 광빔의 파장에 비하여 매우 큰 거리를 두고 이격되어 광비의 회절현상을 방지한다. 그리고 상기 제1 및 제2 광차단막 패턴(26,34)은 상기 하부층에 형성될 때 소기 목적의 회로패턴으로 하나의 미세한 패턴을 구성하도록 상기 미세패턴을 구성하는 다수의 라인들을 비월 선택하여 형성된다. 또한, 상기 유기물질층 패턴(18A)은 상기 제2 중간막 패턴(16A)에 의한 반사를 억제한다. 이는 상기 제2 중간막 패턴(16A)에 의하여 반사된 빛을 상기 유기물질층 패턴(18A)가 흡수하는 것에 기인한다. 이 결과, 상기 제2 중간막 패턴(16A)의 아래쪽에서의 노칭(Notching)이 감소된다.
제1f도를 참조하면, 상기 제3 감광막(28)의 노광된 영역들은 현상공정으로 제거하여, 상기 유기물질층 패턴(18A) 및 상기 제1 중간막을 선택적으로 노출시키는 제3 감광막패턴(28A)을 형성한다. 상기 제3 감광막패턴(28A)은 상기 제1 중간막(14)상부의 상기 유기물질층 패턴(18A)의 사이의 중간에 위치한다. 결과적으로, 상기 제3 감광막패턴(28A) 및 상기 유기물질층 패턴(18A)은 하나의 미세패턴을 갖는 하나의 마스크로 사용되어 상기 제1 중간막(14)을 선택적으로 노출시킨다. 그리고 상기 제3 감광막패턴(28A) 및 상기 유기물질층 패턴(18A)에 의하여 선택적으로 노출된 상기 제1 중간막(14)은 식각공정에 의하여 제거되어, 상기 제1 감광막(12)을 선택적으로 노출시키는 제1 중간막 패턴(14A)이 형성되도록 한다.
제1g도를 참조하면, 상기 제1 중간막 패턴(14A)에 의하여 선택적으로 노출된 상기 제1 감광막(12)을 O2가스(15)를 이용한 건식식각공정으로 제거하여 상기 하부층(10)을 부분적으로 노출시키는 제1 감광막패턴(12A)을 형성한다. 이때, 상기 제1 중간막 패턴(14A)의 상부에 위치한 상기 제3 감광막 패턴(28A)는 상기 O2가스(15)를 이용한 식각공정에서 일부 제거되어 제3 감광막 잔여패턴(28B)을 남긴다. 또한, 상기 유기물질층 패턴(18A)도 상기 O2가스(15)를 이용한 식각공정에서 완전히 제거된다.
제1h도를 참조하면, 상기 제1 감광막 패턴(12A)의 상부에 위치한 제1 및 제2 중간막 패턴(14A,16A)와 상기 제3 감광막 잔여패턴(28A)을 제거된다.
상술한 바와 같이, 본 발명은 형성하고자하는 미세패턴에 포함된 다수의 라인들을 비월(飛越, Interlace) 선택하여 형성한 두개의 노광마스크를 이용하여, 노광마스크에서의 광빔의 회절현상을 방지 할 수 있고 나아가 감광막에 패턴영역 및 비패턴영역을 정확하게 구분할 수 있다. 그리고 본 발명은 상기 두개의 노광마스크에 따른 패턴들을 순차적으로 형성하고 취합하여 미세패턴을 정밀하게 형설할 수 있다. 그리고, 본 발명은 하나의 노광 마스크로 형셩되는 경우 보다 두배 이상의 광분해능을 얻을 수 있고 매우 큰 공정마진을 갖는다. 상기 향상된 광분해능 및 공정마진으로 인하여, 본 발명은 기존의 스테퍼를 이용하여 미세 패턴을 정밀하게 형성할 수 있고, 더 나아가 반도체장치의 집적도를 일정한 한계(예를 들면, 1g) 이상으로 향상시킬 수 있다. 그리고 본 발명은 감광막의 지지하기 위하여 인장강도가 뛰어난 금속물질을 이용하여 감광막이 균일하게 형성될 수 있도록 한다. 아울러, 본 발명은 식각선택비가 높은 물질들을 매개물질로 사용하여 미세패턴형성에서의 사용물질의 활용폭을 확대 시키는 장점을 제공한다.
Claims (4)
- 반도체기판의 상부에 형성될 다수의 미세패턴과 대응되는 위치에 형성되는 광차단막 패턴이 비월 선택하여 형성되어있는 제1 및 제2 노광마스크를 형성하는 공정과,상기 반도체기판의 상부에 피식각층, 제1감광막,, 제1 및 제2 중간막, 유기물질층을 순차적으로 적층하는 공정과,상기 제1 노광마스크를 이용하여 상기 제1 감광막을 선택 노광하여 제1 감광막패턴을 형성하는 공정과,상기 제1 감광막패턴을 마스크로 하여 상기 유지물질층을 식각하여 유기물질층 패턴을 형성하는 공정과,상기 유기물질층 및 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 중간막을 선택적으로 제거하여 제1 중간막을 선택적으로 노출시키는 제2 중간막 패턴을 형성하는 공정과,상기 제1 감광막패턴을 제거하여 상기 유기물질층 패턴을 노출시키는 공정과,상기 구조의 전표면에의 제2 감광막을 도포하는 공정과,상기 제2 노광마스크를 이용하여 제2 감광막을 선택노광하여 상기 유기물질층 패턴의 사이에 제2 감광막패턴을 형성하는 공정과,상기 제2 감광막패턴 및 상기 유기물질층 패턴을 마스크로 하여 상기 제1 중간막을 식각하여 제1 중간막 패턴을 형성하는 공정와,상기 제1 중간막 패턴을 마스크로 하여 상기 피식각층을 선택적으로 제거하여 상기 피식각층 패턴닝 공정을 구비한 것을 특징으로 하는 반도체장치의 미세패턴 형성방법.
- 제1항에 있어서,상기 제1 중간막은 티타늄 합금을 100∼1000Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 미세패턴 제조방버.
- 제1항에 있어서,상기 제2 중간막은 알루미늄 합금을 500∼5000Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
- 제1항에 있어서,상기 유기물질층은 1000∼4000Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 미세패턴 제조방법.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640657B1 (ko) | 2005-07-25 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
KR100755140B1 (ko) | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 컨택 홀 형성방법 |
KR100819672B1 (ko) | 2006-06-16 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 패턴 형성 방법 |
KR100891532B1 (ko) * | 2007-09-10 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010004612A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 포토 마스크 및 이를 이용한 반도체 소자의 미세패턴 형성방법 |
JP4613364B2 (ja) * | 2000-06-14 | 2011-01-19 | 学校法人東京電機大学 | レジストパタン形成方法 |
US20020155389A1 (en) * | 2000-10-24 | 2002-10-24 | Bharath Rangarajan | Inverse resist coating process |
JP2002323872A (ja) | 2001-04-24 | 2002-11-08 | Nec Corp | プラズマディスプレイパネルの駆動方法及びプラズマ表示装置 |
US20050023145A1 (en) * | 2003-05-07 | 2005-02-03 | Microfabrica Inc. | Methods and apparatus for forming multi-layer structures using adhered masks |
US10297421B1 (en) * | 2003-05-07 | 2019-05-21 | Microfabrica Inc. | Plasma etching of dielectric sacrificial material from reentrant multi-layer metal structures |
KR101143005B1 (ko) * | 2004-12-14 | 2012-05-08 | 삼성전자주식회사 | 마스크 및 이를 이용한 반도체 소자의 제조 방법 및 박막트랜지스터 표시판의 제조 방법 |
US20070018286A1 (en) * | 2005-07-14 | 2007-01-25 | Asml Netherlands B.V. | Substrate, lithographic multiple exposure method, machine readable medium |
US7807336B2 (en) * | 2005-12-28 | 2010-10-05 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
WO2007116362A1 (en) * | 2006-04-07 | 2007-10-18 | Nxp B.V. | Method of manufacturing a semiconductor device |
KR100876808B1 (ko) * | 2006-07-10 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
JP2008227465A (ja) * | 2007-02-14 | 2008-09-25 | Renesas Technology Corp | 半導体装置の製造方法 |
KR101271174B1 (ko) * | 2007-08-03 | 2013-06-04 | 삼성전자주식회사 | 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법 |
NL1035771A1 (nl) * | 2007-08-20 | 2009-02-23 | Asml Netherlands Bv | Lithographic Method and Method for Testing a Lithographic Apparatus. |
JP5390764B2 (ja) * | 2007-12-28 | 2014-01-15 | 東京エレクトロン株式会社 | レジストパターンの形成方法と残存膜除去処理システムおよび記録媒体 |
US11329089B1 (en) | 2019-06-07 | 2022-05-10 | Gigajot Technology, Inc. | Image sensor with multi-patterned isolation well |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4413051A (en) * | 1981-05-04 | 1983-11-01 | Dynamics Research Corporation | Method for providing high resolution, highly defined, thick film patterns |
US5126231A (en) * | 1990-02-26 | 1992-06-30 | Applied Materials, Inc. | Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch |
EP0508759A3 (en) * | 1991-04-09 | 1992-12-16 | Sgs-Thomson Microelectronics, Inc. | Method of producing submicron contacts with unique etched slopes |
JPH0677181A (ja) * | 1992-08-26 | 1994-03-18 | Matsushita Electric Ind Co Ltd | 化合物半導体の微細構造形成方法 |
US5364493A (en) * | 1993-05-06 | 1994-11-15 | Litel Instruments | Apparatus and process for the production of fine line metal traces |
GB2284300B (en) * | 1993-11-10 | 1997-11-19 | Hyundai Electronics Ind | Process for forming fine pattern of semiconductor device |
JP3317582B2 (ja) * | 1994-06-01 | 2002-08-26 | 菱電セミコンダクタシステムエンジニアリング株式会社 | 微細パターンの形成方法 |
US5632908A (en) * | 1995-02-01 | 1997-05-27 | Lucent Technologies Inc. | Method for making aligned features |
JPH08293462A (ja) * | 1995-02-21 | 1996-11-05 | Seiko Epson Corp | 半導体装置の製造方法 |
US5738757A (en) * | 1995-11-22 | 1998-04-14 | Northrop Grumman Corporation | Planar masking for multi-depth silicon etching |
-
1995
- 1995-12-15 KR KR1019950050480A patent/KR100223325B1/ko not_active IP Right Cessation
-
1996
- 1996-11-22 US US08/755,021 patent/US5902493A/en not_active Expired - Lifetime
- 1996-12-12 JP JP8351797A patent/JPH09181059A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640657B1 (ko) | 2005-07-25 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
US7540970B2 (en) | 2005-07-25 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
KR100755140B1 (ko) | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 컨택 홀 형성방법 |
KR100819672B1 (ko) | 2006-06-16 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 패턴 형성 방법 |
KR100891532B1 (ko) * | 2007-09-10 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
US5902493A (en) | 1999-05-11 |
JPH09181059A (ja) | 1997-07-11 |
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