TWI493598B - 利用光阻模板遮罩的倍頻方法 - Google Patents

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Description

利用光阻模板遮罩的倍頻方法 【相關申請】
本發明主張美國臨時申請案第60/983,058號(2007年10月26日申請)之權益，其藉由引用方式整體併入本文中。
本發明與半導體製程領域有關。
在過去數十年中，積體電路的特徵尺寸縮減是背後推動半導體工業成長的驅動力；特徵尺寸越來越小使得在半導體晶片有限面積上的功能單元密度增加。舉例而言，電晶體尺寸縮小允許在微處理器上納入更多數量的邏輯與記憶元件，使得產品的製造具有較高的複雜度。
然而，尺寸調整並非完全沒有限制。當微電子電路的基礎建構區塊(fundamental building block)尺寸被減少時，且當製造於一指定區域中的基礎建構區塊數量增加時，用來圖案化這些建構區塊之微影製程的限制就變得十分重要；特別是，可能需要在半導體堆疊中的圖案化特徵最小尺寸(關鍵尺寸)與這些特徵之間的間距做出衡量取捨。第1A-1C圖以截面圖來說明習知技術中的傳統半導體微影製程。
參照第1A圖，於一半導體堆疊102上提供光阻層104。在該光阻層104上設置一遮罩或光罩(reticle)106。微影製程包括使光阻層104暴露於特定波長的光線(hv)中，如第1A圖中的箭頭所示。參照第1B圖，接著使光阻層104顯影，以於半導體堆疊102上提供經圖案化的光阻層108。亦即，現已移除了光阻層104暴露至光線中的部分。以寬度「x」來表示已圖案化之光阻層108的各特徵寬度，以間距「y」來表示各特徵之間的間距；一般而言，特定微影製程的限制在於，提供特徵關鍵尺寸等於特徵間距的特徵，亦即x=y，如第1B圖所示。
參照第1C圖，可減少一特徵之關鍵尺寸(即，寬度「x」)以於半導體堆疊102上形成圖案化的光阻層110。可藉由第1A圖所示之微影步驟中過度暴光該光阻層104，或藉由隨後剪切第1B圖中已圖案化之光阻層108來縮減關鍵尺寸。然而，這種減少關鍵尺寸的方式會使特徵之間的間距(即，間距「y」)增加，如第1C圖所示。也就是說，可能要在已圖案化光阻層110各特徵的最小可達成尺寸與各特徵間距之間做出取捨(trade-off)。
因此，本文說明了一種半導體微影程序的倍頻方法。
一種用於圖案化一薄膜的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩；於該光阻模板遮罩上沉積一間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露該光阻模板遮罩；移除該光阻模板遮罩；以及，轉移該間隙壁遮罩的圖案至該元件層。
一種用於圖案化一膜層的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩；於該光阻模板遮罩上沉積一間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露出該光阻模板遮罩；加熱該光阻模板遮罩至一溫度，該溫度足以藉由昇華來移除該光阻模板遮罩且不熔化該元件層或該間隙壁遮罩；以及，轉移該間隙壁遮罩的一圖案至該元件層。
一種用於圖案化一膜層的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩；於該光阻模板遮罩上直接凝結一間隙壁形成材料層，其中該光阻模板遮罩與該元件層維持在一溫度，該溫度低至足以提供均勻且共形的該間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露出該光阻模板遮罩；移除該光阻模板遮罩；以及，轉移該間隙壁遮罩的一圖案至該元件層。
本文說明一種半導體微影製程的倍頻方法。在以下說明中提出了各種特定細節，例如製造條件與材料選擇等，以提供對本發明之完全瞭解，該領域技術人士應知亦可無需依照這些特定細節來施行本發明。在其他實例中，並不再詳細說明習知的特徵，例如積體電路設計佈局或光阻顯影程序等，以避免混淆本發明。此外，應知圖式中所繪示的各種實施例僅為說明之用，無需按比例繪製。
本文揭示一種利用光阻模板遮罩之微影製程倍頻方法。可提供一層狀結構，其中該層狀結構上形成有一光阻層。在一實施例中，光阻層經圖案化，以形成一光阻模板遮罩並暴露出該層狀結構的一部分。接著於該光阻模板遮罩上以及該層狀結構的暴露部分上沉積一間隙壁形成材料層(spacer-forming material layer)。在一實施例中，接著蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露出該光阻模板遮罩。然後移除該光阻模板遮罩。在一特定實施例中，該間隙壁遮罩的圖案最後轉移至該層狀結構。
在倍頻方法(frequency doubling scheme)中使用光阻模板遮罩可使此整合方案中所需的製程步驟數目減至最少。舉例而言，根據本發明一實施例，使用一光阻模板遮罩作為間隙壁遮罩的形成基礎。因此，無須對光阻層進行第一次圖案化再將已圖案化之光阻層的圖案轉移至一遮罩層來形成模板遮罩，而是該已圖案化之光阻層本身即可直接作為模板遮罩。在一實施例中，可藉由後續製造一間隙壁遮罩而使光阻模板遮罩圖案中的特徵頻率加倍。舉例而言，根據本發明一實施例，製造一間隙壁遮罩，其具有鄰接光阻模板遮罩之側壁而形成的間隙壁線。也就是說，對於光阻模板中的每一條線而言，會產生兩條間隙壁遮罩的間隙壁線。因此，當移除光阻模板遮罩時，會製造出每條線具有實質相同的關鍵尺寸(即，相同特徵寬度)但在一特定區域中之線條密度加倍的間隙壁遮罩。舉例而言，在一實施例中，光阻模板遮罩的線距(pitch)選定為4，以提供線距為2的間隙壁遮罩。
雖然直接使用光阻模板遮罩，即可無須另行製造光阻層以外的一層模板遮罩，然而，對此光阻模板遮罩進行各種不同製程條件時仍須注意。舉例而言，根據本發明一實施例，光阻模板遮罩對高溫製程步驟敏感，也就是，當暴露於高溫製程步驟時會劣化。因此，在光阻模板遮罩上沉積間隙壁形成材料層(該材料將用來形成間隙壁遮罩)時，較佳使用低溫沉積技術。在一實施例中，使用低溫凝結製程(condensation process)來沉積間隙壁形成材料層於光阻模板遮罩上。根據本發明另一實施例，光阻模板遮罩直接形成於一非晶碳硬遮罩層(amorphous carbon hard-mask layer)上。由於光阻模板遮罩的蝕刻特性與非晶碳硬遮罩層的蝕刻特性相似，故以蝕刻程序來移除光阻模板遮罩是不可行的；然而，在一實施例中，光阻模板遮罩的熱性質實質上不同於非晶碳硬遮罩層的熱性質，熱性質的差異可用於從非晶碳硬遮罩層中選擇性地移除光阻模板遮罩。在一特定實施例中，利用昇華製程從非晶碳硬遮罩層中高選擇性地移除光阻模板遮罩。
可使用光阻模板遮罩使半導體微影製程的頻率加倍。第2圖顯示流程圖200，其根據本發明一實施例說明倍頻製程中的一系列操作步驟。第3A-3G圖的截面圖，是根據本發明一實施例說明將第2圖之流程圖200中的一系列操作步驟應用至一層狀結構。
參照流程圖200中的步驟202以及對應第3A圖，提供一種結構300，結構300上形成有光阻層302。根據本發明一實施例，會藉著使用含有光阻模板遮罩的製程來圖案化至少一部分的結構300。在一實施例中，結構300是一層狀結構，如第3A圖所示。可直接在一元件層上形成一光阻模板遮罩來圖案化該元件層。或者，先將位在元件層上的硬遮罩結構圖案化，然後將圖案從該硬遮罩結構轉移至元件層。因此，在一特定實施例中，結構300包括第一硬遮罩層304、第二硬遮罩層306與元件層308，如第3A圖所示。在一特定實施例中，第一硬遮罩層304與第二硬遮罩層306於圖案化步驟之後移除，而元件層308則被圖案化且仍保留。
光阻層302由適合用於微影製程中的任何材料所組成。也就是說，光阻層302會暴露至一光源然後顯影。在一實施例中，當顯影光阻層302時，光阻層302暴露至光源的部分將被移除，即此光阻層302是由正光阻材料所組成。在一特定實施例中，光阻層302是由選自於由248nm阻劑、193nm阻劑、157nm阻劑、EUV阻劑以及含重氮萘醌(diazonaphthoquinone)感光劑之酚醛樹脂基體所組成之群組中的一正光阻材料所組成。在另一實施例中，光阻層302暴露至光源的多個部分將於光阻層302顯影時保留，亦即此光阻層302是由負光阻材料所組成。在一特定實施例中，光阻層302是由選自於由聚順異戊二烯(poly-cis-isoprene)以及聚肉桂酸乙烯酯(poly-vinyl-cinnamate)所組成之群組中的一負光阻材料所組成。光阻層302的厚度夠薄而足以避免後續形成於其上之間隙壁遮罩的間隙壁遮罩線崩塌，亦需夠厚以控制間隙壁遮罩線的關鍵尺寸。在一實施例中，光阻層302的厚度是後續形成間隙壁遮罩之目標線寬的4.06至5.625倍。
第一硬遮罩層304是由適合承受蝕刻製程的任何材料所組成，以依據光阻模板遮罩來形成間隙壁遮罩，也就是，其可在依據光阻模板遮罩來形成間隙壁遮罩的期間保護第二硬遮罩層306。根據本發明一實施例，後續形成的間隙壁遮罩是由氧化矽所組成，而該第一硬遮罩層304是由選自氮化矽、非晶矽與多晶矽所構成之群組中的一材料所組成。第一硬遮罩層394的厚度夠厚而足以避免產生針孔(pinhole)，針孔會使第二硬遮罩層306暴露於用來形成間隙壁遮罩的蝕刻製程中。在一實施例中，第一硬遮罩層304的厚度介於15至40奈米的範圍。
第二硬遮罩層306由適合依據間隙壁遮罩的轉移圖案來形成圖案化遮罩的任何材料所組成。根據本發明一實施例，第二硬遮罩層306具有與光阻層302相似的蝕刻特性，因此，在一實施例中，在光阻層302的修剪或移除過程中，第二硬遮罩層306受到第一硬遮罩層304的保護，如以下參照第3B與3E圖所做之說明。舉例而言，在一特定實施例中，光阻層302與第二硬遮罩層306實質上由碳原子所組成。在一實施例中，第二硬遮罩層306基本上包含以碳氫化合物作為前驅物分子進行化學氣相沉積而形成sp3 (鑽石型)、sp2 (石墨)與sp1 (熱解)-複合碳原子的混合物。在相關領域中，這種薄膜稱為非晶碳膜(amorphous carbon film，或無定形碳膜)，其中一實例為應用材料公司(Applied Materials)所研發的Advanced Patterning FilmTM (APFTM )。根據本發明一實施例，第二硬遮罩層306是非晶碳薄膜，且其熱性質與光阻層302的熱性質不同。在一實施例中，這種熱性質上的差異可用於從非晶碳薄膜所組成之第二硬遮罩層306中選擇性移除光阻層302。第二硬遮罩層306的厚度可為任何適於提供可行深寬比以用於後續形成圖案化遮罩的厚度。在一特定實施例中，第二硬遮罩層306的厚度為後續形成圖案化遮罩每個線條之目標線寬的3.125至6.875倍。
元件層308可能是需要使用倍頻遮罩之元件製造或任何其他結構製造(例如，半導體結構、MEMS結構及金屬線結構)中所需要的任一種膜層。舉例而言，根據本發明一實施例，元件層308是由具有任何厚度之任何材料所組成，其可經適當圖案化而形成明確定義之半導體結構陣列。在一實施例中，元件層308是由第IV族材料或第III至V族材料所組成。此外，元件層308可包括經適當圖案化而形成個別定義之半導體結構陣列的任何形態。在一實施例中，元件層308的形態可選自於非晶態、單晶態和多晶態中。在一實施例中，元件層308包括電荷-載子摻質原子。在一特定實施例中，元件層308的厚度介於50至1000奈米。元件層308可由金屬組成，在一實施例中，構成元件層308的金屬物種可包括，但不限於：金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、銅與鎳。元件層308進一步停留於基板310上方。基板310由任何適合承受製造程序的材料所組成。在一實施例中，基板310是由一可撓性塑膠片所組成。基板310進一步可由適於承受製造製程且其上設置有適當半導體層的材料所組成。在一實施例中，基板310是由例如結晶矽、鍺或矽/鍺等第IV族材料所組成。在另一實施例中，基板310是由第III至V族材料所組成。基板310也可包含一絕緣層。在一實施例中，該絕緣層是由選自氧化矽、氮化矽、氮氧化矽與高k值介電層中的材料所組成。
參照流程圖200中的步驟204以及對應的第3B圖，光阻層302經過圖案化以形成光阻模板遮罩312。在圖案化該光阻層302時，暴露出一部分的結構300，特別是第一硬遮罩層304上表面的一部分，如第3B圖所示。
藉由任何適當方法來圖案化光阻層302，以形成光阻模板遮罩312，該方法能提供光阻模板遮罩312良好定義的特徵，並暴露出第一硬遮罩層302的期望部分。根據本發明一實施例，藉由微影/顯影製程來圖案化光阻層302，以形成光阻模板遮罩312，所述微影/顯影程序可選自於248nm微影/顯影程序、193nm微影/顯影程序、157nm微影/顯影程序、極紫外光(EUV)微影/顯影程序以及直寫(direct-write)微影/顯影程序。
光阻模板遮罩312具有任何適用於間隙壁遮罩製造製程的尺寸。根據本發明一實施例，光阻模板遮罩312各個特徵的寬度「x」係經選擇，以實質符合後續形成之半導體元件特徵的所需關鍵尺寸。舉例而言，在一實施例中，光阻模板遮罩312的各個特徵寬度「x」係經選擇，以實質符合閘極電極的期望關鍵尺寸。在一實施例中，寬度「x」介於10至100奈米的範圍。線之間的間距「y」經過選擇，以使倍頻方法最佳化。也就是說，根據本發明一實施例，設計後續製造的間隙壁遮罩，使其間隙壁線的寬度與光阻模板遮罩312各個特徵的寬度「x」相同。此外，設計後續形成間隙壁線之間的間距，使間距與各間隙壁區域的寬度實質相等。因此，在一實施例中，由於頻率最後會加倍，光阻模板遮罩312中各特徵之間的間距「y」因而約等於「x」的三倍，如第3B圖所示。換言之，光阻模板遮罩312的線距選擇約4，以提供間隙壁線之線距約為2的間隙壁遮罩，
藉由在微影製程的曝光步驟中過度暴光(over-exposing)一正光阻層，或在微影/顯影製程之後修剪光阻層302，可使光阻模板遮罩312之特徵的間距：寬度比率約為3:1。在一實施例中，光阻模板遮罩312是由193nm正光阻所組成，並且於顯影後使用氧氣(02 )氣體進行電漿蝕刻化學來修剪光阻模板遮罩312。由於修剪製程也會影響第二硬遮罩層306，因此根據本發明一實施例，在此修剪過程中，提供第一硬遮罩層304來保護第二硬遮罩層306。
參照流程圖200中的步驟206以及對應的第3C圖，間隙壁形成材料層320沉積於光阻模板遮罩312及第一硬遮罩層304的暴露部分上方且與其共形(conformal)。間隙壁形成材料層320是將會依據光阻模板遮罩而變成用於倍頻方案中之間隙壁遮罩的材料來源。
間隙壁形成材料層320是由與光阻模板遮罩312相容且適用於形成可靠遮罩以供後續蝕刻製程使用的任何材料所組成。雖然直接使用光阻模板遮罩312可省去以別於光阻層的膜層來製造模板遮罩的需求，然根據本發明一實施例，在對光阻模板遮罩312進行各種製程條件時仍須注意。舉例而言，在一實施例中，當光阻模板遮罩312暴露於用來沉積隙壁形成材料層的高溫下(如傳統化學氣相沉積技術使用高於攝氏120度的溫度)時會發生劣化。因此，在沉積間隙壁形成材料層320時，較佳使用低溫沉積技術。舉例而言，在一實施例中，在低於光阻模板遮罩312之玻璃轉化溫度的溫度下沉積間隙壁形成材料層320。根據本發明一實施例，使用低溫凝結製程來沉積間隙壁形成材料層320於光阻模板遮罩312上。所述凝結製程可為任何一種製程，其中藉著使一表面比氣態前驅物的溫度要冷使得所生成的材料層累積在該表面上來驅動氣態前驅物進行材料層沉積。舉例而言，在一實施例中，在間隙壁形成材料層320凝結於光阻模板遮罩312的整個期間，光阻模板遮罩312與結構300都維持在攝氏0至100度的範圍內。在一特定實施例中，凝結製程於0至100度的溫度下執行小於約60秒的時間。在間隙壁形成材料層320凝結於光阻模板遮罩312的整個期間，光阻模板遮罩312與結構300都維持在低於約攝氏80度的一溫度下。在一特定實施例中，凝結製程在低於約攝氏80度的溫度下執行少於約90秒的時間。在一特定實施例中，間隙壁形成材料層320是由凝結製程形成的氧化矽所組成。在另一特定實施例中，間隙壁形成材料層320是由凝結製程形成的碳摻雜氧化矽所組成，其碳原子的原子濃度介於5至15%。在一實施例中，間隙壁形成材料層320是由碳原子濃度為7%的碳摻雜氧化矽所組成。在另一實施例中，使用高濃度的O3 提供間隙壁形成材料層320的高度共形(conformal)凝結沉積。
可選擇間隙壁形成材料層320的厚度以決定後續形成之間隙壁遮罩中的特徵寬度。因此，根據本發明一實施例，間隙壁形成材料層320的厚度與光阻模板遮罩312的特徵寬度實質相同，如第3C圖所示。雖然對於倍頻方法而言，間隙壁形成材料層320的理想厚度與光阻模板遮罩312的特徵寬度相同，但初始目標寬度仍須稍微厚一點，以補償用於後續圖案化間隙壁形成材料層320之蝕刻製程。在一實施例中，間隙壁形成材料層320的厚度約為光阻模板遮罩312之特徵寬度的1.06倍，也就是後續形成間隙壁遮罩中線條之期望特徵寬度的1.06倍。
參照流程圖200中的步驟208以及對應的第3D圖，間隙壁形成材料層320經過蝕刻以提供間隙壁遮罩330。間隙壁遮罩330的線與光阻模板遮罩312的特徵側壁共形(conformal)。因此，光阻模板遮罩312的每條線都會具有兩條間隙壁遮罩330的線。一部分的結構300，特別是第一硬遮罩層304上表面的一部分，會於蝕刻間隙壁形成材料層320時再次暴露出來，如第3D圖所示。
可藉由適合提供良好控制尺寸的任何製程來蝕刻間隙壁形成材料層320，以提供間隙壁遮罩330。舉例而言，在一實施例中，使用能提供間隙壁寬度約等於光阻模板遮罩312之關鍵尺寸的製程來蝕刻間隙壁形成材料層320，以形成間隙壁遮罩330。根據本發明一實施例，間隙壁形成材料層320被蝕刻，直到光阻模板遮罩312的特徵暴露出來為止，也就是，直到覆蓋於光阻模板遮罩312上表面的所有部分都被移除為止。在一實施例中，間隙壁形成材料層320被蝕刻，直到間隙壁遮罩330的線實質上與光阻模板遮罩312的特徵高度相同為止，如第3D圖所示。然而，在另一實施例中，間隙壁遮罩330的線稍微凹陷而稍低於光阻模板遮罩312的特徵上表面，以確保在間隙壁遮罩330的線條上方與線條之間的間隙壁形成材料層320連續性已被破壞。間隙壁形成材料層320經蝕刻，使得間隙壁遮罩330的間隙壁線保留間隙壁形成材料層320之原始厚度的實質部分。在一特定實施例中，間隙壁遮罩330每條線上表面的寬度與間隙壁遮罩330及第一硬遮罩層304間之界面處的寬度實質相同，如第3D圖所示。
實施間隙壁形成材料層320之蝕刻以提供間隙壁遮罩330，所形成的間隙壁遮罩330對第一硬遮罩層304具有高蝕刻選擇性以保護第二硬遮罩層306。在一特定實施例中，第一硬遮罩層304由選自氮化矽、非晶矽與多晶矽所組成之群組中的材料所組成，間隙壁形成材料層320是由氧化矽或碳摻雜氧化矽(carbon-doped silicon oxide)所組成，且使用乾蝕刻製程來蝕刻間隙壁形成材料層320以形成間隙壁遮罩330，該乾蝕刻製程使用選自C4 F4 、CH2 F2 與CHF3 所構成之群組中的氣體。
參照流程圖200中的步驟210以及對應的第3E圖，移除光阻模板遮罩312，而僅留下結構300上方的間隙壁遮罩330。根據本發明一實施例，直接使用間隙壁遮罩330來圖案化一元件層。在另一實施例中，間隙壁遮罩330無法承受用於圖案化元件層的蝕刻製程，因此間隙壁遮罩330的圖案是先轉移至一硬遮罩層，然後再轉移至元件層。在一實施例中，該硬遮罩層是一雙重硬遮罩層。在一特定實施例中，先前被光阻模板遮罩312遮蔽的部分結構300，特別是第一硬遮罩層304上表面的部分，現在則暴露出來，如第3E圖所示。
藉由任何可將第一硬遮罩層304先前被光阻模板遮罩312覆蓋的部分完全暴露出來的製程來移除光阻模板遮罩312。根據本發明一實施例，藉由昇華製程來移除光阻模板遮罩312。相對於化學變化(例如蝕刻製程)而言，昇華製程是一物理變化。用於移除光阻模板遮罩312的昇華製程是可將光阻模板遮罩312轉化為氣相的任何製程。因此，雖然用語「昇華(sublimation)」在傳統上是用來描述從固態直接轉化為氣態，然而在本文中，任何可導致光阻模板遮罩312以氣相方式被移除的製程都稱為昇華製程。因此，根據本發明一實施例，光阻模板遮罩312經過加熱直到變為氣態，但在加熱時，材料在變為氣態之前，可呈現液相或玻璃相的中間相態。在一特定實施例中，是藉由加熱至約攝氏550度來移除光阻模板遮罩312。在另一特定實施例中，加熱至一溫度達一段時間來移除光阻模板遮罩312，其中該溫度夠低且該段時間夠短而不致明顯改變先前由凝結製程所形成的間隙壁遮罩330之特性與尺寸。此外，光阻模板遮罩312可由聚合物組成且可能不被歸類為固體材料；但是，本文中所使用的用語「昇華」同樣可用於描述含有聚合物之光阻模板遮罩312轉化為氣相的過程。
根據本發明一替代實施例，也可藉由蝕刻第二硬遮罩層306但被第一硬遮罩層304阻擋的製程來移除光阻模板遮罩312。在一實施例中，使用O2 氣體之電漿以蝕刻或灰化製程來移除該光阻模板遮罩312。
參照流程圖200中的步驟212以及對應的第3F圖，間隙壁遮罩330的圖案分別轉移至第一與第二硬遮罩層304與306，以於結構300中形成圖案化遮罩340。圖案化遮罩340是由第一硬遮罩部分340A與第二硬遮罩部分340B所組成。
在轉移過程中可使用能可靠維持間隙壁遮罩330之圖案與尺寸的任何製程，將間隙壁遮罩330的圖案轉移至第一與第二硬遮罩層304與306。在一實施例中，間隙壁遮罩330的圖案是在一單步驟蝕刻製程中轉移至第一與第二硬遮罩層304與306。根據本發明另一實施例，間隙壁遮罩330的圖案是在兩個個別的蝕刻步驟中分別轉移至第一與第二硬遮罩層304與306。在一實施例中，第一硬遮罩層304實質上是由非晶矽或多晶矽所組成，且利用CHF3 氣體來乾蝕刻第一硬遮罩層304，以形成第一硬遮罩部分340A。在另一實施例中，第一硬遮罩層304實質上是由氮化矽所組成，且使用選自C4 F8 、Cl2 和HBr所構成之群組中的氣體來乾蝕刻第一硬遮罩層304，以形成第一硬遮罩部分340A。
根據本發明一實施例，接著於第二蝕刻步驟中將間隙壁遮罩330的圖案從第一硬遮罩部分340A轉移至第二硬遮罩部分340B。第二硬遮罩層306以及圖案化遮罩340的第二硬遮罩部分340B由可實質上承受用於後續圖案化元件層308之蝕刻製程的任何材料所組成。在一實施例中，第二硬遮罩層306基本上由非晶碳所組成，並且以間隙壁遮罩330之圖案與藉由任何蝕刻製程來圖案化第二硬遮罩層306，該蝕刻製程可維持圖案化遮罩340每條線的實質垂直輪廓，如第3F圖所示。在一特定實施例中，第二硬遮罩層306由非晶碳所組成，且經過蝕刻以形成圖案化遮罩340的第二硬遮罩部分340B，該蝕刻是使用含有選自於由O2 與N2 之組合或CH4 、N2 與O2 之組合所組成群組中之氣體的電漿來執行乾蝕刻製程。也可移除間隙壁遮罩330，如第3F圖所示。根據本發明一實施例，可使用參照第3D圖所述用來蝕刻間隙壁形成材料層320以提供間隙壁遮罩330之蝕刻製程相似的蝕刻製程來移除間隙壁遮罩330。因此，在一實施例中，使用選自於C4 F8 、CH2 F2 和CHF3 所構成之群組中的氣體進行蝕刻製程來移除間隙壁遮罩330。圖案化遮罩340的圖案可接著被轉移至元件層308，提供已圖案化之元件層350，如第3G圖所示。在一實施例中，已圖案化之元件層350位於基板310上方。
因此，已說明一種用於製造圖案化遮罩340的方法，其所含線條是光阻模板遮罩之線條頻率的兩倍。接著可使用圖案化遮罩340來圖案化元件層308，以進行例如積體電路的元件製造。根據本發明一實施例，圖案化遮罩340具有第二硬遮罩部分340B，其基本上由非晶碳所組成。在圖案化元件層308的蝕刻製程期間，非晶碳材料會鈍化(passivated)，因而可以在整個元件層308的蝕刻期間保留其圖案與尺寸。因此，雖然間隙壁遮罩330具有圖案化元件層308所需之尺寸，但間隙壁遮罩330的材料不適合承受精確的圖案轉移至元件層308，也就是其在蝕刻期間會劣化。因此，根據本發明一實施例，在轉移圖案至元件層308之前，先將間隙壁遮罩330的圖案轉移至一非晶碳層，如第3E與3F圖所示。
在將間隙壁遮罩330的圖案轉移至第一與第二硬遮罩層304與306之前，可先裁切(crop)間隙壁遮罩330以形成經過裁切的間隙壁遮罩。舉例而言，在參照第3D圖所述用以形成間隙壁遮罩330的蝕刻步驟中，間隙壁遮罩330的間隙壁線在光阻模板遮罩312的鄰近線之間會變成不連續。然而，附在光阻模板遮罩312之同一條線上的間隙壁遮罩330之間隙壁線則會在光阻模板遮罩312的每條線的末端處仍保持連續。根據本發明另一實施例，在光阻模板遮罩312之線的末端周圍，間隙壁遮罩330中各對(pairs)間隙壁線之間的連續性會被破壞，以確保在後續半導體元件製造時有更大的設計佈局彈性。第4圖是一截面圖，其根據本發明一實施例說明在一間隙壁遮罩裁切程序中的步驟。在一實施例中，光阻層490沉積於間隙壁遮罩430與光阻模板遮罩412上方並經過圖案化。在一實施例中，在移除光阻模板遮罩412之前，先蝕刻間隙壁遮罩430的間隙壁線480之末端部分，以形成經過裁切的間隙壁遮罩。在一替代實施例中，在移除光阻模板遮罩412之後，即接著對間隙壁遮罩430的間隙壁線路480之末端進行蝕刻，以形成經過裁切的間隙壁遮罩。在一特定實施例中，接著在移除光阻模板遮罩412時，同時移除裁切程序中所使用的光阻層490。
在形成間隙壁遮罩330時，除了保留與光阻模板遮罩312之側壁共形的部分間隙壁形成材料層320之外，也可保留更多的部分。因此根據本發明另一實施例，於間隙壁遮罩330的形成期間，保留了多個面積保留區域(area-preservation regions)。第5圖是一截面圖，其說明根據本發明一實施例之面積保留程序中的步驟。在一實施例中，於蝕刻之前，先於間隙壁形成材料層530上方設置光阻層590。在此一面積保留製程中，保留了一部分的間隙壁形成材料層530，否則其會於形成間隙壁遮罩的蝕刻步驟中予以移除。因此，間隙壁遮罩包括一面積保留部分。在一特定實施例中，於移除光阻模板遮罩512的時候，同時移除面積保留製程中所使用的光阻層590。
在暴露出之非晶碳層的存在下，可利用光阻模板遮罩使半導體微影製程的頻率加倍。第2圖是一流程圖200，其說明根據本發明一實施例之倍頻製程方法中的一系列操作步驟。第6A-6G圖的截面圖，是根據本發明一實施例，說明將第2圖之流程圖200中的一系列操作步驟應用至一層狀結構。
參照流程圖200中的步驟202以及對應之第6A圖，提供一結構600，其上形成有一光阻層602。結構600由非晶碳硬遮罩層606、元件層608以及基板610所組成。根據本發明一實施例，光阻層602直接形成於非晶碳硬遮罩層606上方，如第6A圖所示。光阻層602、元件層608與基板610可由任何材料製成且具有任意尺寸，其可分別參考第3A圖所述的光阻層302、元件層308與基板310。非晶碳硬遮罩層606由非晶碳薄膜所組成，且可具有參照第3圖所述第二硬遮罩層306有關的任何尺寸。
參照流程圖200中的步驟204以及對應的第6B圖，光阻層602經過圖案化以形成光阻模板遮罩612。在圖案化該光阻層602時，暴露出一部分的結構600，特別是非晶碳硬遮罩層606上表面的一部分，如第6B圖所示。藉由參照第3圖所述光阻層302之圖案化有關任何適當技術和任何尺寸來圖案化光阻層602，以形成光阻模板遮罩612。然而，根據本發明一實施例，由於在圖案化光阻層602以形成光阻模板遮罩612時，會暴露非晶碳硬遮罩層606的上表面，因而使用以O2 為基礎的電漿來修剪光阻層602之尺寸的任何修剪程序所進行的時間夠短，而不致明顯影響非晶碳硬遮罩層606。
參照流程圖200中的步驟206以及對應的第6C圖，一間隙壁形成材料層620沉積於光阻模板遮罩612及非晶碳硬遮罩層606的暴露部分上方且與其形狀相同(共形，conformal)。間隙壁形成材料層620是成為間隙壁遮罩的材料來源，且將依據光阻模板遮罩而變成用於倍頻方法中的間隙壁遮罩。間隙壁形成材料層620是由參照第3圖所述與間隙壁形成材料層320相關的任何材料所形成且具有任何尺寸。因此，根據本發明一實施例，間隙壁形成材料層620是由低溫凝結製程沉積的材料所組成。
參照流程圖200中的步驟208以及對應的第6D圖，間隙壁形成材料層620經過蝕刻，以提供間隙壁遮罩630。間隙壁遮罩630的線條與光阻模板遮罩612的特徵側壁共形，因此，對於光阻模板遮罩612的每條線而言都具有兩條間隙壁遮罩630的線。一部分的結構600，特別是非晶碳硬遮罩層606上表面的一部分，於蝕刻間隙壁形成材料層620時再次暴露出來，如第6D圖所示。藉由參照第3D圖中與蝕刻間隙壁形成材料層320以提供間隙壁遮罩330相關的任何製程步驟來蝕刻間隙壁形成材料層620，以提供間隙壁遮罩630。然而，根據本發明一實施例，是利用對非晶碳硬遮罩層606的實質選擇性來蝕刻間隙壁形成材料層620。舉例而言，在一實施例中，在間隙壁形成材料層620蝕刻期間所移除的非晶碳硬遮罩層606暴露部分的厚度是非晶碳硬遮罩層606總厚度的0至5%。在一特定實施例中，間隙壁形成材料層620是由氧化矽或碳摻雜氧化矽所組成，且經過蝕刻以形成間隙壁遮罩630，該蝕刻是利用選自於由C4 F8 、C2 F2 與CHF3 所構成之群組中的氣體執行乾蝕刻持續一段時間，該段時間足以完成間隙壁形成材料層620之蝕刻，但不致實質影響非晶碳硬遮罩層606。
參照流程圖200中的步驟210以及對應的第6E圖，移除光阻模板遮罩612，而僅留下結構600上方的間隙壁遮罩630。先前被光阻模板遮罩612所遮蔽的部分結構600，特別是非晶碳硬遮罩層606上表面的部分，現在則暴露出來，如第6E圖所示。
使用可完全暴露出先前被光阻模板遮罩612所覆蓋之部分非晶碳硬遮罩層606又不會實質影響該非晶碳硬遮罩層606的任何適當製程來移除光阻模板遮罩612。因此，根據本發明一實施例，使用對非晶碳硬遮罩層606具高選擇性的製程來移除光阻模板遮罩612。與第二硬遮罩層306相關之非晶碳薄膜，以及其所形成之非晶碳硬遮罩層606具有與光阻模板遮罩612類似的蝕刻特性。因此，可能會因為對非晶碳硬遮罩層606的蝕刻選擇性而無法利用蝕刻製程來移除光阻模板遮罩612。然而，與第二硬遮罩層306相關之非晶碳薄膜，以及其所形成之非晶碳硬遮罩層606典型具有高於攝氏1000度的熔點。因此，在一實施例中，雖然光阻模板遮罩612與非晶碳硬遮罩層606的蝕刻特性類似，但他們在熱行為並不相同。在一特定實施例中，可使用參照第3圖所述光阻模板遮罩312之移除步驟有關的昇華製程，利用昇華製程對非晶碳硬遮罩層606的總選擇性來移除光阻模板遮罩612。在一特定實施例中，光阻模板遮罩612是藉由加熱至約攝氏550度而移除。
參照流程圖200中的步驟212以及對應的第6F圖，接著將間隙壁遮罩630的圖案轉移至非晶碳硬遮罩層612，以於結構600中形成圖案化遮罩640。可藉由參照第3F圖所述將間隙壁遮罩330之圖案轉移至第二硬遮罩層306的相關方法步驟，來將間隙壁遮罩630的圖案轉移至非晶碳硬遮罩層606。因此，根據本發明一實施例，間隙壁遮罩630的圖案直接從間隙壁遮罩630轉移至非晶碳硬遮罩層606。在一特定實施例中，以乾蝕刻製程使用含有選自於由O2 與N2 之組合或CH4 、N2 與O2 之組合所構成群組中之氣體的電漿來蝕刻非晶碳硬遮罩層606，以形成圖案化遮罩640。可移除間隙壁遮罩630，如第6F圖所示。圖案化遮罩640的圖案可接著被轉移至元件層608，以提供圖案化之元件層650，如第6G圖所示。在一實施例中，已圖案化的元件層650置於基板610上方。
如第4圖之相關說明，在將間隙壁遮罩630的圖案轉移至非晶碳硬遮罩層606之前，可先裁切(crop)間隙壁遮罩630以形成一經裁切的間隙壁遮罩。因此，根據本發明一實施例，於間隙壁遮罩630上方以及非晶碳硬遮罩層606的暴露部分上方沉積一光阻層，並圖案化該光阻層。在一實施例中，藉由昇華製程來移除該裁切製程中所使用的光阻層，以避免實質影響非晶碳硬遮罩層606的暴露部分。
如第5圖之相關說明，在形成間隙壁遮罩630時，可保留一些面積保留區域(area-preservation regions)。因此，根據本發明一實施例，在蝕刻前，先於間隙壁形成材料層620的上方沉積一光阻層以及圖案化該光阻層，並且當暴露出非晶碳硬遮罩層606的上表面部分時，該光阻層仍然存在。在一實施例中，藉由昇華製程來移除面積保留製程中所使用的光阻層，以避免實質影響非晶碳硬遮罩層606的暴露部分。
因此，本發明揭露一種利用光阻模板遮罩的微影製程倍頻方法。根據本發明一實施例，首先提供一層狀結構，該層狀結構上形成有一光阻層。接著圖案化該光阻層以形成一光阻模板遮罩，且暴露出一部分的該層狀結構。在一實施例中，一間隙壁形成材料層接著沉積於該光阻模板遮罩以及該層狀結構的暴露部分上方。隨後蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露出該光阻模板遮罩。在一特定實施例中，最後移除該光阻模板遮罩，並將該間隙壁遮罩的圖案轉移至該層狀結構。
102．．．半導體堆疊
104．．．光阻層
106．．．遮罩或光罩
108．．．經圖案化之光阻層
110．．．經圖案化之光阻層
200．．．流程圖
202、204、206、208、210、212．．．步驟
300．．．結構
302．．．光阻層
304．．．第一硬遮罩層
306．．．第二硬遮罩層
308．．．元件層
310．．．基板
312．．．光阻模板遮罩
320．．．間隙壁形成材料層
330．．．間隙壁遮罩
340．．．圖案化遮罩
340A．．．第一硬遮罩部分
340B．．．第二硬遮罩部分
350．．．經圖案化之元件層
412．．．光阻模板遮罩
430．．．間隙壁遮罩
480．．．間隙壁線路
490．．．光阻層
512．．．光阻模板遮罩
530．．．間隙壁遮罩
590．．．光阻層
600．．．結構
602．．．光阻層
606．．．非晶碳硬遮罩層
608．．．元件層
610．．．基板
612．．．光阻模板遮罩
620．．．間隙壁形成材料層
630．．．間隙壁遮罩
640．．．圖案化遮罩
650．．．經圖案化之元件層
第1A-1C圖是說明習知技術中之傳統半導體微影製程的截面圖。
第2圖是一流程圖200，說明根據本發明一實施例之倍頻製程中的一系列操作步驟。
第3A-3G圖是截面圖，其根據本發明一實施例，說明將第2圖之流程圖200中的一系列操作步驟應用至一層狀結構。
第4圖是一截面圖，其根據本發明一實施例，說明在一間隙壁遮罩裁切製程中的一步驟。
第5圖是一截面圖，其根據本發明一實施例，說明在一面積保留製程中的一步驟。
第6A-6G圖是截面圖，其根據本發明一實施例，說明將第2圖之流程圖200中的一系列操作步驟應用至一層狀結構。
200．．．方法
202、204、206、208、210、212．．．步驟

Claims (20)

  1. 一種用於圖案化一膜層的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩，該光阻模板遮罩包括一系列的線，每一條線具有側壁與末端；於該光阻模板遮罩上沉積一間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露該光阻模板遮罩，該間隙壁遮罩具有間隙壁線，該間隙壁線鄰接該光阻模板遮罩之該系列的線之每一條線之側壁，以及具有間隙壁末端，該間隙壁末端纏繞在該光阻模板遮罩之該系列的線之每一條線之末端；裁切該間隙壁遮罩以形成一經過裁切的間隙壁遮罩，該裁切係藉由移除該間隙壁末端，但不移除該間隙壁線而達成；以及，接著，移除該光阻模板遮罩；以及轉移該經過裁切的間隙壁遮罩的圖案至該元件層。
  2. 如申請專利範圍第1項所述之方法，其中該間隙壁形成材料層是藉由一凝結製程而形成，且其中該光阻模板遮罩是藉由一昇華製程而移除。
  3. 如申請專利範圍第1項所述之方法，其中一非晶碳硬遮罩層置於該元件層上方及該光阻層下方，且其中該經過裁切的間隙壁遮罩的該圖案在轉移至該元件層之前， 先將該圖案轉移至該非晶碳硬遮罩層。
  4. 如申請專利範圍第3項所述之方法，其中一上硬遮罩層置於該非晶碳硬遮罩層上方及該光阻層下方，其中該經過裁切的間隙壁遮罩的該圖案在轉移至該非晶碳硬遮罩層之前，該圖案先轉移至該上硬遮罩層，其中該上硬遮罩層包含選自於由氮化矽、非晶矽與多晶矽所組成之群組中的一材料，且其中移除該光阻模板遮罩的步驟包括使用氧氣(O2 )蝕刻。
  5. 如申請專利範圍第1項所述之方法，其中該間隙壁形成材料層含有氧化矽或碳摻雜氧化矽，且其中蝕刻該間隙壁形成材料層以形成該間隙壁遮罩的步驟包括使用一乾蝕刻製程，該乾蝕刻製程使用選自於由C4 F8 、CH2 F2 與CHF3 所組成之群組中的一氣體。
  6. 一種用於圖案化一膜層的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩，該光阻模板遮罩包括一系列的線，每一條線具有側壁與末端；於該光阻模板遮罩上沉積一間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並暴露出該光阻模板遮罩，該間隙壁遮罩具有間隙壁線，該間隙壁線鄰接該光阻模板遮罩之該系列的線之每一條 線之側壁，以及具有間隙壁末端，該間隙壁末端纏繞在該光阻模板遮罩之該系列的線之每一條線之末端；裁切該間隙壁遮罩以形成一經過裁切的間隙壁遮罩，該裁切係藉由移除該間隙壁末端，但不移除該間隙壁線而達成；以及，接著，加熱該光阻模板遮罩至一溫度，該溫度足以藉由昇華來移除該光阻模板遮罩且不熔化該元件層或該間隙壁遮罩；以及轉移該經過裁切的間隙壁遮罩的一圖案至該元件層。
  7. 如申請專利範圍第6項所述之方法，其中加熱該光阻模板遮罩的步驟包括加熱至約攝氏550度的溫度。
  8. 如申請專利範圍第6項所述之方法，其中一非晶碳硬遮罩層置於該元件層上方及該光阻層下方，且其中該經過裁切的間隙壁遮罩的該圖案在轉移至該元件層之前，該圖案先轉移至該非晶碳硬遮罩層。
  9. 如申請專利範圍第8項所述之方法，其中該光阻層包含選自於由248nm阻劑、193nm阻劑、157nm阻劑、EUV阻劑、含重氮萘醌(diazonaphthoquinone)感光劑之酚醛樹脂基體、聚-順-異戊二烯(poly-cis-isoprene)以及聚肉桂酸乙烯酯(poly-vinyl-cinnamate)所組成之群組中的一材 料。
  10. 如申請專利範圍第8項所述之方法，其中一上硬遮罩層置於該非晶碳硬遮罩層上方與該光阻層下方，其中該經過裁切的間隙壁遮罩的該圖案在轉移至該非晶碳硬遮罩層之前，該圖案先轉移至該上硬遮罩層，且其中該上硬遮罩層包含選自於由氮化矽、非晶矽與多晶矽所組成之群組中的一材料。
  11. 如申請專利範圍第6項所述之方法，其中該間隙壁形成材料層含有氧化矽或碳摻雜氧化矽，且其中蝕刻該間隙壁形成材料層以形成該間隙壁遮罩的步驟包括使用一乾蝕刻製程，該乾蝕刻製程使用選自於由C4 F8 、CH2 F2 與CHF3 所組成之群組中的一氣體。
  12. 一種用於圖案化一膜層的方法，包括：於一元件層上形成一光阻層；圖案化該光阻層，以形成一光阻模板遮罩，該光阻模板遮罩包括一系列的線，每一條線具有側壁與末端；於該光阻模板遮罩上直接凝結一間隙壁形成材料層，其中該光阻模板遮罩與該元件層維持在一溫度，該溫度低至足以提供一均勻且共形的該間隙壁形成材料層；蝕刻該間隙壁形成材料層，以形成一間隙壁遮罩並 暴露出該光阻模板遮罩，該間隙壁遮罩具有間隙壁線，該間隙壁線鄰接該光阻模板遮罩之該系列的線之每一條線之側壁，以及具有間隙壁末端，該間隙壁末端纏繞在該光阻模板遮罩之該系列的線之每一條線之末端；裁切該間隙壁遮罩以形成一經過裁切的間隙壁遮罩，該裁切係藉由移除該間隙壁末端，但不移除該間隙壁線而達成；以及，接著，移除該光阻模板遮罩；以及轉移該經過裁切的間隙壁遮罩的一圖案至該元件層。
  13. 如申請專利範圍第12項所述之方法，其中在該間隙壁形成材料層的凝結期間，該光阻模板遮罩與該元件層始終維持在攝氏0至100度範圍內的一溫度。
  14. 如申請專利範圍第12項所述之方法，其中該間隙壁形成材料層包含碳摻雜氧化矽，其碳原子的原子濃度介於5至15%的範圍內。
  15. 如申請專利範圍第14項所述之方法，其中蝕刻該間隙壁形成材料層以形成該間隙壁遮罩的步驟包括使用一乾蝕刻製程，該乾蝕刻製程使用選自於由C4 F8 、CH2 F2 與CHF3 所組成之群組中的一氣體。
  16. 如申請專利範圍第12項所述之方法，其中移除該光阻模板遮罩的步驟包括加熱該光阻模板遮罩至一溫度，該溫度足以藉由昇華而移除該光阻模板遮罩且不熔化該元件層或該間隙壁遮罩。
  17. 如申請專利範圍第16項所述之方法，其中加熱該光阻模板遮罩包括加熱至約攝氏550度的溫度。
  18. 如申請專利範圍第12項所述之方法，其中一非晶碳硬遮罩層置於該元件層上方及該光阻層下方，且其中該經過裁切的間隙壁遮罩的該圖案在轉移至該元件層之前，該圖案先轉移至該非晶碳硬遮罩層。
  19. 如申請專利範圍第18項所述之方法，其中一上硬遮罩層置於該非晶碳硬遮罩層上方與該光阻層下方，其中該經過裁切的間隙壁遮罩的該圖案在轉移至該非晶碳硬遮罩層之前，該圖案先轉移至該上硬遮罩層，且其中該上硬遮罩層包含選自於由氮化矽、非晶矽與多晶矽所組成之群組中的一材料。
  20. 如申請專利範圍第19項所述之方法，其中移除該光阻模板遮罩包括使用氧氣(O2 )蝕刻。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7914974B2 (en) * 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US8133659B2 (en) 2008-01-29 2012-03-13 Brewer Science Inc. On-track process for patterning hardmask by multiple dark field exposures
JP5336283B2 (ja) * 2008-09-03 2013-11-06 信越化学工業株式会社 パターン形成方法
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
NL2004545A (en) * 2009-06-09 2010-12-13 Asml Netherlands Bv Lithographic method and arrangement
JP5075897B2 (ja) * 2009-09-25 2012-11-21 株式会社東芝 半導体装置の製造方法
KR101900976B1 (ko) 2010-12-27 2018-09-20 브레우어 사이언스 인코포레이션 개선된 패터닝 요구를 위해 작은 특징 부분(feature)을 패터닝하는 방법
US8841152B2 (en) 2011-05-19 2014-09-23 Massachusetts Institute Of Technology Method of lift-off patterning thin films in situ employing phase change resists
JP5856543B2 (ja) * 2012-06-27 2016-02-09 東京エレクトロン株式会社 エッチング方法
JP5899082B2 (ja) * 2012-08-08 2016-04-06 富士フイルム株式会社 パターン形成方法、及び、これを用いた電子デバイスの製造方法
US20150031207A1 (en) * 2013-07-29 2015-01-29 Applied Materials, Inc. Forming multiple gate length transistor gates using sidewall spacers
JP2016539361A (ja) * 2013-11-08 2016-12-15 東京エレクトロン株式会社 Ｅｕｖリソグラフィを加速するためのポスト処理メソッドを使用する方法
KR102169557B1 (ko) * 2014-01-15 2020-10-26 케이엘에이 코포레이션 다중 패터닝된 타겟에서의 피치 워크의 오버레이 측정
JP5869057B2 (ja) * 2014-06-30 2016-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN106662816B (zh) * 2014-07-08 2020-10-23 东京毅力科创株式会社 负性显影剂相容性的光致抗蚀剂组合物及使用方法
CN105742286B (zh) * 2014-12-12 2019-07-09 华邦电子股份有限公司 半导体存储装置及其制造方法
JP6259023B2 (ja) * 2015-07-20 2018-01-10 ウルトラテック インク 電極系デバイス用のａｌｄ処理のためのマスキング方法
CN105467682A (zh) 2016-01-15 2016-04-06 京东方科技集团股份有限公司 膜层结构、其制作方法、显示基板、背光源及显示装置
JP6272949B2 (ja) * 2016-06-06 2018-01-31 東京エレクトロン株式会社 パターン形成方法
CN110267757B (zh) * 2017-04-10 2022-04-19 惠普发展公司，有限责任合伙企业 减少金属层中的应力
CN109390216A (zh) * 2017-08-03 2019-02-26 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR102374206B1 (ko) * 2017-12-05 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
WO2020014026A1 (en) * 2018-07-09 2020-01-16 Applied Materials, Inc. Photoresist composition for line doubling
US20220126318A1 (en) * 2020-10-28 2022-04-28 GM Global Technology Operations LLC Method for selective coating application

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
US5399529A (en) * 1992-05-27 1995-03-21 Nec Corporation Process for producing semiconductor devices
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
JP2004186285A (ja) * 2002-12-02 2004-07-02 Casio Comput Co Ltd 酸化シリコン膜の形成方法およびその装置
US20060046484A1 (en) * 2004-09-02 2006-03-02 Abatchev Mirzafer K Method for integrated circuit fabrication using pitch multiplication
US20060093925A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for repairing opaque defects in photolithography masks
JP2006198457A (ja) * 2005-01-18 2006-08-03 Shinka Jitsugyo Kk 面形状形成方法及び装置、磁気ヘッドの浮上面形成方法及び装置
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
WO2007117718A2 (en) * 2006-04-07 2007-10-18 Micron Technology, Inc. Simplified pitch doubling process flow

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62245634A (ja) * 1986-04-17 1987-10-26 Fujitsu Ltd ポジ型レジスト膜の除去方法とその装置
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JPH0626202B2 (ja) * 1987-10-30 1994-04-06 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン パターン付け方法
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP3050965B2 (ja) * 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
JPH0982696A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 半導体装置の製造方法および半導体製造装置
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100434110B1 (ko) * 2002-06-04 2004-06-04 삼성전자주식회사 반도체 장치의 제조방법
US6852454B2 (en) * 2002-06-18 2005-02-08 Freescale Semiconductor, Inc. Multi-tiered lithographic template and method of formation and use
JP2004292190A (ja) * 2003-03-25 2004-10-21 Univ Shinshu 二酸化ケイ素薄膜とその製造法
KR20050072877A (ko) 2004-01-07 2005-07-12 엘지전자 주식회사 나노 임프린트 리소그래피의 2-스텝 실리콘 옥사이드 에칭공정
KR100566700B1 (ko) * 2004-01-15 2006-04-03 삼성전자주식회사 반도체 공정에서 포토레지스트 패턴 형성 방법,포토레지스트 패턴 형성용 템플레이트 및 이의 제조 방법.
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7592262B2 (en) * 2007-03-21 2009-09-22 United Microelectronics Corp. Method for manufacturing MOS transistors utilizing a hybrid hard mask
KR100876805B1 (ko) * 2007-05-14 2009-01-09 주식회사 하이닉스반도체 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5399529A (en) * 1992-05-27 1995-03-21 Nec Corporation Process for producing semiconductor devices
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
JP2004186285A (ja) * 2002-12-02 2004-07-02 Casio Comput Co Ltd 酸化シリコン膜の形成方法およびその装置
US20060046484A1 (en) * 2004-09-02 2006-03-02 Abatchev Mirzafer K Method for integrated circuit fabrication using pitch multiplication
US20060093925A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for repairing opaque defects in photolithography masks
JP2006198457A (ja) * 2005-01-18 2006-08-03 Shinka Jitsugyo Kk 面形状形成方法及び装置、磁気ヘッドの浮上面形成方法及び装置
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
WO2007117718A2 (en) * 2006-04-07 2007-10-18 Micron Technology, Inc. Simplified pitch doubling process flow

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