CN101539721B - 利用光刻胶模板掩模的频率加倍 - Google Patents

利用光刻胶模板掩模的频率加倍 Download PDF

Info

Publication number
CN101539721B
CN101539721B CN2008101751214A CN200810175121A CN101539721B CN 101539721 B CN101539721 B CN 101539721B CN 2008101751214 A CN2008101751214 A CN 2008101751214A CN 200810175121 A CN200810175121 A CN 200810175121A CN 101539721 B CN101539721 B CN 101539721B
Authority
CN
China
Prior art keywords
layer
mask
photoresist
sept
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101751214A
Other languages
English (en)
Other versions
CN101539721A (zh
Inventor
克里斯多佛·D·本彻尔
戴会雄
立彦·苗
陈浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN101539721A publication Critical patent/CN101539721A/zh
Application granted granted Critical
Publication of CN101539721B publication Critical patent/CN101539721B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3146Carbon layers, e.g. diamond-like layers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明描述了一种利用光刻胶模板掩模的频率加倍的方法。根据本发明的实施例,首先提供其上形成有光刻胶层的器件层。图案化光刻胶层以形成光刻胶模板掩模。间隔物形成材料层被沉积在光刻胶模板掩模上。间隔物形成材料层被刻蚀,以形成间隔物掩模并暴露光刻胶模板掩模。光刻胶模板掩模随后被去除,并且间隔物掩模的图像最终被转移到器件层。

Description

利用光刻胶模板掩模的频率加倍
技术领域
本发明的实施例涉及半导体处理领域。
背景技术
在过去几十年中,集成电路中的特征的尺寸缩减已经成为日益增长的半导体工业的驱动力。将特征缩小到越来越小的尺寸可以增大半导体芯片的有限可用面积上的功能单元的密度。例如,缩减晶体管尺寸允许增加在微处理器上所包括的逻辑和存储器件的数量,从而可以制造具有更大复杂度的产品。
但是,尺寸缩减并非没有后果。随着微电子电路的基础构建块的尺寸被减小并且随着在给定区域中制造的基础构建块的绝对数量增大,对于用于图案化这些构建块的光刻工艺的约束变为压倒性的。具更体地,在半导体叠层图案化的特征的最小尺寸(临界尺寸)和这些尺寸之间的间隔之间可能存在制衡。图1A-1C示出了表示根据现有技术的常规半导体光刻工艺的剖视图。
参考图1A,光刻胶层104被提供在半导体叠层102上方。掩模或者光罩106被布置在光刻胶层104上方。光刻工艺包括将光刻胶层104暴露于具有特定波长的光(hv),如图1A中的箭头所示。参考图1B,光刻胶层104随后被显影,以在半导体叠层102上方提供图案化的光刻胶层108。就是说,光刻胶层104的经曝光的部分现在被去除。图案化的光刻胶层108的每一个特征的宽度由宽度“x”表示。各个特征之间的间隔由间隔“y”表示。通常,对于具体光刻工艺的限制将提供临界尺寸等于特征之间的间隔(即,x=y)的特征,如图1B所示。
参考图1C,特征的临界尺寸(即,宽度“x”)可以被减小,以在半导体叠层102上方形成图案化的光刻胶层110。可以通过在图1A中所示的光刻操作过程中过度曝光光刻胶层104或者通过随后修剪图1B中的图案化的光刻胶层108来缩减临界尺寸。这样的临界尺寸的减小付出的代价是特征之间的间隔增大,如图1C中的间隔“y”所示。在图案化的光刻胶层110中的各个特征的最小可实现尺寸和各个特征之间的间隔之间可能存在制衡。
因此,本文描述了用于将半导体光刻工艺的频率加倍的方法。
附图说明
图1A-1C示出了表示根据现有技术的常规半导体光刻工艺的剖视图。
图2是表示根据本发明实施例的在频率加倍制造工艺中的一系列操作的流程图200。
图3A-3G示出了表示根据本发明实施例的依据图2的流程图200的一系列操作当应用到叠层结构时的剖视图。
图4示出了表示根据本发明实施例的间隔物掩模裁切工艺中的步骤的剖视图。
图5示出了表示根据本发明实施例的区域保留工艺中的步骤的剖视图。
图6A-6G示出了表示根据本发明实施例的依据图2的流程图200的一系列操作当应用到叠层结构时的剖视图。
具体实施方式
下面将描述用于将半导体光刻工艺的频率加倍的方法。在下面的描述中,为了提供对本发明的完全理解,阐述了大量的具体细节,例如制造条件和材料配方。然而,对于本领域技术人员来说明显的是,在没有这些具体细节的情况下也可以实现本发明。在其他实例中,没有详细描述诸如集成电路设计布局或者光刻胶显影工艺之类的公知特征,以便不无谓地模糊本发明。此外,应该理解,附图中所示的各种实施例是示例性表示,不必按比例进行绘制。
在此公开一种利用光刻胶模板掩模对光刻工艺的频率加倍的方法。可以提供叠层结构,其中该叠层结构上形成有光刻胶层。在一个实施例中,光刻胶层被图案化,以形成光刻胶模板掩模并暴露叠层结构的一部分。然后,间隔物形成材料层可以被沉积在整个光刻胶模板掩模上并且沉积在叠层结构的暴露部分上。在一个实施例中,间隔物形成材料层然后被刻蚀,以形成间隔物掩模并暴露光刻胶模板掩模。接着,可以去除光刻胶模板掩模。在具体实施例中,间隔物掩模的图像被最终转移到叠层结构。
在频率加倍方案中使用光刻胶模板掩模可以最小化在这样的集成方案中所需的工艺步骤的数量。例如,根据本发明的实施例,光刻胶模板掩模被用作形成间隔物掩模的基础。于是,图案化的光刻胶层本身可以被直接用作模板掩模,而不是首先图案化光刻胶层、然后将图案化的光刻胶层的图像转移到掩模层以形成模板掩模。在一个实施例中,在光刻胶模板掩模的图案中的特征的频率通过随后制造间隔物掩模而被加倍。例如,根据本发明的实施例,制造间隔物掩模,该间隔物掩模具有与光刻胶模板掩模的侧壁相邻地形成的间隔物线。就是说,对于光刻胶模板掩模中的每一条线,创建两条间隔物掩模间隔物线。一旦去除光刻胶模板掩模,就可以制造间隔物掩模,该间隔物掩模对于每条线提供基本相同的临界尺寸(即相同的特征宽度),但是使得一定的区域中的线条密度加倍。例如,在一个实施例中,光刻胶模板掩模的节距被选择为4,以便最终提供具有节距为2的间隔物掩模。
虽然直接使用光刻胶模板掩模可以消除对于在不同于光刻胶层的层中制造模板掩模的需要,但是在将光刻胶模板掩模经历各种工艺条件时需要小心。例如,根据本发明的实施例,光刻胶模板掩模对于高温工艺步骤敏感,即当暴露于高温工艺步骤时被降解。因此,当将间隔物形成材料层(最终用于形成间隔物掩模的材料)沉积在光刻胶模板掩模上时,可能理想的是,使用低温沉积技术。在一个实施例中,低温凝固工艺被用于在光刻胶模板掩模上沉积间隔物形成材料层。根据本发明的另一个实施例,光刻胶模板掩模被直接形成在无定型碳硬掩模层上。因为光刻胶模板掩模可能具有与无定型碳硬掩模层相似的刻蚀特性,所以通过刻蚀工艺去除光刻胶模板掩模可能是不实际的。但是,在一个实施例中,光刻胶模板掩模的热性能与无定型碳硬掩模层的热性能明显不同。此热性能的差异可以被利用来将光刻胶模板掩模从无定型碳硬掩模层选择性去除。在具体实施例中,光刻胶模板掩模通过升华工艺以相对于无定型碳硬掩模层的高选择性被去除。
利用光刻胶模板掩模可以加倍半导体光刻工艺的频率。图2是表示根据本发明实施例的在频率加倍制造工艺中的一系列操作的流程图200。图3A-3G示出了表示根据本发明实施例的依据图2的流程图200的一系列操作当应用到叠层结构时的剖视图。
参考流程图200的操作202以及对应的图3A,提供其上形成有光刻胶层302的结构300。根据本发明的实施例,结构300的至少一部分将通过使用包括光刻胶模板掩模的工艺来最终图案化。在一个实施例中,结构300是叠层结构,如图3A所示。器件层可以通过直接在其上形成光刻胶模板掩模而被图案化。或者,存留在器件层上方的硬掩模结构可以首先被图案化,随后将图案从硬掩模结构转移到器件层。因此,在具体实施例中,结构300包含第一硬掩模层304、第二硬掩模层306和器件层308,如图3A所示。在具体实施例中,第一硬掩模层304和第二硬掩模层306在图案化工艺之后被去除,而器件层308被图案化,并且最终被保留。
光刻胶层302可以由任何适用于光刻工艺的材料构成。就是说,光刻胶层302将最终被暴露于光源并随后被显影。在一个实施例中,在显影光刻胶层302时,光刻胶层302的暴露于光源的部分被去除,即光刻胶层302由正型光刻胶材料构成。在具体实施例中,光刻胶层302由选自248nm光刻胶、193nm光刻胶、157nm光刻胶、极端紫外(EUV)光刻胶和具有二偶氮萘醌光敏剂的酚树脂基体的正型光刻胶材料构成。在另一个实施例中,在显影光刻胶层时,光刻胶层302的暴露于光源的部分被保留,即光刻胶层302由负型光刻胶材料构成。在具体实施例中,光刻胶层302由选自聚顺异戊二烯和聚肉桂酸乙烯基酯的负型光刻胶材料构成。光刻胶层302的厚度可以足够薄,以防止后续形成在其上的间隔物掩模的间隔物掩模线坍塌,但是厚到足以可以允许间隔物掩模线的临界尺寸控制。在一个实施例中,光刻胶层302的厚度为后续形成的间隔物掩模的目标线宽的4.06-5.625倍。
第一硬掩模层304可以由任何如下的材料构成:该材料适于承受用于基于光刻胶模板掩模形成间隔物掩模的刻蚀工艺,即适于在基于光刻胶模板掩模形成间隔物掩模过程中保护第二硬掩模层306。根据本发明的实施例,后续形成的间隔物掩模由氧化硅构成,第一硬掩模层304由选自氮化硅、无定型硅和多晶硅的材料构成。第一硬掩模层304的厚度可以足够厚以避免针眼,所述针眼可能不期望地将第二硬掩模层306暴露于用于形成间隔物掩模的刻蚀工艺。在一个实施例中,第一硬掩模层304的厚度为15-40纳米。
第二硬掩模层306可以由任何适于基于间隔物掩模的转移图像形成图案化掩模的材料构成。根据本发明的实施例,第二硬掩模层306具有与光刻胶层302相似的刻蚀特性。因此,在一个实施例中,在光刻胶层302修剪或去除工艺过程中,第二硬掩模层306由第一硬掩模层304保护,如下面参考图3B和3E所述的。例如,在具体实施例中,光刻胶层302和第二硬掩模层306基本由碳原子构成。在一个实施例中,第二硬掩模层306基本由从利用烃前驱体分子的化学气相沉积工艺形成的sp3(金刚石类)-、sp2(石墨型)-和sp1(热解型)-杂化碳原子的混合物构成。这样的膜可以是本领域已知的无定型碳膜,其实例是Applied Materials的Advanced PatterningFilmTM(APF TM)。根据本发明的实施例,第二硬掩模层306是无定型碳膜,并且具有与光刻胶层302的热特性不同的热特性。在一个实施例中,此热特性的差异被利用来将光刻胶层302从由无定型碳膜构成的第二硬掩模层306选择性地去除。第二硬掩模层306的厚度可以是适于提供用于后续形成的图案化掩模中的实用高宽比的任何厚度。在具体实施例中,第二硬掩模层306的厚度为后续形成的图案化掩模的每一条线的目标宽度的3.125-6.875倍。
器件层308可以是任何适于需要加倍频率掩模的器件制造或任何其它结构制造(例如半导体结构、MEMS结构和材料线结构)的层。例如,根据本发明的实施例,器件层308可以由任何材料构成,所述材料具有可以被合适地图案化成清晰限定的半导体结构的阵列的任何厚度。在一个实施例中,器件层308由基于IV族的材料或III-V材料构成。此外,器件层308可以包含可以被合适地图案化成清晰限定的半导体结构的阵列的任何形态。在一个实施例中,器件层308的形态选自无定型态、单晶态和多晶态。在一个实施例中,器件层308包含电荷-载流子掺杂剂杂质原子。在具体实施例中,器件层308具有50-1000纳米的厚度。器件层308可以由金属构成。在一个实施例中,器件层308由金属类物质构成,所述金属类物质可以包括但不限于,金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、铜和镍。器件层308还可以存留在衬底310上方。衬底310可以由适于承受制造工艺的任何材料构成。在一个实施例中,衬底310由柔性塑料片构成。衬底310还可以由适于承受制造工艺并且半导体层可以合适地存留在其上的材料构成。在一个实施例中,衬底310由诸如结晶硅、锗或硅/锗的基于IV族的材料构成。在另一个实施例中,衬底310由III-V材料构成。衬底310还可以包括绝缘层。在一个实施例中,绝缘层由选自氧化硅、氮化硅、氧氮化硅和高k电介质层的材料构成。
参考流程图200的操作204和对应的图3B,光刻胶层302被图案化以形成光刻胶模板掩模312。结构300的一部分,具体地,第一硬掩模层304的顶表面的一部分在图案化光刻胶层302时被暴露,如图3B所示。
可以通过适于为光刻胶模板掩模312提供清晰限定的特征、同时暴露第一硬掩模层304的期望部分的任何方法,图案化光刻胶层302来形成光刻胶模板掩模312。根据本发明的实施例,通过光刻/显影工艺图案化光刻胶层302来形成光刻胶模板掩模312,所述光刻/显影工艺选自248nm光刻/显影工艺、193nm光刻/显影工艺、157nm光刻/显影工艺、极端紫外(EUV)光刻/显影工艺和直写光刻/显影工艺。
光刻胶模板掩模312可以具有适用于间隔物掩模制造工艺的任何尺寸。根据本发明的实施例,光刻胶模板掩模312的各个特征的宽度“x”被选择为与后续形成的半导体器件特征的期望临界尺寸实质相关。例如,光刻胶模板掩模312的各个特征的宽度“x”被选择为与栅电极的期望临界尺寸实质相关。在一个实施例中,宽度“x”为10-100nm的范围。线条之间的间隔“y”可以被选择来优化频率加倍方案。就是说,根据本发明的实施例,后续制造的间隔物掩模被定为使得间隔物掩模的间隔物线条与光刻胶模板掩模312的各个特征的宽度“x”基本相同。此外,后续形成的间隔物线条之间的间隔被定为基本等于各个间隔物区域的宽度。因此,在一个实施例中,因为频率将最终被加倍,所以光刻胶模板掩模312中的各个特征之间的间隔“y”大致等于值“x”的3倍,如图3B所示。就是说,光刻胶模板掩模312的节距被选为大致为4,以便最终提供具有节距大致为2的间隔物线条的间隔物掩模。
光刻胶模板掩模312的特征的大致3:1的间隔:宽度比可以通过如下方式实现:在光刻工艺的曝光步骤时过度曝光正型光刻胶层或者在光刻/显影工艺之后修剪光刻胶层302。在一个实施例中,光刻胶模板掩模312由193nm正型光刻胶构成,其利用由基于O2气的等离子体刻蚀化学方法进行了显影后修剪。因为修剪工艺也可能以其它方式影响第二硬掩模层306,所以根据本发明的实施例,第一硬掩模层304被提供来在这样的修剪工艺过程中保护第二硬掩模层306。
参考流程图200的操作206和对应的图3C,间隔物形成材料层320被沉积在光刻胶模板掩模312和第一硬掩模层304的暴露部分的上方并与之共形。间隔物形成材料层320是将最终成为用于基于光刻胶模板掩模的频率加倍方案的间隔物掩模的材料来源。
间隔物形成材料层320可以由与光刻胶模板掩模312相容并适于形成用于后续的刻蚀工艺的可靠掩模的任何材料构成。虽然直接使用光刻胶模板掩模312可以消除对于在不同于光刻胶层的层中制造模板掩模的需要,但是根据本发明的实施例,在将光刻胶模板掩模312经历各种工艺条件时需要小心。例如,根据本发明的实施例,光刻胶模板掩模312当暴露于常用于沉积间隔物形成材料层的高温(例如,用于常规化学气相沉积技术的高于120℃的温度)时被降解。因此,当沉积间隔物形成材料层320时,可能理想的是,使用低温沉积技术。例如,在一个实施例中,在低于光刻胶模板掩模312的玻璃化转变温度的温度下沉积间隔物形成材料层320。根据本发明的实施例,低温凝固工艺被用于在光刻胶模板掩模312上沉积间隔物形成材料层320。凝固工艺可以是任何如下工艺,在该工艺中,材料层由气态前驱体的沉积由所得材料层在相对于气体前驱体的温度较冷的表面上的积累来驱动。例如,在一个实施例中,在间隔物形成材料层320凝固在光刻胶模板掩模312上的整个过程中,光刻胶模板掩模312和结构300被保持在0-100℃的温度下。在具体实施例中,在0-100℃的温度下进行凝固工艺,持续小于约60秒的时间。在一个实施例中,在间隔物形成材料层320凝固在光刻胶模板掩模312上的整个过程中,光刻胶模板掩模312和结构300被保持在低于约80℃的温度下。在具体实施例中,在低于约80℃的温度下进行凝固工艺,持续小于约90秒的时间。在具体实施例中,间隔物形成材料层320由通过凝固工艺形成的氧化硅构成。在另一个具体实施例中,间隔物形成材料层320由通过凝固工艺形成的掺碳氧化硅构成,所述掺碳氧化硅的碳原子原子浓度为5-15%。在一个实施例中,间隔物形成材料层320由掺碳氧化硅构成,所述掺碳氧化硅的碳原子原子浓度为7%。在另一个实施例中,高浓度O3的使用提供了间隔物形成材料层320的高度共形凝固沉积。
间隔物形成材料层320的厚度可以被选择来确定后续形成的间隔物掩模中的特征的宽度。因此,根据本发明的实施例,间隔物形成材料层320的厚度与光刻胶模板掩模312的特征的宽度基本相同,如图3C所示。虽然对于频率加倍方案,间隔物形成材料层320的理想厚度与光刻胶模板掩模312的特征的宽度相等,但是初始目标宽度可能需要稍宽,以补偿用于图案化间隔物形成材料层320的刻蚀工艺。在一个实施例中,间隔物形成材料层320的厚度为光刻胶模板掩模312的特征宽度的大致1.06倍,即后续形成的间隔物掩模中的线条的期望特征宽度的1.06倍。
参考流程图200的操作208和对应的图3D,间隔物形成材料层320被刻蚀以提供间隔物掩模330。间隔物掩模330的线条与光刻胶模板掩模312的特征的侧壁共形。因此,对于光刻胶模板掩模312的每一条线条,存在间隔物掩模330的两条线条。结构300的一部分,具体地,第一硬掩模层304的顶表面的一部分在刻蚀间隔物形成材料层320时被再暴露,如图3D所示。
可以通过适于提供良好受控的尺寸的任何工艺来刻蚀间隔物形成材料层320,以提供间隔物掩模330。例如,在一个实施例中,通过提供与光刻胶模板掩模312的临界尺寸大致相等的间隔物宽度的工艺来刻蚀间隔物形成材料层320,以形成间隔物掩模330。根据本发明的实施例,间隔物形成材料层320被刻蚀直到光刻胶模板掩模312的特征被暴露,即直到覆盖光刻胶模板掩模312的顶表面的所有部分被去除。在一个实施例中,间隔物形成材料层320被刻蚀,直到间隔物掩模330的线条的高度与光刻胶模板掩模312的特征基本相同,如图3D所示。但是,在另一个实施例中,间隔物掩模330的线条被稍微凹入到光刻胶模板掩模312的特征的顶表面的下方,以便保证在间隔物掩模330的上方和之间间隔物形成材料层320的连续性被间断。间隔物形成材料层320可以被刻蚀,使得间隔物掩模330的间隔物线条保留间隔物形成材料层320的原始厚度的基本部分。在具体实施例中,间隔物掩模330的每条线条的顶表面的宽度与间隔物掩模330和第一硬掩模层304的界面处的宽度基本相同,如图3D所示。
为了保护第二硬掩模层306,可以以相对于第一硬掩模层304高的刻蚀选择性进行用于提供间隔物掩模330的对于间隔物形成材料层320的刻蚀,以形成间隔物掩模330。在具体实施例中,第一硬掩模层304由选自氮化硅、无定型硅和多晶硅的材料构成,间隔物形成材料层320由氧化硅或掺碳氧化硅构成,并且利用采用选自C4F8、CH2F2和CHF3的气体的干法刻蚀工艺刻蚀间隔物形成材料层320,以形成间隔物掩模330。
参考流程图200的操作210和对应的图3E,光刻胶模板掩模312被去除,以在结构300上仅仅留下间隔物掩模330。根据本发明的实施例,间隔物掩模330被直接用于图案化器件层。在另一个实施例中,间隔物掩模330不能承受用于图案化器件层的刻蚀工艺,因此,间隔物掩模330的图像首先被转移到硬掩模层中,然后被转移到器件层中。在一个实施例中,硬掩模层是双硬掩模层。在具体实施例中,结构300的一部分,具体地,第一硬掩模层304的顶表面的先前被光刻胶模板掩模312掩蔽的部分现在被暴露,如图3E所示。
可以通过适于完全暴露第一硬掩模层304的先前被光刻胶模板掩模312覆盖的部分的任何工艺去除光刻胶模板掩模312。根据本发明的实施例,光刻胶模板掩模312通过升华工艺去除。升华工艺可以是物理转变,这与诸如刻蚀工艺的化学转变不同。用于去除光刻胶模板掩模312的升华工艺可以是最终将光刻胶模板掩模312转变为气相的任何工艺。因此,虽然术语“升华”通常用于描述从固体到气相的直接转变,但是在此,任何最终导致光刻胶模板掩模312的气相去除的任何工艺可以被称为升华工艺。因此,根据本发明的实施例,光刻胶模板掩模312被加热直到气态,但是在加热时,材料在变为气态之前表现出选自液相和玻璃态的中间相。在具体实施例中,光刻胶模板掩模312通过加热到大约550℃的温度而被去除。在另一个具体实施例中,光刻胶模板掩模312通过加热到足够低的温度并持续足够短的时间而被去除,从而不显著改变先前由凝固工艺形成的间隔物掩模330的性质和尺寸。此外,光刻胶模板掩模312可以由聚合物构成,并且可能在分类上不被定义为固体材料。然而,术语“升华”在此也被用于描述由聚合物构成的光刻胶模板掩模312到气相的转变。
根据本发明的可选实施例,光刻胶模板掩模312用也可以刻蚀第二硬掩模层306的工艺来去除,但是该工艺被第一硬掩模层304阻隔。在一个实施例中,通过采用基于O2气的等离子体的刻蚀或灰化工艺去除光刻胶模板掩模312。
参考流程图200的操作212和对应的图3F,间隔物掩模330的图像被分别转移到第一硬掩模层304和第二硬掩模层306,以形成结构300中的图案化掩模340。图案化掩模340由第一硬掩模部分340A和第二硬掩模部分340B构成。
间隔物掩模330的图像可以通过适于在转移工艺过程中可靠地保持间隔物掩模330的图案和尺寸的任何工艺转移到第一硬掩模层304和第二硬掩模层306。在一个实施例中,间隔物掩模330的图像以一步刻蚀工艺转移到第一硬掩模层304和第二硬掩模层306。根据本发明的另一个实施例,间隔物掩模330的图像以两个单独的刻蚀步骤分别转移到第一硬掩模层304和第二硬掩模层306中。在一个实施例中,第一硬掩模层304基本由无定型或多晶硅构成,并且利用采用气体CHF3的干法刻蚀进行刻蚀,以形成第一硬掩模部分340A。在另一个实施例中,第一硬掩模层304基本由氮化硅构成,并且利用采用选自C4F8、Cl2和HBr的气体的干法刻蚀进行刻蚀,以形成第一硬掩模部分340A。
根据本发明的实施例,间隔物掩模330的图像随后在第二刻蚀步骤中被从第一硬掩模部分340A转移到第二硬掩模部分340B。第二硬掩模层306以及因此图案化掩模340的第二硬掩模部分340B可以由适于基本能承受用于随后图案化器件层308的刻蚀工艺的任何材料构成。在一个实施例中,第二硬掩模层306基本由无定型碳构成,并且通过能保持图案化掩模340的每条线条的基本垂直外形的任何刻蚀工艺利用间隔物掩模330的图像进行图案化,如图3F所示。在具体实施例中,第二硬掩模层306由无定型碳构成,并且利用采用由选自O2和N2的组合或CH4、N2和O2的组合的气体构成的等离子体的干法刻蚀工艺进行刻蚀,以形成图案化掩模340的第二硬掩模部分340B。间隔物掩模330也可以被去除,如图3F所示。根据本发明的实施例,间隔物掩模330通过刻蚀工艺去除,该刻蚀工艺类似于用于刻蚀间隔物形成材料层320以提供间隔物掩模330的刻蚀工艺,如参考图3D所述的。因此,在一个实施例中,间隔物掩模330通过采用选自C4F8、CH2F2和CHF3的气体的刻蚀工艺去除。然后,图案化掩模340的图像可以被转移到器件层308,以提供图案化的器件层350,如图3G所示。在一个实施例中,图案化的器件层350被置于衬底310上方。
因此,已经描述了制造图案化掩模340的方法,所述图案化掩模340由使得来自光刻胶模板掩模的线条的频率加倍的线条构成。图案化掩模340然后可以用来图案化器件层308,以用于例如用于集成电路的器件制造。根据本发明的实施例,图案化掩模340具有基本由无定型碳构成的第二硬掩模部分340B。在用于图案化器件层308的刻蚀工艺过程中,无定型碳材料变为钝化的,因此能够在器件层308的整个刻蚀过程中保持其图像和尺度。因此,虽然间隔物掩模330具有图案化器件层308所期望的尺寸,但是间隔物掩模330的材料可能不适于经受住到器件层308的精确图像转移,即其可能在刻蚀工艺过程中降解。因而,根据本发明的实施例,在将图像转移到器件层308之前,间隔物掩模330的图像首先被转移到基本由无定型碳构成的层,如参考图3E和3F所述的。
在将间隔物掩模330的图像转移到第一硬掩模层304和第二硬掩模层306之前,可能理想的是首先裁切间隔物掩模330,以形成经裁切的间隔物掩模。例如,在参考图3D所述的用于形成间隔物掩模330的刻蚀步骤中,使得来自间隔物掩模330的间隔物线条在光刻胶模板掩模312的相邻线条之间不连续。但是,与来自光刻胶模板掩模312的同一线条相关的间隔物掩模314的间隔物线条围绕光刻胶模板掩模312的每一线条的末端保持连续。根据本发明的另一个实施例,间隔物掩模330中的间隔物线条对之间围绕光刻胶模板掩模312的线条的末端的连续性被打断,以允许对于后续的半导体器件制造的设计布局具有更大的灵活性。图4示出了表示根据本发明实施例的间隔物掩模裁切工艺中的步骤的剖视图。在一个实施例中,一层光刻胶490被沉积在间隔物掩模430和光刻胶模板掩模412的上方并被图案化。在一个实施例中,来自间隔物掩模430的间隔物线条480的末端在去除光刻胶模板掩模412之前被刻蚀,以形成经裁切的间隔物掩模。在可选实施例中,来自间隔物掩模430的间隔物线条480的末端在去除光刻胶模板掩模412之后被刻蚀,以形成经裁切的间隔物掩模。在具体实施例中,用于裁切工艺的光刻胶层490与光刻胶模板掩模412的去除同时被随后去除。
在形成间隔物掩模330时,可能理想的是,不只是恰好保留间隔物形成材料层320的与侧壁光刻胶模板掩模312共形的部分。因此,根据本发明的另一个实施例,在形成间隔物掩模330的过程中,面积保留区域被保留。图5示出了表示根据本发明实施例的面积保留工艺中的步骤的剖视图。在实施例中,一层光刻胶590在刻蚀之前被沉积在间隔物形成材料层530的上方。在此面积保留工艺中,间隔物形成材料层530的一部分被保留,其中,间隔物形成材料层530的所述一部分否则将在用于形成间隔物掩模的刻蚀步骤中被去除。因此,间隔物掩模可以包含面积保留部分。在具体实施例中,用于面接保留工艺的光刻胶层590在去除光刻胶模板掩模512的同时被去除。
在暴露的无定型碳层的存在下,利用光刻胶模板掩模可以加倍半导体光刻工艺的频率。图2是表示根据本发明实施例的在频率加倍制造工艺中的一系列操作的流程图200。图6A-6G示出了表示根据本发明实施例的依据图2的流程图200的一系列操作当应用到叠层结构时的剖视图。
参考流程图200的操作202以及对应的图6A,提供其上形成有光刻胶层602的结构600。结构600由无定型碳硬掩模层606、器件层608和衬底610构成。根据本发明的实施例,光刻胶层602被直接形成在无定型碳硬掩模层606上,如图6A所示。光刻胶层602、器件层608和衬底610可以分别由针对来自图3A的光刻胶层302、器件层308和衬底310所述的任何材料构成,并且分别具有针对来自图3A的光刻胶层302、器件层308和衬底310所述的任何尺寸。无定型碳硬掩模层606可以由针对来自图3A的第二硬掩模层306所述的无定型碳膜构成,并且具有针对来自图3A的第二硬掩模层306所述的任何尺寸。
参考流程图200的操作204和对应的图6B,光刻胶层602被图案化以形成光刻胶模板掩模612。结构600的一部分,具体地,无定型碳硬掩模层606的顶表面的一部分在图案化光刻胶层602时被暴露,如图6B所示。可以通过针对来自图3B的光刻胶层302的图案化所述的任何技术和任何尺寸,图案化光刻胶层602以形成光刻胶模板掩模612。但是,根据本发明的实施例,因为无定型碳硬掩模层606的顶表面在图案化光刻胶层602时被暴露,以形成光刻胶模板掩模612,所以用于修剪光刻胶层602的尺寸的利用由基于O2的等离子体的任何修剪工艺持续时间足够短,从而不显著影响无定型碳硬掩模层606。
参考流程图200的操作206和对应的图6C,间隔物形成材料层620被沉积在光刻胶模板掩模612和无定型碳硬掩模层606的暴露部分的上方并与之共形。间隔物形成材料层620是将最终成为用于基于光刻胶模板掩模的频率加倍方案的间隔物掩模的材料来源。间隔物形成材料层620可以由针对来自图3C的间隔物形成材料层320所述的任何材料构成,并且具有针对来自图3C的间隔物形成材料层320所述的任何尺寸。因此,根据本发明的实施例,间隔物形成材料层620由通过低温凝固工艺沉积的材料构成。
参考流程图200的操作208和对应的图6D,间隔物形成材料层620被刻蚀以提供间隔物掩模630。间隔物掩模630的线条与光刻胶模板掩模612的特征的侧壁共形。因此,对于光刻胶模板掩模612的每一条线条,存在间隔物掩模630的两条线条。结构600的一部分,具体地,无定型碳硬掩模层606的顶表面的一部分在刻蚀间隔物形成材料层620时被再暴露,如图6D所示。可以通过针对图3D中用于提供间隔物掩模330的间隔物形成材料层320的刻蚀所述的任何工艺刻蚀间隔物形成材料层620,以提供间隔物掩模630。但是,根据本发明的实施例,间隔物形成材料层620以相对于无定型碳硬掩模层606的显著选择性被刻蚀。例如,在一个实施例中,在间隔物形成材料层620的刻蚀过程中去除的无定型碳硬掩模层606的暴露部分的厚度为无定型碳硬掩模层606的总厚度的0-5%。在具体实施例中,间隔物形成材料层620由氧化硅或掺碳氧化硅构成,并且利用采用选自C4F8、CH2F2和CHF3的气体的干法刻蚀工艺刻蚀间隔物形成材料层620,以形成间隔物掩模630,刻蚀持续时间足够长,以完全刻蚀间隔物形成材料层620,但是不足以显著影响无定型碳硬掩模层606。
参考流程图200的操作210和对应的图6E,光刻胶模板掩模612被去除,以在结构600上仅仅留下间隔物掩模630。结构600的一部分,具体地,无定型碳硬掩模层606的顶表面的先前被光刻胶模板掩模612掩蔽的部分现在被暴露,如图6E所示。
可以通过适于完全暴露无定型碳硬掩模层606的先前被光刻胶模板掩模612覆盖的部分而不显著影响无定型碳硬掩模层606的任何工艺去除光刻胶模板掩模612。因此,根据本发明的实施例,利用对于无定型碳硬掩模层606具有高选择性的工艺去除光刻胶模板掩模612。针对第二硬掩模层306所述的无定型碳膜并且因此连同无定型碳硬掩模层606具有与光刻胶模板掩模612相似的刻蚀特性。因此,可以出现的情况是,通过刻蚀工艺不能以相对于无定型碳硬掩模层606选择性地去除光刻胶模板掩模612。但是,针对第二硬掩模层306所述的无定型碳膜并且因此连同无定型碳硬掩模层606通常具有明显高于1000℃的熔融温度。因此,在一个实施例中,虽然光刻胶模板掩模612和无定型碳硬掩模层606的刻蚀特性相似,但是其热性能是不同的。在具体实施例中,通过针对来自图3E的光刻胶模板掩模312的去除所述的升华工艺,相对于无定型碳硬掩模层606完全选择性地去除光刻胶模板掩模612。在具体实施例中,光刻胶模板掩模612通过加热到大约550℃的温度而被去除。
参考流程图200的操作212和对应的图6F,间隔物掩模630的图像被分别转移到无定型碳硬掩模层606,以形成结构600中的图案化掩模640。通过针对来自图3F的间隔物掩模330的图像到第二硬掩模层306的转移所述的任何工艺,将间隔物掩模630的图像转移到无定型碳硬掩模层606。因此,根据本发明的实施例,间隔物掩模630的图像被直接从间隔物掩模630转移到无定型碳硬掩模层606。在具体实施例中,利用采用由选自O2和N2的组合或CH4、N2和O2的组合的气体构成的等离子体的干法刻蚀工艺刻蚀无定型碳硬掩模层606,以形成图案化掩模640。间隔物掩模630可以被去除,如图6F所示。然后,图案化掩模640的图像可以被转移到器件层608,以提供图案化的器件层650,如图6G所示。在一个实施例中,图案化的器件层650被置于衬底610上方。
如参考图4所述的,在将间隔物掩模630的图像转移到无定型碳硬掩模层606之前,可能理想的是首先裁切间隔物掩模630,以形成经裁切的间隔物掩模。因此,根据本发明的实施例,一层光刻胶被沉积在间隔物掩模630上和无定型碳硬掩模层606的暴露部分的上方并被图案化。在一个实施例中,通过升华工艺去除用于裁切工艺的光刻胶层,以便不显著影响无定型碳硬掩模层606的暴露部分。
如参考图5所述的,在形成间隔物掩模630时,可能理想的是保留面积保留区域。因此,根据本发明的实施例,一层光刻胶在刻蚀之前被沉积在间隔物形成材料层620的上方并被图案化,而且在无定型碳硬掩模层606的部分顶表面暴露时仍然存在。在一个实施例中,通过升华工艺去除用于面积保留工艺的光刻胶层,以便不显著影响无定型碳硬掩模层606的暴露部分。
因此,公开了用于利用光刻胶模板掩模加倍光刻工艺的频率的方法。根据本发明的实施例,首先提供其上形成有光刻胶层的叠层结构。接着图案化光刻胶层以形成光刻胶模板掩模,并暴露叠层结构的一部分。在一个实施例中,间隔物形成材料层然后被沉积在光刻胶模板掩模上和叠层结构的暴露部分的上方。间隔物形成材料层随后被刻蚀,以形成间隔物掩模并暴露光刻胶模板掩模。在具体实施例中,光刻胶模板掩模最终被去除,并且间隔物掩模的图像被转移到叠层结构。
相关申请交叉引用
此申请要求2007年10月26日递交的美国临时申请No.60/983,058的权益,其通过引用被包括于此。

Claims (17)

1.一种用于图案化膜的方法,包括:
在无定型碳硬掩模层上直接形成光刻胶层,所述无定型碳硬掩模层布置在器件层上;
图案化所述光刻胶层,以形成光刻胶模板掩模并且暴露所述无定型碳硬掩模层的顶表面的第一部分;
将间隔物形成材料层沉积在所述光刻胶模板掩模上并且沉积在所述无定型碳硬掩模层的顶表面的所述第一部分上;
刻蚀所述间隔物形成材料层,以形成间隔物掩模,暴露所述无定型碳硬掩模层的顶表面的第二部分并暴露所述光刻胶模板掩模;
通过热升华工艺去除所述光刻胶模板掩模;以及
将所述间隔物掩模的图像转移到所述无定型碳硬掩模层并且之后转移到所述器件层。
2.如权利要求1所述的方法,其中,所述间隔物形成材料层是通过凝固工艺形成的。
3.如权利要求1所述的方法,其中,所述间隔物形成材料层由氧化硅或掺碳氧化硅构成,并且刻蚀所述间隔物形成材料层以形成所述间隔物掩模包括利用采用选自C4F8、CH2F2和CHF3的气体的干法刻蚀工艺。
4.一种用于图案化膜的方法,包括:
在器件层上形成光刻胶层;
图案化所述光刻胶层,以形成光刻胶模板掩模;
将间隔物形成材料层沉积在所述光刻胶模板掩模上;
刻蚀所述间隔物形成材料层,以形成间隔物掩模并暴露所述光刻胶模板掩模;
将所述光刻胶模板掩模加热到足够高的温度,以通过热升华去除所述光刻胶模板掩模,而不熔融所述器件层或所述间隔物掩模;以及
将所述间隔物掩模的图像转移到所述器件层。
5.如权利要求4所述的方法,其中,加热所述光刻胶模板掩模包括加热到大约550℃的温度。
6.如权利要求4所述的方法,其中,无定型碳硬掩模层被置于所述器件层上方和所述光刻胶层下方,并且所述间隔物掩模的所述图像在将所述图像转移到所述器件层之前被转移到所述无定型碳硬掩模层。
7.如权利要求6所述的方法,其中,所述光刻胶层由选自248nm光刻胶、193nm光刻胶、157nm光刻胶、极端紫外光刻胶、具有二偶氮萘醌光敏剂的酚树脂基体、聚顺异戊二烯和聚肉桂酸乙烯基酯的材料构成。
8.如权利要求6所述的方法,其中,顶部硬掩模层被置于所述无定型碳硬掩模层上方和所述光刻胶层下方,所述间隔物掩模的所述图像在将所述图像转移到所述无定型碳硬掩模层之前被转移到所述顶部硬掩模层,所述顶部硬掩模层由选自氮化硅、无定型硅和多晶硅的材料构成。
9.如权利要求4所述的方法,其中,所述间隔物形成材料层由氧化硅或掺碳氧化硅构成,并且刻蚀所述间隔物形成材料层以形成所述间隔物掩模包括利用采用选自C4F8、CH2F2和CHF3的气体的干法刻蚀工艺。
10.一种用于图案化膜的方法,包括:
在器件层上形成光刻胶层;
图案化所述光刻胶层,以形成光刻胶模板掩模;
将间隔物形成材料层直接凝固在所述光刻胶模板掩模上,所述凝固步骤是将所述间隔物形成材料层积累在相对于用于形成所述间隔物形成材料层的气体前驱体温度较冷的所述光刻胶模板掩模上的步骤,其中,所述光刻胶模板掩模和所述器件层被保持在足够低的温度下,以提供均匀和共形的一层所述间隔物形成材料层;
刻蚀所述间隔物形成材料层,以形成间隔物掩模并暴露所述光刻胶模板掩模;
通过热升华工艺去除所述光刻胶模板掩模;以及
将所述间隔物掩模的图像转移到所述器件层。
11.如权利要求10所述的方法,其中,所述光刻胶模板掩模和所述器件层在所述间隔物形成材料层的整个凝固过程中被保持在0-100℃的温度下。
12.如权利要求10所述的方法,其中,所述间隔物形成材料层由掺碳氧化硅构成,所述掺碳氧化硅具有5-15%的碳原子原子浓度。
13.如权利要求12所述的方法,其中,刻蚀所述间隔物形成材料层以形成所述间隔物掩模包括利用采用选自C4F8、CH2F2和CHF3的气体的干法刻蚀工艺。
14.如权利要求10所述的方法,其中,去除所述光刻胶模板掩模包括将所述光刻胶模板掩模加热到足够高的温度,以通过热升华去除所述光刻胶模板掩模,而不熔融所述器件层或所述间隔物掩模。
15.如权利要求14所述的方法,其中,加热所述光刻胶模板掩模包括加热到大约550℃的温度。
16.如权利要求10所述的方法,其中,无定型碳硬掩模层被置于所述器件层上方和所述光刻胶层下方,并且所述间隔物掩模的所述图像在将所述图像转移到所述器件层之前被转移到所述无定型碳硬掩模层。
17.如权利要求16所述的方法,其中,顶部硬掩模层被置于所述无定型碳硬掩模层上方和所述光刻胶层下方,所述间隔物掩模的所述图像在将所述图像转移到所述无定型碳硬掩模层之前被转移到所述顶部硬掩模层,所述顶部硬掩模层由选自氮化硅、无定型硅和多晶硅的材料构成。
CN2008101751214A 2007-10-26 2008-10-27 利用光刻胶模板掩模的频率加倍 Expired - Fee Related CN101539721B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US98305807P 2007-10-26 2007-10-26
US60/983,058 2007-10-26

Publications (2)

Publication Number Publication Date
CN101539721A CN101539721A (zh) 2009-09-23
CN101539721B true CN101539721B (zh) 2013-05-22

Family

ID=40583392

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101751214A Expired - Fee Related CN101539721B (zh) 2007-10-26 2008-10-27 利用光刻胶模板掩模的频率加倍

Country Status (5)

Country Link
US (1) US8357618B2 (zh)
JP (1) JP5671202B2 (zh)
KR (1) KR101140534B1 (zh)
CN (1) CN101539721B (zh)
TW (1) TWI493598B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7914974B2 (en) * 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
EP2245512B1 (en) 2008-01-29 2019-09-11 Brewer Science, Inc. On-track process for patterning hardmask by multiple dark field exposures
JP5336283B2 (ja) * 2008-09-03 2013-11-06 信越化学工業株式会社 パターン形成方法
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
NL2004545A (en) * 2009-06-09 2010-12-13 Asml Netherlands Bv Lithographic method and arrangement
JP5075897B2 (ja) * 2009-09-25 2012-11-21 株式会社東芝 半導体装置の製造方法
KR101900976B1 (ko) 2010-12-27 2018-09-20 브레우어 사이언스 인코포레이션 개선된 패터닝 요구를 위해 작은 특징 부분(feature)을 패터닝하는 방법
US8841152B2 (en) * 2011-05-19 2014-09-23 Massachusetts Institute Of Technology Method of lift-off patterning thin films in situ employing phase change resists
JP5856543B2 (ja) * 2012-06-27 2016-02-09 東京エレクトロン株式会社 エッチング方法
JP5899082B2 (ja) 2012-08-08 2016-04-06 富士フイルム株式会社 パターン形成方法、及び、これを用いた電子デバイスの製造方法
US20150031207A1 (en) * 2013-07-29 2015-01-29 Applied Materials, Inc. Forming multiple gate length transistor gates using sidewall spacers
KR101860243B1 (ko) * 2013-11-08 2018-05-21 도쿄엘렉트론가부시키가이샤 Euv 리소그래피를 가속화하기 위한 사후처리 방법을 이용한 방법
WO2015109036A1 (en) * 2014-01-15 2015-07-23 Kla-Tencor Corporation Overlay measurement of pitch walk in multiply patterned targets
JP5869057B2 (ja) * 2014-06-30 2016-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
WO2016007303A1 (en) * 2014-07-08 2016-01-14 Tokyo Electron Limited Negative tone developer compatible photoresist composition and methods of use
CN105742286B (zh) * 2014-12-12 2019-07-09 华邦电子股份有限公司 半导体存储装置及其制造方法
JP6259023B2 (ja) * 2015-07-20 2018-01-10 ウルトラテック インク 電極系デバイス用のald処理のためのマスキング方法
CN105467682A (zh) 2016-01-15 2016-04-06 京东方科技集团股份有限公司 膜层结构、其制作方法、显示基板、背光源及显示装置
JP6272949B2 (ja) * 2016-06-06 2018-01-31 東京エレクトロン株式会社 パターン形成方法
CN110267757B (zh) * 2017-04-10 2022-04-19 惠普发展公司,有限责任合伙企业 减少金属层中的应力
CN109390216A (zh) * 2017-08-03 2019-02-26 中芯国际集成电路制造(天津)有限公司 一种半导体器件的形成方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR102374206B1 (ko) * 2017-12-05 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
KR20210018966A (ko) * 2018-07-09 2021-02-18 어플라이드 머티어리얼스, 인코포레이티드 라인 배가를 위한 포토레지스트 조성물
US20220126318A1 (en) * 2020-10-28 2022-04-28 GM Global Technology Operations LLC Method for selective coating application

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62245634A (ja) * 1986-04-17 1987-10-26 Fujitsu Ltd ポジ型レジスト膜の除去方法とその装置
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JPH0626202B2 (ja) * 1987-10-30 1994-04-06 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン パターン付け方法
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP3050965B2 (ja) * 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
JP2792335B2 (ja) * 1992-05-27 1998-09-03 日本電気株式会社 半導体装置の製造方法
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
JPH0982696A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 半導体装置の製造方法および半導体製造装置
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100434110B1 (ko) * 2002-06-04 2004-06-04 삼성전자주식회사 반도체 장치의 제조방법
US6852454B2 (en) * 2002-06-18 2005-02-08 Freescale Semiconductor, Inc. Multi-tiered lithographic template and method of formation and use
JP2004186285A (ja) * 2002-12-02 2004-07-02 Casio Comput Co Ltd 酸化シリコン膜の形成方法およびその装置
JP2004292190A (ja) * 2003-03-25 2004-10-21 Univ Shinshu 二酸化ケイ素薄膜とその製造法
KR20050072877A (ko) 2004-01-07 2005-07-12 엘지전자 주식회사 나노 임프린트 리소그래피의 2-스텝 실리콘 옥사이드 에칭공정
KR100566700B1 (ko) * 2004-01-15 2006-04-03 삼성전자주식회사 반도체 공정에서 포토레지스트 패턴 형성 방법,포토레지스트 패턴 형성용 템플레이트 및 이의 제조 방법.
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7473496B2 (en) * 2004-11-04 2009-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for repairing opaque defects in photolithography masks
JP4888991B2 (ja) * 2005-01-18 2012-02-29 新科實業有限公司 面形状形成方法及び装置、磁気ヘッドの浮上面形成方法及び装置
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7592262B2 (en) * 2007-03-21 2009-09-22 United Microelectronics Corp. Method for manufacturing MOS transistors utilizing a hybrid hard mask
KR100876805B1 (ko) * 2007-05-14 2009-01-09 주식회사 하이닉스반도체 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension

Also Published As

Publication number Publication date
KR101140534B1 (ko) 2012-05-02
US20090111281A1 (en) 2009-04-30
TWI493598B (zh) 2015-07-21
JP2009124134A (ja) 2009-06-04
US8357618B2 (en) 2013-01-22
KR20090042748A (ko) 2009-04-30
TW200935496A (en) 2009-08-16
JP5671202B2 (ja) 2015-02-18
CN101539721A (zh) 2009-09-23

Similar Documents

Publication Publication Date Title
CN101539721B (zh) 利用光刻胶模板掩模的频率加倍
CN101315515B (zh) 利用具有插入区域的间隔物掩模的频率三倍化
US10109486B2 (en) Cut first self-aligned litho-etch patterning
KR100991295B1 (ko) 스페이서 마스크를 이용한 빈도수 배가 방법
US6541360B1 (en) Bi-layer trim etch process to form integrated circuit gate structures
JP5282888B2 (ja) U型トランジスタおよび関連する製造方法
US7989355B2 (en) Method of pitch halving
CN101421824B (zh) 对集成电路进行临界尺寸控制的修整工艺
US8524605B1 (en) Fabrication and mask design methods using spatial frequency sextupling technique
US20090017631A1 (en) Self-aligned pillar patterning using multiple spacer masks
US20160035733A1 (en) Semiconductor circuit structure
CN104681410A (zh) 形成图案的机制
US20090305506A1 (en) Self-aligned dual patterning integration scheme
CN101339361A (zh) 利用间隔物掩模的频率加倍
US8101525B2 (en) Method for fabricating a semiconductor device having a lanthanum-family-based oxide layer
US7799697B2 (en) Patterning method in semiconductor manufacturing process including an array of rectangular blocks and filling features
KR20160117818A (ko) 반도체 소자의 제조 방법
CN1818799B (zh) 光致抗蚀剂层的表面处理方法及光致抗蚀剂层的形成方法
JP2000196016A5 (ja) 半導体装置の製造方法
US6989323B2 (en) Method for forming narrow gate structures on sidewalls of a lithographically defined sacrificial material
US11398377B2 (en) Bilayer hardmask for direct print lithography
CN110707003B (zh) 图案化结构的制作方法
JPH06260483A (ja) 微細配線の形成方法及び微細トランジスタの製法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130522

Termination date: 20141027

EXPY Termination of patent right or utility model