KR100876805B1 - 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법 - Google Patents

나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 나노 임프린트 리소그라피 공정용 템플릿의 제조 방법에 관한 것으로, 기판 상에 크롬층, 중간막 및 포토레지스트막을 순차적으로 형성하는 단계와, 상기 포토레지스트막에 노광 마스크를 이용한 사진 식각 공정을 수행하여 포토레지스트막 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 중간막 패턴을 형성하는 단계와, 상기 중간막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 중간막 패턴과 상기 스페이서 간의 식각 선택비를 이용하여 상기 중간막 패턴을 제거하는 단계와, 상기 스페이서를 식각 마스크로 하여 상기 크롬층 및 기판을 식각하여 템플릿 패턴을 형성하는 단계를 포함한다.

Description

나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법{Template for Nano Imprint Lithography Process and Method of Manufacturing Semiconductor Device Using the Same}
도 1a 내지 도 1d 는 종래 기술에 따른 나노 임프린트 리소그라피 공정을 이용한 반도체 소자의 패턴 형성 방법을 도시하는 단면도이다.
도 2a 내지 도 2c 는 종래 기술에 따른 나노 임프린트 리소그라피 공정용 템플릿의 제조 방법을 도시하는 단면도이다.
도 3a 내지 도 3f 는 본 발명에 따른 나노 임프린트 리소그라피 공정용 템플릿의 제조 방법을 도시하는 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 폴리머층
12a : 폴리머층 패턴 20, 30 : 템플릿
22, 32 : 석영 기판 24, 34 : 크롬층
36 : 중간막 36a : 중간막 패턴
28, 38 : 포토레지스트막 28a, 38a : 포토레지스트 패턴
40 : 스페이서
본 발명은 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자 제조 공정에 적용중인 스페이서 패터닝 기술 (spacer patterning technololy)을 이용하여 차세대 리소그라피 공정으로 개발 중인 나노 임프린트 리소그라피 공정용의 템플릿을 제조하고, 이를 이용하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법에 관한 것이다.
종래 기술에 따른 나노 임프린트 리소그라피 공정을 이용한 반도체 소자의 패턴 형성 방법을 도 1a 내지 도 1d 를 통해 살펴보면 다음과 같다.
도 1a 를 참조하면, 반도체 기판(10) 상부에 나노 임프린트용 폴리머를 도포하여 폴리머층(12)을 형성한다.
도 1b 내지 도 1d 를 참조하면, 형성하고자 하는 패턴이 새겨진 템플릿(20)을 이용하여 반도체 기판(10) 상의 폴리머층(12)에 찍어 원하는 폴리머층 패턴(12a)을 형성한 후 소정 시간 경화시킨 다음, 폴리머층 패턴(12a)으로부터 템플릿(20)을 제거한다.
한편, 종래 기술에 따른 나노 임프린트 리소그라피 공정용 템플릿(20)의 제조 방법은 도 2a 내지 도 2c 를 통해 살펴보면 다음과 같다.
도 2a 를 참조하면, 석영 기판(22) 상에 크롬층(24)을 형성하고, 크롬층(24) 상에 포토레지스트막(28)을 형성한다.
도 2b 를 참조하면, 노광 마스크(미도시)를 이용한 사진 식각공정으로 포토레지스트막(28)을 선택적으로 식각하여 1 : 1 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 포토레지스트막 패턴(28a)을 형성한다.
도 2c 를 참조하면, 포토레지스트막 패턴(28a)을 식각 마스크로 하여 하부의 크롬층(24) 및 석영 기판(22)을 식각하여 1 : 1 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 템플릿(20)을 제조한다.
그런데, 나노 임프린트 리소그라피 공정은 30㎚ 이하의 패턴 형성을 위한 공정이 가능한 장점을 가지고 있으나, 마스크 역할을 하는 템플릿이 1배 배율이기 때문에, 상술한 바와 같이 템플릿 제조시에 실제 구현하고자 하는 패턴 크기와 동일한 크기로 형성해야 하므로, 해상력에 한계를 가질 수 밖에 없다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 스페이서 패터닝 기술을 이용하여 1배 비율의 마스크 역할을 하는 템플릿의 해상력을 향상, 개선시킴으로써, 고집적 반도체 소자의 개발을 가능하게 하는 나노 임프린트 리소그라피 공정용의 템플릿 제조 방법을 제공하는 것을 목적으로 한다.
나아가, 본 발명은 상기에서 제조된 나노 임프린트 리소그라피 공정용의 템플릿을 이용하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법을 제공한다.
기판 상에 크롬층, 중간막 및 포토레지스트막을 순차적으로 형성하는 단계와,
상기 포토레지스트막에 노광 마스크를 이용한 사진 식각 공정을 수행하여 포토레지스트막 패턴을 형성하는 단계와,
상기 포토레지스트 패턴을 식각 마스크로 하여 중간막 패턴을 형성하는 단계와,
상기 중간막 패턴의 측벽에 스페이서를 형성하는 단계와,
상기 중간막 패턴과 상기 스페이서 간의 식각 선택비를 이용하여 상기 중간막 패턴을 제거하는 단계와,
상기 중간막 패턴을 제거한 후 상기 스페이서 사이에 추가 물질층을 형성하는 단계와,
상기 스페이서를 제거하여 물질층 패턴을 형성하는 단계와,
상기 물질층 패턴을 식각 마스크로 하여 상기 크롬층 및 기판을 식각하여 템플릿 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 단계를 포함하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법에 있어서,
상기 포토레지스트 패턴은 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖고,
상기 중간막은 플라즈마 인핸스드 테트라에틸 오르소실리케이트 (PE TEOS) 산화막이고, 그 두께는 100Å 내지 10000Å 이며,
상기 식각 선택비는 상기 스페이서의 식각비에 대한 상기 중간막 패턴의 식각비가 5배 내지 20배이고, 상기 중간막 패턴을 제거하는 공정은 HF 용액을 이용하는 딥 아웃 공정을 수행하고,
상기 포토레지스트 패턴간의 피치는 A 이고, 상기 템플릿 패턴간의 피치는 A/2 인 것과,
상기 중간막 패턴을 제거한 후 상기 스페이서를 포함하는 전체 상부에 추가 물질층을 형성하는 단계와,
상기 스페이서를 제거하여 물질층 패턴을 형성하는 단계와,
상기 물질층 패턴을 식각 마스크로 하여 상기 크롬층 및 기판을 식각하여 템플릿 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에서는 상기 방법에 의해 제조된 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 나노 임프린트 리소그라피 공정을 수행하여 반도체 소자의 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
상기 반도체 소자 제조 방법은 하부 구조를 갖는 반도체 기판 상에 피식각층을 형성하는 단계; 및 상기 템플릿을 이용하여, 상기 층간 절연막 또는 금속막 등의 피식각층에 나노 임프린트 리소그라피 공정을 수행함으로써, 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 소자 제조 방법은 상기 템플릿을 이용하여, 반도체 기판에 리세스 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 3a 내지 도 3f 는 본 발명에 따른 나노 임프린트 리소그라피 공정용 템플릿의 제조 방법을 도시하는 단면도이다.
도 3a 를 참조하면, 석영 기판(32) 상에 크롬층(34)을 형성하고, 크롬층(34) 상에 PE TEOS 산화막을 100Å 내지 10000Å 의 두께로 증착하여 중간막(36)을 형성한다.
다음, 중간막(36) 상부에 포토레지스트막(38)을 형성한다.
도 3b 를 참조하면, 노광 마스크(미도시)를 이용한 사진 식각공정으로 포토 레지스트막(38)을 선택적으로 식각하여 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 포토레지스트막 패턴(38a)을 형성한다.
도 3c 를 참조하면, 포토레지스트막 패턴(28a)을 식각 마스크로 하여 하부의 중간막(36)을 식각하여 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 중간막 패턴(36a)을 제조한다.
도 3d 를 참조하면, 중간막 패턴(36a)을 포함하는 상기 결과물의 전면에 질화막 또는 산화막을 증착한 후, 전면 식각 공정을 수행하여 중간막 패턴(36a)의 측벽에 스페이서(40)를 형성한다.
도 3e 를 참조하면, 중간막 패턴(36a)과 스페이서(40) 간의 식각 선택비를 이용하여 중간막 패턴(36a)을 제거한다.
여기서, 상기 식각 선택비는 스페이서(40)의 식각비에 대한 중간막 패턴(36a)의 식각비가 5배 이상, 바람직하게는 5배 내지 20배인 것이 바람직한데, 이를 구현하기 위해 HF 용액을 이용한 딥 아웃 공정을 수행하여 중간막 패턴(36a)을 제거하는 것이 바람직하다.
도 3f 를 참조하면, 스페이서(40)를 식각 마스크로 하여 크롬층(34) 및 석영 기판(36)을 식각하여 템플릿 패턴을 형성함으로써, 1 : 1 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 템플릿(30)을 제조한다.
이때, 포토레지스트 패턴(38a)간의 피치를 A 라고 하는 경우, 템플릿(30)에 형성된 패턴간의 피치는 A/2 가 된다.
다시 말해, 본 실시 형태에 따르면 본 발명에서는 1배 비율의 마스크 역할을 하는 템플릿의 해상력을 2배로 향상시킬 수 있음을 알 수 있다.
상기한 본 발명의 나노 임프린트 리소그라피 공정용 템플릿을 제조하는 방법은 100㎚ 이하의 크기를 갖는 패턴에 적용이 가능하다.
또한, 상기 공정 중 스페이서(40)를 형성한 후 스페이서(40) 사이에 추가의 물질층을 형성하고 나서, 스페이서(40)를 제거하여 추가의 물질층 패턴을 형성한다.
그 다음, 상기 남겨진 추가의 물질층 패턴을 마스크로 크롬층(34) 및 석영 기판(36)을 식각하여 템플릿 패턴을 형성하는 방법인 네거티브 스페이서 패터닝 기술을 이용할 수도 있다.
또한, 본 발명의 나노 임프린트 리소그라피 공정용 템플릿을 제조시 추가 마스크 공정을 더 수행함으로써, 주변회로 영역 혹은 2차원 패턴을 형성하는 것이 가능하다.
또한, 본 발명에서는 상기 방법에 의해 제조된 나노 임프린트 리소그라피 공정용 템플릿을 이용하여 나노 임프린트 리소그라피 공정을 수행함으로써, 반도체 소자의 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
다시 말해, 본 발명에서는 상기 방법에 의해 제조된 나노 임프린트 리소그라피 공정용 템플릿을 이용함으로써, 층간 절연막을 패터닝하거나 금속 패턴 형성을 위한 공정시 패턴의 크기 축소가 가능하다.
구체적으로, 상기 반도체 소자 제조 방법은 소정의 하부 구조를 갖는 반도체 기판 상에 피식각층을 형성하는 단계와, 상기 템플릿을 이용하여 상기 층간 절연막 또는 금속막 등의 피식각층에 나도 임프린트 리소그라피 공정을 수행하여 패턴 크기가 축소된 피식각층 패턴을 형성할 수 있다.
또한, 상기 반도체 소자 제조 방법은 상기 템플릿을 이용하여, 반도체 기판 의 소정 영역에 패턴 크기가 축소된 리세스 패턴을 형성할 수 있다.
한편, 본 발명의 바람직한 실시 형태는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이 스페이서 패터닝 기술을 이용하는 본 발명에 따른 나노 임프린트 리소그라피 공정용 템플릿을 제조하는 방법에 의하면, 나노 임프린트 리소그라피 공정의 단점 중 하나인 1배 비율의 마스크 역할을 하는 템플릿의 해상력을 향상, 개선시킬 수 있어, 고집적 반도체 소자의 개발을 가능하게 한다.

Claims (12)

  1. 기판 상에 크롬층, 중간막 및 포토레지스트막을 순차적으로 형성하는 단계;
    상기 포토레지스트막에 노광 마스크를 이용한 사진 식각 공정을 수행하여 포토레지스트막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 중간막 패턴을 형성하는 단계;
    상기 중간막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 중간막 패턴과 상기 스페이서 간의 식각 선택비를 이용하여 상기 중간막 패턴을 제거하는 단계;
    상기 중간막 패턴을 제거한 후 상기 스페이서 사이에 추가 물질층을 형성하는 단계;
    상기 스페이서를 제거하여 물질층 패턴을 형성하는 단계; 및
    상기 물질층 패턴을 식각 마스크로 하여 상기 크롬층 및 기판을 식각하여 템플릿 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿을 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  3. 제 1 항에 있어서,
    상기 중간막은 플라즈마 인핸스드 테트라에틸 오르소실리케이트 산화막인 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  4. 제 1 항에 있어서,
    상기 중간막의 두께는 100Å 내지 10000Å 인 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  5. 제 1 항에 있어서,
    상기 식각 선택비는 상기 스페이서의 식각비에 대한 상기 중간막 패턴의 식각비가 5배 내지 20배인 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  6. 제 5 항에 있어서,
    상기 중간막 패턴을 제거하는 공정은 HF 용액을 이용하는 딥 아웃 공정을 수행하는 것을 특징으로 하는 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트 패턴간의 피치는 A 이고, 상기 템플릿 패턴간의 피치는 A/2 인 것을 특징으로 나노 임프린트 리소그라피 공정용 템플릿 제조 방법.
  8. 제 1 항 기재의 방법에 의해 제조된 나노 임프린트 리소그라피 공정용 템플릿.
  9. 제 1 항 기재의 방법에 의해 제조된 템플릿을 이용한 나노 임프린트 리소그라피 공정을 수행하여 반도체 소자의 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 방법은
    하부 구조를 갖는 반도체 기판 상에 피식각층을 형성하는 단계; 및
    상기 제 1 항 기재의 방법에 의해 제조된 템플릿을 이용하여, 상기 피식각층에 나도 임프린트 리소그라피 공정을 수행하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 피식각층은 층간 절연막 또는 금속막인 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 9 항에 있어서,
    상기 방법은 제 1 항 기재의 방법에 의해 제조된 템플릿을 이용하여, 반도체 기판에 리세스 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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