CN102915950B - 在半导体器件上同时制作通孔和沟槽的方法 - Google Patents
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Abstract
本发明公开了一种在半导体器件上同时制作通孔和沟槽的方法，该方法包括：在半导体器件上提供一介质层上沉积金属硬掩膜层，在金属硬掩膜层上沉积硬掩膜层，提供具有沟槽图案及通孔图案的印章；将具有沟槽图案及通孔图案的印章压印在具有硬掩膜层和金属硬掩膜层的介质层上；以在介质层上的该压印沟槽图案及通孔图案为掩膜，刻蚀介质层，在介质层中形成沟槽和通孔。本发明可以避免两次光刻工艺，在半导体器件上同时制作通孔和沟槽。
Description
技术领域
本发明涉及半导体器件的制作领域，特别涉及一种在半导体器件上同时制作通孔和沟槽的方法。
背景技术
在半导体器件的后段制作工艺中，包括在半导体器件的金属互连层中制作通孔和沟槽的方法，也就是在以二氧化硅或低介电常数材料为材料的介质层中形成通孔和沟槽。这样，在后续工艺中用金属填充所形成通孔和沟槽，抛光后形成金属互连线。
在半导体器件的传统工艺中，制作通孔和沟槽时都是采用分步式的方法进行。随着半导体技术的发展，在制作通孔和沟槽时，由于金属硬掩膜相比于的氮化硅为材料的硬掩膜，在光刻过程中相对于介质层有更高的选择比，所以被广泛使用。图1为现有技术制作通孔和沟槽的方法流程图，结合图2a～2d所示的现有技术制作通孔和沟槽的过程剖面结构示意图，进行详细说明：
步骤101、在半导体器件上提供一介质层11，在介质层11上沉积金属硬掩膜层12，在金属硬掩膜层12上形成具有沟槽图案的硬掩膜层13，如图2a所示；
在本步骤中，金属硬掩膜层12可以为氮化钛层或氮化硼层，也可以为钛硼的氮化混合物层；
在本步骤中，在介质层11的下方为已经制作好的金属互连层或者半导体器件的器件层；
在本步骤中，具有沟槽图案的硬掩膜层13的形成过程为：沉积硬掩膜层13，一般为氮化硅后，在其上涂覆光阻胶层，然后采用沟槽图案的光罩对光阻胶层曝光及显影，在光阻胶层上形成沟槽图案，以具有沟槽图案的光阻胶层为掩膜，对硬掩膜层13进行刻蚀后，去除光阻胶层，形成具有沟槽图案的硬掩膜层13；
步骤102、以具有沟槽图案的硬掩膜层13的掩膜，刻蚀金属硬掩膜层12，形成具有沟槽图案的金属硬掩膜层12，刻蚀完成后，去除剩余的具有沟槽图案的硬掩膜层13，如图2b所示；
本步骤的俯视图如图3a所示；
步骤103、在裸露的介质层11及具有沟槽图案的金属硬掩膜层12的表面沉积第二硬掩膜层14，覆盖住具有沟槽图案的金属硬掩膜层12，然后第二硬掩膜层14上形成具有通孔图案的第二光阻胶层15，如图2c所示；
在本步骤中，具有通孔的第二光阻胶层15的形成过程为：在第二硬掩膜层14涂覆第二光阻胶层，采用通孔图案的光罩对第二光阻胶层15曝光及显影，在第二光阻胶层15上形成通孔图案；
在本步骤中，具有通孔的第二光阻胶层15及第二硬掩膜层14的厚度要满足在后续刻蚀通孔完成后第二硬掩膜层14被正好消耗完，或没有被消耗完；
本步骤的俯视图如图3b所示；
步骤104、以具有通孔图案的第二光阻胶层15为掩膜，依次刻蚀第二硬掩膜层14及介质层11，在介质层11形成通孔后，去除剩余的第二硬掩膜层14，然后再以具有沟槽图案的金属硬掩膜层12为掩膜，刻蚀介质层11，形成沟槽，如图2d所示。
虽然采用图1的方法可以在介质层形成通孔和沟槽，但是过程比较复杂，需要经过两次的光刻工艺，且分步实现，耗费时间及成本。
发明内容
有鉴于此，本发明提供一种在半导体器件上同时制作通孔和沟槽的方法，该方法能够避免两次光刻工艺，在半导体器件上同时制作通孔和沟槽。
本发明的技术方案是这样实现的：
一种在半导体器件上同时制作通孔和沟槽的方法，该方法包括：
在半导体器件上提供一介质层上沉积金属硬掩膜层，在金属硬掩膜层上沉积硬掩膜层，提供具有沟槽图案及通孔图案的印章；
将具有沟槽图案及通孔图案的印章压印在具有硬掩膜层和金属硬掩膜层的介质层上；
以在介质层上的该压印沟槽图案及通孔图案为掩膜，刻蚀介质层，在介质层中形成沟槽和通孔。
所述金属硬掩膜层的厚度满足经过压印后，剩余的所述金属硬掩膜层厚度保证在介质层刻蚀沟槽完成之前不会被消耗完。
所述金属硬掩膜层的厚度为100～500埃。
所述压印之后，在刻蚀之前，还包括：
在介质层上的硬掩膜层被完全压印掉，在介质层上的沟槽区域留有金属硬掩膜层，在介质层上的通孔区域没有金属硬掩膜层，在介质层上的通孔区域表面被压印。
所述金属硬掩膜层为氮化钛层、氮化硼层、或者硼和钛的混合氮化物。
从上述方案可以看出，本发明提供的方法采用纳米压印(Nano-imprint)方式同时将沟槽图案及通孔图案压印在具有金属硬掩膜的半导体器件的介质层上，然后再以该压印沟槽图案及通孔图案刻蚀介质层，在介质层中形成沟槽和通孔。这样，就可以避免两次光刻工艺，在半导体器件上同时制作通孔和沟槽。
附图说明
图1为现有技术制作通孔和沟槽的方法流程图；
图2a～2d为现有技术制作通孔和沟槽的过程剖面结构示意图；
图3a为图1的步骤102所制作结构的俯视结构示意图；
图3b为图1的步骤103所制作结构的俯视结构示意图；
图4为本发明提供的同时制作通孔和沟槽的方法流程图；
图5a～图5c为本发明提供的同时制作通孔和沟槽的过程剖面结构示意图；
图6为图4的步骤402所制作结构的俯视结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
从背景技术可以看出，在介质层制作通孔和沟槽时，需要采用两次光刻工艺分别在介质层的金属硬掩膜上形成沟槽图案及在金属硬掩膜层上的光刻胶层(如果有硬掩膜层还包括硬掩膜层)上形成通孔图案，然后再根据这两个图案刻蚀介质层形成沟槽和通孔。这个过程步骤比较多且复杂，增加了在介质层制作通孔和沟槽的时间。为了解决这个问题，本发明将纳米压印方式引入到介质层制作通孔和沟槽的过程中，也就是同时将沟槽图案及通孔图案压印在具有金属硬掩膜的半导体器件的介质层上，然后再以该压印沟槽图案及通孔图案刻蚀介质层，在介质层中形成沟槽和通孔，这样，就避免两次光刻工艺，在半导体器件上同时制作通孔和沟槽。
其中，纳米压印方式是采用高分辨率电子束等方法将结构复杂的纳米级结构图案制作在印章上，然后用具有纳米级结构图案的印章使得聚合物材料变形而在聚合物材料上形成纳米级结构图案。在具体实现上，可以采用热压印方式，即纳米级结构图案被转移到热化的聚合物材料上，然后聚合物材料玻璃化温度以下固化后，在聚合物材料上形成纳米级结构图案；也可以采用紫外压印工艺，即通过紫外光聚合将纳米级结构图案固化到聚合物材料上。
在本发明中，聚合物材料为介质层上的金属硬掩膜及金属硬掩膜上的硬掩膜层。
图4为本发明提供的同时制作通孔和沟槽的方法流程图，结合图5a～图5c所示的本发明提供的同时制作通孔和沟槽的过程剖面结构示意图，进行详细说明：
步骤401、在半导体器件上提供一介质层11，在介质层11上沉积金属硬掩膜层12，在金属硬掩膜层12上沉积硬掩膜层22，提供具有沟槽图案及通孔图案的印章23，如图5a所示；
在本步骤中，金属硬掩膜层12的厚度要确保后续经过压印后，剩余的金属硬掩膜层12厚度仍然保证在介质层11刻蚀沟槽完成之前不会被消耗完，比如可以设置为100～500埃；
步骤402、将具有沟槽图案及通孔图案的印章23压印在具有硬掩膜层22和金属硬掩膜层12的介质层11上，如图5b所示；
在本步骤中，在压印后，在介质层11上的硬掩膜层22被完全压印掉，在介质层11上的沟槽区域还留有金属硬掩膜层12，在介质层11上的通孔区域没有金属硬掩膜层12，在介质层11上的通孔区域表面也被压印了；
本步骤的俯视图如图6所示；
步骤403、以在介质层11上的该压印沟槽图案及通孔图案为掩膜，刻蚀介质层11，在介质层11中形成沟槽和通孔，如图5c所示。
在上述过程中，金属硬掩膜层12可以为氮化钛层或氮化硼层，也可以为硼和钛的混合氮化物。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (4)
1.一种在半导体器件上同时制作通孔和沟槽的方法，该方法包括：
在半导体器件上提供一介质层上沉积金属硬掩膜层，在金属硬掩膜层上沉积硬掩膜层，提供具有沟槽图案及通孔图案的印章；
将具有沟槽图案及通孔图案的印章压印在具有硬掩膜层和金属硬掩膜层的介质层上；
在介质层上的硬掩膜层被完全压印掉，在介质层上的沟槽区域留有金属硬掩膜层，在介质层上的通孔区域没有金属硬掩膜层，在介质层上的通孔区域表面被压印；以在介质层上的该压印沟槽图案及通孔图案为掩膜，刻蚀介质层，在介质层中形成沟槽和通孔。
2.如权利要求1所述的方法，其特征在于，所述金属硬掩膜层的厚度满足经过压印后，剩余的所述金属硬掩膜层厚度保证在介质层刻蚀沟槽完成之前不会被消耗完。
3.如权利要求2所述的方法，其特征在于，所述金属硬掩膜层的厚度为100～500埃。
4.如权利要求1所述的方法，其特征在于，所述金属硬掩膜层为氮化钛层、氮化硼层、或者硼和钛的混合氮化物。
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