CN109786220A - 半导体结构的形成方法 - Google Patents

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陈玺中
林志轩
赵家忻
邱意为
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Abstract

本发明实施例说明改善图案化于光刻胶上的结构于光刻后的关键尺寸一致性的方法。可形成层状物于一或多个印刷结构中，接着蚀刻层状物以改善所有结构的整体关键尺寸一致性。举例来说，方法包括将材料层置于基板上，并将光刻胶置于材料层上。图案化光刻胶以形成具有第一关键尺寸的第一结构，与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸。此外，以一或多个沉积与蚀刻的循环形成层状物于第二结构中，以形成调整的第二关键尺寸，且调整的第二关键尺寸约略等于第一关键尺寸。

Description

半导体结构的形成方法
技术领域
本发明实施例关于半导体结构的形成方法，更特别关于采用层状物，以改善印刷于光刻胶上的结构于光刻后的关键尺寸一致性。
背景技术
在光刻步骤中，自掩模将图案转移至晶圆上的光刻胶。转移的图案可包含几何结构，比如不同宽度的线路、不同形状(如圆形、椭圆形、矩形、或类似形状)与尺寸的开口、或类似物。每一结构的尺寸可由其关键尺寸所定义。以圆形开口为例，关键尺寸可为开口的宽度。
发明内容
本发明一实施例提供的半导体结构的形成方法，包括：将材料层置于基板上；将光刻胶置于材料层上；图案化光刻胶以形成具有第一关键尺寸的第一结构与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸；以及以一或多个沉积与蚀刻的循环形成碳层于第二结构中，以形成调整的第二关键尺寸，且调整的第二关键尺寸约略等于第一关键尺寸，其中沉积与蚀刻的循环包括：沉积第一碳层于第一结构中，并沉积第二碳层于第二结构中，其中第二碳层比第一碳层厚；以及蚀刻第一结构中的第一碳层与第二结构中的第二碳层。
附图说明
图1是一些实施例中，改善光刻胶上的印刷结构的关键尺寸一致性的方法的流程图。
图2是一些实施例中，三层光刻胶的剖视图。
图3是一些实施例中，光刻胶层中的椭圆形接点开口的上视图。
图4是一些实施例中，光刻胶层装的沟槽接点开口的上视图。
图5至7是一些实施例中，具有不同关键尺寸的结构的剖视图。
图8是一些实施例中，蚀刻步骤之后具有约略相同关键尺寸的结构的剖视图。
图9是一些实施例中，由于沉积介电层之后的关键尺寸不一致而具有不同关键尺寸的结构的剖视图。
图10是一些实施例中，氩溅镀步骤之后具有约略相同关键尺寸的结构的剖视图。
图11是一些实施例中，具有类似关键尺寸的接点开口的剖视图。
其中，附图标记说明如下：
AB剖线
CD300、CD300’、CD310、CD310’、CD310”、CD400、CD410关键尺寸
H、H’ 高度
100 方法
110、120、130、140 步骤
200 基板
210 材料层
220 底抗反射涂层
230 光刻胶层
300 第一结构
310 第二结构
400、410 沟槽开口
500、510、520 图案化光刻胶结构
600 碳层
900 介电层
910、920 悬垂物
1100、1110 接点开口
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种例子中可重复标号。
此外，空间性的相对用语如「下方」、「其下」、「下侧」、「上方」、「上侧」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关是。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90或其他角度，因此方向性用语仅用以说明图示中的方向。
用语「约略(nominal)」是指用于构件或制程步骤所欲的目标，特性数值或参数，在产品的设计阶段时己设定好，连同设定所欲数值的上下限范围。数值的范围一般来自于制程中的轻微变动或公差(tolerances)。
此处所用的用语「约」指的是可依半导体装置相关的特定技术节点改变的给定数值。依据特定技术节点，用语「约」所指的给定数值可具有10-30％的数值变化(比如数值的±10％、±20％、或±30％)。
在光刻光刻步骤中，自掩模将图案转移至晶圆上的光刻胶的区域。转移的图案可包含几何结构，比如不同宽度的线路、不同形状(如圆形、椭圆形、矩形、或类似形状)与尺寸的开口、或类似物。每一结构的尺寸可由其关键尺寸所定义。举例来说，关键尺寸可对应结构的一或多个尺寸。以圆形开口为例，关键尺寸可为开口的宽度。对线路而言，关键尺寸可为线路宽度。
当掩模图案上约略相同尺寸(如约略相同关键尺寸)的结构群，转移至晶圆上的光刻胶时，可预期印刷(如转移)的结构具有约略相同的尺寸。换言的，对约略相同尺寸的结构群而言，光刻胶其整个印刷区的关键尺寸不一致性应为0。在光刻后测量关键尺寸(如显影后检测关键尺寸的测量值)，可显示光刻胶的印刷区中及/或整个晶圆的结构群的关键尺寸不一致的等级。
在蚀刻步骤后，可能因蚀刻参数如蚀刻制程的不一致与蚀刻负载效应(比如蚀刻速率取决于结构在晶粒或晶圆上的位置与结构密度)，造成关键尺寸的不一致问题恶化。在显影光刻胶之后，若关键尺寸不一致而无法符合设计的容忍度或限制，则需对晶圆重工(比如剥除光刻胶并以不同聚焦深度条件重复光刻制程)。然而整片晶圆的层状厚度不一致或与光刻制程相关或不相关的其他限制，光刻步骤后可能无法达到可接受的关键尺寸一致性。
本发明实施例关于采用层状物，以改善印刷于光刻胶上的结构于光刻后的关键尺寸一致性。在一些实施例中，层状物的沉积方法采用一或多个沉积与蚀刻的循环。在一些实施例中，层状物为采用四氟化碳或氟仿搭配氢气/氮气的混合物的等离子体制程所沉积的碳膜。碳膜的蚀刻方法可为低频与低功率等离子体制程，其采用氧气与氮气的混合物。在一些实施例中，层状物为采用硅烷与氧气的高压化学气相沉积制程所沉积的介电膜(如氧化硅)。介电膜的蚀刻方法可为氩离子溅镀制程。
图1是一些实施例中，改善图案化于光刻胶层上的结构的光刻后的关键尺寸一致性的方法100的流程图。本发明实施例不限于所述步骤，且其他步骤亦属本发明实施例的构思与范围。应理解的是，可进行额外步骤。此外，不必进行此处提供的所有步骤。此外可同时进行一些步骤，或以不同于图1所示的顺序进行一些步骤。在一些实施方式中，可额外进行一或多个其他步骤，或将此处所述的步骤取代为一或多个其他步骤。为了说明目的，将以图2至10所示的实施例说明方法100。然而方法100不限于这些实施例。
如图1与2所示，方法100一开始的步骤110提供材料层210于基板200上，并提供光刻胶层230于材料层210上的底抗反射涂层220上。在一些实施例中，基板200为裸半导体基体晶圆、具有鳍状物于其上的裸半导体基体晶圆、绝缘层上半导体晶圆的顶层、具有鳍状物于其上的绝缘层上半导体晶圆的顶层、或部分制作(或完成制作)的半导体晶圆(包含之前形成的层状物如前段制程、中段制程、及/或后段制程形成的层状物)。在一些实施例中，基板200的组成为硅或(i)另一半导体元素如锗；(ii)半导体化合物如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；(iii)半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或(iv)上述的组合。
在一些实施例中，材料层可为单层或一或多层的堆叠。开口可形成于材料层210中。在一些实施例中，材料层210可为图案转换层如硬遮罩。在一些实施例中，材料层210可为牺牲层。材料层可为层间介电层如介电常数低于3.9的低介电常数介电层、氮化硅、氧化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、或未掺杂的氧化物。材料层210可为掺杂碳的氧化硅、旋转涂布介电层、掺杂氮的碳化硅的低介电常数的介电层、掺杂氧的碳化硅的低介电常数的介电层、氮化硅的低介电常数的介电层、或氧化硅的低介电常数的介电层。材料层210可为富勒烯为主的旋转涂布碳材，其与氧化物层相较具有改良的蚀刻特性(比如增加蚀刻速率或蚀刻选择性)。在一些实施例中，材料层210可为前述材料或任何其他材料的组合，而开口可由蚀刻制程形成于材料层210中。
在形成光刻胶层230之前，旋转涂布底抗反射涂层220于材料层210上。底抗反射涂层220可抑制后续紫外线或极紫为线曝光光刻胶层230时的反射，并使不想要的驻波最小化。驻波会增加图案化光刻胶结构的边缘粗糙度。底抗反射涂层220可作为填充物以填入材料层210的上表面的微小缺陷，因此可形成平坦表面，其上可形成光刻胶层230。在一些实施例中，底抗反射涂层220可为硅的抗反射涂层。
在一些实施例中，光刻胶层230、底抗反射涂层220、与材料层210可一并视作三层光刻胶。
在方法100的步骤120中，图案化光刻胶层230以形成具有第一关键尺寸的第一结构，与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸。在一些实施例中，第一关键尺寸与第二关键尺寸设计为约略相同。但因图案转移误差及/或关键尺寸不一致的问题，第一关键尺寸可能小于第二关键尺寸，造成光刻胶层230中印刷的第一结构与第二结构具有不同的关键尺寸。在一些实施例中，第一关键尺寸与第二关键尺寸之间的差异可介于约1nm至约5nm之间，例如约2nm。在一些实施例中，第一结构与第二结构的关键尺寸可介于约10nm至约20nm之间。
图案化光刻胶层230的方法可包含多个步骤。旋转涂布光刻胶层230于底抗反射涂层220上。光刻胶层230为曝光至紫外线或极紫外线时，对显影溶液的溶解度产生变化的化合物。制作半导体时的光刻胶，其目的在后续蚀刻步骤时保护下方材料(如材料层)的部分，可辅助将掩模图案转移至晶圆。举例来说，光刻胶层230可为有机化合物。在一些实施例中，光刻胶层230的厚度可介于约100nm至约200nm之间。上述厚度范围仅用以举例而非局限本发明实施例。可依据前述的设计布局图案化光刻胶层230，以形成第一结构与第二结构。
举例来说，可依据掩模上的图案将光刻胶的不同区域曝光至紫外线或极紫外线，以图案化光刻胶层230。曝光后烘烤可起始光刻胶层230中的化学反应。化学反应可改变光刻胶层230的曝光区域的溶解度。对负型光刻胶而言，曝光区域交联硬化而不溶于显影溶液中。对正型光刻胶而言，未曝光区交联硬化而不溶于显影溶液中。换言的，对负型的光刻胶层230而言，不移除曝光区域。对正型的光刻胶层230而言，移除曝光区域。
在曝光步骤之后，显影光刻胶层230。在显影步骤中，将光刻胶层230暴露至显影溶液，使显影溶液溶解光刻胶层230中的未交联区，以形成第一结构与第二结构。光刻胶层230中的不溶解区域可为曝光区或未曝光区，端视光刻胶种类(如负型或正型)而定。在显影步骤之后，以去离子水冲洗并干燥基板(如基板200)。进行显影后热烘烤(即已知的硬烘烤)可蒸发任何残留溶剂，并硬化图案化光刻胶层230。用于正型光刻胶与负型光刻胶的约略硬烘烤温度，可分别为约130℃与150℃。
图3与图4是图1的上视图，是图案化光刻胶层230之后，可能形成的不同例示性形态的第一结构与第二结构。举例来说，可图案化图3中的光刻胶层230，以形成椭圆形接点开口(如第一结构300与第二结构310)于光刻胶层230中。在一些实施例中，由于关键尺寸不一致，第一结构300与第二结构310(如椭圆形接点开口)分别具有不同的关键尺寸CD300与CD310。举例来说，关键尺寸CD310可比关键尺寸CD300多约3nm。在一些实施例中，第一结构300与第二结构310(如椭圆形接点开口)露出下方的底抗反射涂层220。在一些实施例中，第一结构300与第二结构310可为圆形开口、沟槽、线路、或上述的组合。
在一些实施例中，图4为图1的上视图，其中图案化的第一结构与第二结构为光刻胶层230中的沟槽开口400与410。沟槽开口400与410分别具有关键尺寸CD400与CD410。由于关键尺寸不一致，沟槽开口400与410分别具有不同的关键尺寸CD400与CD410。此外，沟槽开口400与410露出下方的底抗反射涂层220。
举例来说，第一结构300与第二结构310可为图3中的椭圆形开口。依据此处所述的内容，第一结构与第二结构可具有其他上述形状。这些形状亦属本发明的构思与范围。下述椭圆形的接点开口即第一结构300与第二结构310。
图5是一些实施例中，沿着图3中剖线AB的剖视图。在一些实施例中，椭圆形的接点开口如第一结构300与第二结构310的高度H介于约0.5nm至约5nm之间。如上所述，由于关键尺寸不一致，关键尺寸CD300可小于关键尺寸CD310。举例来说，关键尺寸CD300可为约14nm，而关键尺寸CD310可为约17nm。在一些实施例中，图案化光刻胶层230形成图案化光刻胶结构500、510、与520，其形成第一结构300与第二结构310。在一些实施例中，图案化光刻胶层230之后可形成超过一个第一结构300与超过一个第二结构310。
在一些实施例中，关键尺寸CD300与CD310可分别视作图案化光刻胶结构500与510之间的空间与图案化光刻胶结构510与520之间的空间。举例来说，关键尺寸CD300可视作图案化光刻胶结构500与510之间的第一空间，而关键尺寸CD310可视作图案化光刻胶结构510与520之间的第二空间。
在显影步骤之后可进行清洁步骤，以自第一结构300与第二结构310中的底抗反射涂层220的露出表面移除残留光刻胶。清洁步骤为蚀刻制程，其采用氧等离子体、氧与四氟化碳混合物的等离子体、氮等离子体、或一氧化碳，以烧除残留的光刻胶。残留的的光刻胶会影响后续的蚀刻步骤，造成材料层210中未蚀刻接点开口。清洁制程的副作用是亦自图案化光刻胶结构500、510、与520移除光刻胶材料。以图6为例，清洁制程可能使第一结构300与第二结构310自高度H降低至高度H’，并分别使第一结构300与第二结构310自关键尺寸CD300与CD310增加至关键尺寸CD300’与CD310’。在一些实施例中，清洁制程之后的关键尺寸改变可介于0nm至约2nm之间。在一些实施例中，清洁制程可提供第一结构300与第二结构310更垂直的侧壁，如图6所示。
在方法100的步骤130中，形成碳层于第二结构310中，因此第二结构310的第二关键尺寸(如关键尺寸CD310’)约略等于第一结构300的第一关键尺寸(如关键尺寸CD300’)。在一些实施例中，进行一或多个沉积/蚀刻循环可达上述效果。在沉积/蚀刻循环时，沉积碳层于第一结构300与第二结构310的侧壁表面上与图案化光刻胶结构(如图案化光刻胶结构500、510、与520)上，接着蚀刻碳层直到关键尺寸CD310’约略等于关键尺寸CD300’。在步骤130之后可改善关键尺寸一致性，因为第一结构与第二结构(如第一结构300与第二结构310)的关键尺寸(如关键尺寸CD300’与CD310’)约略相同。
在一些实施例中，碳层为非晶碳膜，其包含少量的氢与氟。在一些实施例中，碳层的沉积方法采用等离子体化学气相沉积制程。举例来说，等离子体的频率范围介于约40MHz至约80MHz之间，其采用的反应物气体混合物可为氟仿与氮气、氟仿与氢气、四氟化碳与氮气、或四氟化碳与氢气。在一些实施例中，等离子体增强化学气相沉积制程的压力可介于约60mTorr至约200mTorr之间。氟仿或四氟化碳气体的流速可为约80sccm，且氮气或氢气的流速可为约50sccm。在沉积时，可经由静电晶圆座施加约-150V的负偏压至基板200。在一些实施例中，等离子体功率可为约250瓦。在一些实施例中，20秒的沉积步骤可产生厚约0.5nm至约5nm的碳层。
图7是一些实施例中，沉积碳层600于图6的结构上之后的附图。由于第一结构300与第二结构310之间的尺寸差异，沉积于第二结构310中的碳层600较厚，而沉积于第一结构300中的碳层较薄。此厚度差异分别与第一结构300与第二结构310中(如底抗反射涂层220上)的碳层600其底部覆盖率相关，以及图案化光刻胶结构500、510、与520上的碳层600其侧壁覆盖率相关。这是因为反应物气体(如氟仿、四氟化碳、氢气、与氮气)扩散至较小结构(如第一结构300)中的速率较慢，而扩散至较大结构(如第二结构310)中的速率较快。如此一来，第一结构300中碳层600的沉积速率，比第二结构310中碳层600的沉积速率慢。图案化光刻胶结构500、510、与520的区域(如上表面)上碳层600的厚度可约略相同。在一些实施例中，可调整化学气相沉积制程条件如制程压力、等离子体功率、等离子体频率、或其他参数，以微调碳层600于第一结构300与第二结构310中的沉积速率。
如图8所示的一些实施例，后续蚀刻步骤以相同的蚀刻速率，自第一结构与第二结构移除沉积的碳层600的部分。举例来说，由于第一结构300与第二结构310中的碳层600的厚度差异，蚀刻步骤可自(i)第一结构300与第二结构310的底部(即底抗反射涂层220上)，以及(ii)第一结构300的侧壁表面(如图案化光刻胶结构500与510的侧壁表面)移除碳层600。由于沉积于第二结构310中的碳层600较厚，因此可同时自第二结构310的侧壁表面(如图案化光刻胶结构510与520的侧壁表面)部分地移除碳层600。由于第一结构300与第二结构310之间的碳层厚度差异，蚀刻制程自上述结构移除碳层600的蚀刻速率相同。如此一来，第一结构300的关键尺寸CD300’维持不变，而第二结构310由关键尺寸CD310’缩小至关键尺寸CD310”。
在一些实施例中，蚀刻步骤包括低功率与低频的等离子体制程。举例来说，等离子体功率可介于约50瓦至约150瓦之间，而等离子体频率可介于约5MHz至约40MHz之间。可用气体包含氧气与氮气的混合物，且氧气与氮气的比例介于约2至5之间。较高的氮含量(比如氧气与氮气的比例近似2)可让物理蚀刻增加至高于化学蚀刻。较高的氮含量亦可增加非等向蚀刻，比如对水平表面的移除速率高，且对垂直表面如图案化光刻胶结构500、510、与520的侧壁的移除速率低。在一些实施例中，蚀刻时间小于10秒。
在一些实施例中，单一的碳层沉积步骤与单一的蚀刻步骤结合成方法100中的一循环。可重复额外循环，直到关键尺寸CD310“约略等于关键尺寸CD310’。在一些实施例中，最佳循环次数能确保每一关键尺寸可提供最佳的关键尺寸一致性。额外循环可能劣化关键尺寸一致性。举例来说但不限于此，对14nm的关键尺寸CD300与17nm的关键尺寸CD310而言，沉积与蚀刻的循环次数可介于8至10次，以达最佳的关键尺寸一致性。在一些实施例中，可原位进行碳层的沉积与蚀刻步骤(比如在步骤之间不会破真空)。
在一些实施例中，可采用介电层取代碳层600。可沉积介电层后蚀刻介电层。在一些实施例中，介电层可为高压化学气相沉积所沉积的氧化硅，其沉积温度介于约240℃至约450℃之间，且制程压力介于约10Torr至约30Torr之间。硅烷与氧气可作为沉积氧化硅的反应物气体。由于高压化学气相沉积制程的低阶梯覆盖率与高沉积速率(比如非顺应性地沉积于结构的底部与侧壁表面)，形成的氧化硅层产生大悬垂于结构上且具有小关键尺寸，比如第一结构300。如此一来，与第二结构310的侧壁表面与下表面上的介电层厚度相较，第一结构300的侧壁表面与下表面上的介电层厚度受到限制。
图9是一些实施例中，采用高压化学气相沉积制程沉积介电层900于图6的结构上之后的附图。如上所述，悬垂物910与悬垂物920分别位于第一结构310与第二结构320上。第一结构300上的悬垂物910可避免反应物到达下表面与侧壁表面，因此只有限制量的介电层900可沉积于这些表面上。与此相较，对第二结构310而言，其关键尺寸CD310’大于关键尺寸CD300’，因此悬垂物920的影响有限，因此可沉积较厚的介电层900于第二结构310的下表面与侧壁表面上。
在一些实施例中，可采用非原位制程，以相同的蚀刻速率自第一结构300与第二结构310回蚀刻悬垂物并移除沉积的介电层900的部分，使第一结构300与第二结构310各自的关键尺寸约略相同。举例来说，图10显示第一结构300的关键尺寸CD300’与第二结构310的关键尺寸CD310”。在一些实施例中，可减少关键尺寸CD310”，因此在介电层900的蚀刻制程之后的关键尺寸CD310”可约略等于关键尺寸CD300’。在一些实施例中，蚀刻制程为物理蚀刻制程，其采用的氩等离子体离子经由溅镀可移除介电层900。在一些实施例中，氩等离子体离子溅镀蚀刻步骤可历时约30秒至约40秒之间。在一些实施例中，在介电层900的单一沉积步骤之后，进行单一的氩等离子体离子溅镀蚀刻步骤。
在方法100的步骤140中，可进行另一蚀刻制程以形成接点开口1100与1110，如图11所示。由于进行方法100的步骤130之后，第一结构与第二结构的关键尺寸CD300’与CD310’约略相同，可预期接点开口1100与1110具有约略相同的顶部关键尺寸与底部关键尺寸。举例来说，用于形成接点开口1100与1110的蚀刻制程可为反应性离子蚀刻制程，其蚀刻穿过底抗反射涂层220与材料层210。在一些实施例中，接点开口1100与1110为中段制程的接点开口或后段制程的通孔。在一些实施例中，反应性离子蚀刻制程可包含不同的蚀刻化学品，以分别对应底抗反射涂层220与材料层210。举例来说但不限于此，接点开口1100与1110可物理接触基板200，或者基板200与材料层210之间的中间层。
本发明关于改善印刷于光刻胶上的结构其光刻后的关键尺寸一致性。可形成层状物(如碳层或介电层)于一或多个印刷结构上，接着蚀刻层状物以改善整个结构的整体关键尺寸一致性。在一些实施例中，层状物的沉积方法可采用一或多个沉积/蚀刻循环。举例来说，可采用氟仿与氮气等离子体、氟仿与氢气等离子体、四氟化碳与氮气等离子体、或四氟化碳与氢气等离子体的等离子体增强化学气相沉积制程，以沉积厚0.5nm至5nm的碳层。等离子体增强化学气相沉积制程的制程压力可介于约60mTorr至约200mTorr之间。沉积/蚀刻循环的蚀刻步可包含低功率与低频的等离子体制程，其等离子体功率可介于约50瓦至约150瓦之间，且等离子体频率可介于约5MHz至约40MHz之间。可用于蚀刻步骤的气体包含氧气/氮气混合物，且氧气与氮气的比例介于约2至5之间。在一些实施例中，在多个沉积/蚀刻循环之后(比如三次循环之后、五次循环之后、八次循环之后、或十次循环之后)，可最佳化印刷结构的关键尺寸一致性。
在一些实施例中，半导体结构的形成方法包括将材料层置于基板上，并将光刻胶置于材料层上。图案化光刻胶以形成具有第一关键尺寸的第一结构与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸。此外，以一或多个沉积与蚀刻的循环形成碳层于第二结构中，以形成调整的第二关键尺寸，且调整的第二关键尺寸约略等于第一关键尺寸。沉积与蚀刻的循环包括：沉积第一碳层于第一结构中，并沉积第二碳层于第二结构中，其中第二碳层比第一碳层厚。此外，蚀刻第一结构中的第一碳层与第二结构中的第二碳层。
在一些实施例中，方法还包括经由第一结构与第二结构蚀刻形成接点开口于材料层中。
在一些实施例中，每一第一碳层与第二碳层的厚度介于约0.5nm至约5nm之间。
在一些实施例中，沉积第一碳层与第二碳层的方法包括等离子体增强化学气相沉积制程，其包括四氟化碳或氟仿的等离子体；等离子体频率介于约40MHz至约80MHz之间；且制程压力介于约60mTorr至约200mTorr之间。
在一些实施例中，蚀刻步骤包括：氧气与氮气的混合物，且氧气与氮气之间的比例介于约2至约5之间；等离子体频率介于约5MHz至约40MHz之间；以及等离子体功率介于约50瓦至约150瓦之间。
在一些实施例中，每一第一结构与第二结构包括椭圆形开口于光刻胶中。
在一些实施例中，每一第一结构与第二结构包括沟槽于光刻胶中。
在一些实施例中，方法包括：将材料层置于基板上，并将光刻胶置于材料层上。图案化光刻胶以形成具有第一关键尺寸的第一结构与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸。形成介电层于第二结构中，以形成调整的第二关键尺寸，且调整的第二关键尺寸约略等于第一关键尺寸，其中形成介电层的步骤包括沉积第一介电层于第一结构中并沉积第二介电层于第二结构中，其中第二介电层比第一介电层厚。蚀刻第一结构中的第一介电层与第二结构中的第二介电层，直到第二关键尺寸约略等于第一关键尺寸。
在一些实施例中，方法还包括经由第一结构与第二结构蚀刻形成接点开口于材料层中。
在一些实施例中，每一第一结构与第二结构包括椭圆形开口于光刻胶中。
在一些实施例中，其中每一第一结构与第二结构包括沟槽于光刻胶中。
在一些实施例中，沉积第一介电层的步骤包括以高压化学气相沉积制程沉积第一介电层，沉积温度介于约240℃至约450℃之间，且制程压力介于约10Torr至约30Torr之间。
在一些实施例中，介电层包括氧化硅。
在一些实施例中，方法包括将光刻胶置于材料层上。图案化光刻胶以形成第一光刻胶结构与第二光刻胶结构，第一光刻胶结构之间彼此隔有第一空间，第二光刻胶结构之间彼此隔有第二空间，且第二空间大于第一空间。此外，以一或多个沉积与蚀刻的循环形成层状物于第二空间中，以形成调整的第二空间，且调整的第二空间的关键尺寸约略等于第一空间的关键尺寸。一或多个沉积与蚀刻的循环包括：沉积第一层于第一空间，并沉积第二层于第二空间中，其中第二层比第一层厚。此外，以相同蚀刻速率蚀刻第一空间中的第一层与第二空间中的第二层。
在一些实施例中，方法还包括经由第一空间与调整的第二空间蚀刻材料层，以形成接点开口。
在一些实施例中，每一第一空间与第二空间包括椭圆形的开口。
在一些实施例中，每一第一空间与第二空间包括沟槽。
在一些实施例中，沉积步骤包括以等离子体辅助的化学气相沉积制程沉积第一层与第二层，且等离子体辅助的化学气相沉积制程包括：四氟化碳或氟仿等离子体；等离子体频率介于约40MHz至约80MHz之间；以及制程压力介于约60mTorr至约200mTorr之间。
在一些实施例中，蚀刻步骤包括：氧气与氮气的混合物等离子体，其中氧与氮之间的比例介于约2至约5之间；等离子体频率介于约5MHz至约40MHz之间；以及等离子体功率介于约50瓦至约150瓦之间。
在一些实施例中，每一第一层与第二层包括碳，且厚度介于约0.5nm至约5nm之间。
应理解的是，实施方式(非摘要)用于说明权利要求。摘要可提及一或多个但非所有可能的本发明实施例，因此并非用以局限所附的权利要求。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体结构的形成方法，包括：
将一材料层置于一基板上；
将一光刻胶置于该材料层上；
图案化该光刻胶以形成具有一第一关键尺寸的一第一结构与具有一第二关键尺寸的一第二结构，且该第二关键尺寸大于该第一关键尺寸；以及
以一或多个沉积与蚀刻的循环形成一碳层于该第二结构中，以形成一调整的第二关键尺寸，且该调整的第二关键尺寸约略等于该第一关键尺寸，其中该或所述沉积与蚀刻的循环包括：
沉积一第一碳层于该第一结构中，并沉积一第二碳层于该第二结构中，其中该第二碳层比该第一碳层厚；以及
蚀刻该第一结构中的该第一碳层与该第二结构中的该第二碳层。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10495970B2 (en) * 2017-11-15 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity
US11131919B2 (en) * 2018-06-22 2021-09-28 International Business Machines Corporation Extreme ultraviolet (EUV) mask stack processing
US20200135464A1 (en) * 2018-10-30 2020-04-30 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
US10927450B2 (en) * 2018-12-19 2021-02-23 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
US11215918B2 (en) * 2019-07-30 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of critical dimension control by oxygen and nitrogen plasma treatment in EUV mask

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009085564A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Etch with high etch rate resist mask
KR101573954B1 (ko) * 2007-12-21 2015-12-02 램 리써치 코포레이션 포토레지스트 더블 패터닝
US8574447B2 (en) * 2010-03-31 2013-11-05 Lam Research Corporation Inorganic rapid alternating process for silicon etch
US8709706B2 (en) * 2011-06-15 2014-04-29 Applied Materials, Inc. Methods and apparatus for performing multiple photoresist layer development and etching processes
US8916472B2 (en) * 2012-07-31 2014-12-23 Globalfoundries Inc. Interconnect formation using a sidewall mask layer
US9418867B2 (en) * 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma
US9887097B2 (en) * 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
KR20160127891A (ko) * 2015-04-27 2016-11-07 삼성전자주식회사 싸이클 공정을 이용한 수직 패턴의 형성방법
US20180286707A1 (en) * 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US10495970B2 (en) * 2017-11-15 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity

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