KR20160127891A - 싸이클 공정을 이용한 수직 패턴의 형성방법 - Google Patents

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Abstract

본 발명은 싸이클 공정을 이용한 수직 패턴의 형성방법에 관한 것으로, 하부막 상에 텅스텐막을 형성하고, 상기 텅스텐막에 대한 식각 공정과 산화 공정을 포함하는 싸이클 공정으로 상기 텅스텐막을 수직 패턴으로 형성하는 것을 포함한다. 상기 싸이클 공정은 산소 플라즈마를 이용하는 산화 공정으로 상기 텅스텐을 산화시켜 텅스텐 산화막을 형성하고, 염소 계열의 가스를 이용하는 식각 공정으로 상기 텅스텐 산화막을 선택적으로 식각하는 것을 포함한다.

Description

싸이클 공정을 이용한 수직 패턴의 형성방법{METHODS FOR FORMING VERTICAL PATTERNS USING CYCLIC PROCESS}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 싸이클 공정을 이용한 수직 패턴의 형성방법에 관한 것이다.
반도체 소자를 제조하는 공정에 있어서 수직 패턴을 형성하기 위해 식각 공정을 사용하는 것이 일반적이다. 식각 공정으로 수직 패턴을 형성하기 위해선 패턴의 측벽이 원하지 않게 식각되는 언더컷이 발생하는 것이 통상적이다. 언더컷 발생이 없는 수직 패턴을 형성하는 공정의 필요성이 있다.
본 발명은 종래의 요구 내지 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 언더컷 발생이 없는 수직 패턴의 형성방법을 제공함에 있다.
본 발명의 다른 목적은 개선된 산포를 갖는 수직 패턴의 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 수직 패턴의 형성방법은 산화 공정과 식각 공정을 반복하는 것을 특징으로 한다.
본 발명은 텅스텐의 산화력을 이용하여 텅스텐 표면을 패시베이션시키고 고이온에너지로써 패시베이션막의 하부를 식각하므로써 언더컷 발생이 없는 수직 패턴을 형성하는 것을 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 수직 패턴의 형성 방법은: 하부막 상에 텅스텐막을 형성하고; 그리고 상기 텅스텐막에 대한 식각 공정과 산화 공정을 포함하는 싸이클 공정으로 상기 텅스텐막을 수직 패턴으로 형성하는 것을 포함할 수 있다. 상기 싸이클 공정은: 산소 플라즈마를 이용하는 산화 공정으로 상기 텅스텐을 산화시켜 텅스텐 산화막을 형성하고; 그리고 염소 계열의 가스를 이용하는 식각 공정으로 상기 텅스텐 산화막을 선택적으로 식각하는 것을 포함할 수 있다. 상기 산화 공정과 상기 식각 공정 각각은 상부 전극에 인가되는 제1 파워와 하부 전극에 인가되는 제2 파워에 의해 발생되는 플라즈마를 이용할 수 있다. 상기 산화 공정에 이용되는 플라즈마는 상기 제2 파워에 비해 상기 제1 파워가 더 큰 조건에서 발생될 수 있다. 상기 식각 공정에 이용되는 플라즈마는 상기 제1 파워에 비해 상기 제2 파워가 더 큰 조건에서 발생될 수 있다.
일 실시예의 방법에 있어서, 상기 텅스텐막을 선택적으로 식각하여 상기 텅스텐막 내에 제1 깊이를 갖는 제1 홀을 형성하는 것을 더 포함할 수 있다. 상기 싸이클 공정은: 상기 산화 공정으로 상기 제1 홀의 내면을 덮는 제1 텅스텐 산화막을 형성하고; 그리고 상기 식각 공정으로 상기 제1 홀의 바닥면 상의 제1 텅스텐 산화막을 선택적으로 제거하여 상기 제1 홀의 바닥면을 통해 상기 텅스텐막의 일부를 노출시키는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 싸이클 공정은: 상기 식각 공정으로 상기 노출된 텅스텐막의 일부를 더 제거하여 상기 제1 깊이보다 큰 제2 깊이를 갖는 제2 홀을 형성하고; 그리고 상기 산화 공정으로 상기 제2 홀의 내면을 덮는 제2 텅스텐 산화막을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 식각 공정으로 상기 제1 텅스텐 산화막을 선택적으로 제거하는 것은: 상기 제1 홀의 내측벽 상에 형성된 제1 텅스텐 산화막의 일부를 잔류시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 텅스텐막 상에 마스크막을 형성하고; 그리고 상기 마스크막을 식각 마스크로 이용하는 식각 공정으로 상기 텅스텐막을 식각하여 상기 제1 홀을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제1 홀을 형성하는 것은: 상기 마스크막 상에 상기 제1 홀의 형성에 따른 식각 부산물로 구성된 폴리머막을 형성하는 것을 더 포함할 수 있다. 상기 폴리머막은 상기 산화 공정에 의해 제거될 수 있다.
일 실시예의 방법에 있어서, 상기 산소 플라즈마는 수소 혹은 상기 수소를 포함하는 탄화수소 계열의 가스를 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 식각 공정은, 붕소 혹은 상기 붕소를 포함하는 가스와, 불활성 가스 중 적어도 어느 하나가 상기 염소 계열의 가스와 혼재된 혼합 가스를 이용할 수 있다.
일 실시예의 방법에 있어서, 상기 수직 패턴을 식각 마스크로 이용하는 식각 공정으로 상기 하부막을 패터닝하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 하부막은 실리콘막, 실리콘산화막, 실리콘질화막 중 적어도 어느 하나를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 수직 패턴의 형성 방법은: 하부막 상에 텅스텐 함유막을 형성하고; 상기 텅스텐 함유막 상에 마스크막을 형성하고; 상기 마스크막을 식각 마스크로 이용하는 식각 공정으로 상기 텅스텐 함유막을 패터닝하여 상기 텅스텐 함유막 내에 홀을 형성하고; 산소 플라즈마를 이용하는 산화 공정으로 상기 텅스텐 함유막을 산화시켜 상기 홀의 내면을 덮는 텅스텐 산화막을 형성하고; 상기 텅스텐 산화막을 염소 계열의 가스를 이용하는 식각 공정으로 식각하여, 상기 홀의 내면 중 바닥면 상의 텅스텐 산화막을 선택적으로 제거하고 상기 홀의 내면 중 내측벽 상의 텅스텐 산화막을 남기고; 그리고 상기 홀의 바닥면을 통해 노출된 텅스텐 함유막을 상기 염소 계열의 가스를 이용하는 식각 공정으로 제거하는 것을 포함할 수 있다. 상기 산소 플라즈마를 이용하는 산화 공정과 상기 염소 계열의 가스를 이용하는 식각 공정은 대향하는 상부 전극과 하부 전극이 제공된 챔버에서 진행될 수 있다. 상기 산화 공정은 상기 상부 전극에 인가되는 제1 파워가 상기 하부 전극에 인가되는 제2 파워보다 큰 조건으로 발생되는 플라즈마를 이용할 수 있다. 상기 식각 공정은 상기 제1 파워보다 큰 제2 파워가 큰 조건으로 발생되는 플라즈마를 이용할 수 있다.
다른 실시예의 방법에 있어서, 상기 홀의 바닥면을 통해 노출된 텅스텐 함유막을 상기 염소 계열의 가스를 이용하는 식각 공정으로 제거하는 것 이후에, 상기 산소 플라즈마를 이용하는 산화 공정과 상기 염소 계열의 가스를 이용하는 식각 공정 각각을 적어도 1회 더 진행하여, 상기 홀의 깊이를 증가시켜 상기 하부막을 노출시키는 것을 더 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 텅스텐 함유막은 W막 또는 WN막을 포함하고, 상기 텅스텐 산화막은 WO막을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 염소 계열의 가스는 Cl2, CCl4, BCl3 혹은 이들의 조합을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 염소 계열의 가스를 이용하는 식각 공정은 상기 Cl2, CCl4, BCl3 혹은 이들의 조합에 B 혹은 BCl3가 첨가된 혼합 가스를 이용할 수 있다.
다른 실시예의 방법에 있어서, 상기 산소 플라즈마는 산소(O2)와 상기 텅스텐 함유막의 산화를 늦출 수 있는 가스를 포함하고, 상기 텅스텐 함유막의 산화를 늦출 수 있는 가스는 H2, CH4, CHF3, CH3F, C2H6, C2H4 혹은 이들의 조합을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 수직 패턴의 형성 방법은: 상부 전극과 하부 전극을 갖는 챔버에 제공되어 상기 하부 전극 상에 로딩된 기판 상에 금속막을 형성하고; 상기 금속막을 싸이클 공정으로 패터닝하고; 상기 싸이클 공정을 반복하여 상기 기판 상에 수직 패턴을 형성하는 것을 포함할 수 있다. 상기 싸이클 공정은: 상기 상부 전극에 인가되는 제1 파워가 상기 하부 전극에 인가되는 제2 파워보다 큰 조건에서 발생되는 산소 플라즈마를 이용하는 산화 공정으로 상기 금속막을 산화시켜 상기 금속막의 표면을 덮는 패시베이션막을 형성하고; 그리고 상기 제1 파워보다 상기 제2 파워가 큰 조건에서 발생되는 염소 계열의 가스 플라즈마를 이용하는 식각 공정으로 상기 패시베이션막을 선택적으로 제거하여 상기 금속막의 표면 일부를 노출시키는 것을 포함할 수 있다. 상기 싸이클 공정의 반복에 의해 상기 노출된 금속막의 표면 일부가 계속적으로 제거되어 상기 수직 패턴이 형성될 수 있다.
또 다른 실시예의 방법에 있어서, 상기 산화 공정의 진행 시간과 상기 식각 공정의 진행 시간의 비는 1:1일 수 있다.
또 다른 실시예의 방법에 있어서, 상기 금속막을 싸이클 공정으로 패터닝하는 것은: 상기 금속막을 일부 관통하여 상기 기판을 향해 연장되는 홀을 형성하는 것을 포함하고, 상기 싸이클 공정의 반복에 의해 상기 홀은 그 깊이가 커질 수 있다.
또 다른 실시예의 방법에 있어서, 상기 패시베이션막은 상기 홀의 내측면을 덮고, 상기 식각 공정에 의해 상기 홀의 바닥면을 덮는 상기 패시베이션막의 일부가 제거될 수 있다.
본 발명에 의하면, 텅스텐의 산화 특성을 이용하여 산화 공정과 식각 공정을 반복하므로써 수직 텅스텐 패턴을 형성할 수 있다. 이에 따라 언더컷 발생이 없으며 패턴 산포가 개선되는 효과를 얻을 수 있다.
도 1a 내지 1i는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 도시한 단면도들이다.
도 2a는 본 발명의 실시예에 따른 수직 패턴의 형성방법에 있어서 홀의 폭 크기의 변동을 나타내는 그래프이다.
도 2b는 본 발명의 실시예에 따른 수직 패턴의 형성방법에 있어서 홀의 산포를 나타내는 그래프이다.
도 3a 내지 3c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 게이트 형성방법을 나타내는 단면도들이다.
도 4a 내지 4c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 커패시터 하부전극의 형성방법을 나타내는 단면도들이다.
도 5a 내지 5c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 반도체 기판의 패터닝 방법을 나타내는 단면도들이다.
도 6a는 본 발명의 실시예에 따른 용량성 결합형 플라즈마를 이용한 반도체 제조장치를 도시한 단면도이다.
도 6b는 본 발명의 실시예에 따른 유도 결합형 플라즈마를 이용한 반도체 제조장치를 도시한 단면도이다.
도 7a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 7b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 싸이클 공정을 이용한 수직 패턴의 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<수직 패터닝 방법의 예>
도 1a 내지 1i는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 도시한 단면도들이다. 도 2a는 본 발명의 실시예에 따른 수직 패턴의 형성방법에 있어서 홀의 폭 크기의 변동을 나타내는 그래프이다. 도 2b는 본 발명의 실시예에 따른 수직 패턴의 형성방법에 있어서 홀의 산포를 나타내는 그래프이다.
도 1a를 참조하면, 하부막(11) 상에 금속막(12)을 형성할 수 있다. 금속막(12)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 타이타늄(TiN), 탄탈륨(Ta), 혹은 이들의 합금이나 질화물을 포함할 수 있다. 본 실시예에 따르면, 금속막(12)은 텅스텐막(W)이나 텅스텐질화막(WN)일 수 있다. 하부막(11)은 금속막(12)과 식각선택비가 있는 물질을 포함할 수 있다. 가령, 하부막(11)은 실리콘막이나 실리콘산화막, 실리콘질화막, 혹은 이들의 조합을 포함할 수 있다. 본 실시예에 따르면, 하부막(11)은 실리콘막(Si)일 수 있다.
금속막(12) 상에 마스크막(13)을 형성할 수 있다. 마스크막(13)은 실리콘산화막이 실리콘질화막, 혹은 이들의 조합을 포함할 수 있다. 다른 예로, 마스크막(13)은 포토레지스트막일 수 있다. 마스크막(13)은 평면상 홀이나 라인 형태의 개구부(17)를 포함할 수 있다. 본 실시예에 따르면, 개구부(17)는 홀 형태일 수 있다.
마스크막(13)의 형성 공정에서 발생할 수 있는 부산물을 제거할 수 있다. 예컨대, 개구부(17)를 통해 노출된 금속막(12)의 표면(12s)을 덮는 금속산화물(예: 텅스텐산화물)이나 탄소화합물 등을 가령 플라즈마 공정을 이용하여 제거할 수 있다. 상기 부산물 제거 공정(이하, 브레이크-쓰루 공정)은 도 6a 및 6b에서 각각 후술한 용량결합성 플라즈마(CCP)를 이용하는 반도체 제조장치(1) 혹은 유도결합성 플라즈마(ICP)를 이용하는 반도체 제조장치(2)에서 진행될 수 있다. 상기 브레이크-쓰루 공정의 레시피에 대해서는 도 6a 혹은 도 6b를 참조하여 후술한다.
도 1b를 참조하면, 마스크막(13)을 식각 마스크로 이용하는 식각 공정, 가령 플라즈마 식각 공정으로 금속막(12)을 식각할 수 있다. 식각 가스는 불소(F) 및/또는 염소(Cl)를 포함할 수 있다. 일례로, 상기 식각 공정은 CF4, CHF3, SF6 등과 같은 적어도 불소(F)가 포함된 불소 계열의 식각 가스를 이용하거나, Cl2, CCl4, BCl3 등과 같은 염소 계열의 식각 가스를 이용하거나, 혹은 불소 계열의 식각 가스와 염소 계열의 식각 가스가 혼합된 식각 가스를 이용할 수 있다.
본 실시예에 따르면, Cl2, CCl4, BCl3 등과 같은 염소 계열의 식각 가스를 사용하여 금속막(12)을 식각할 수 있다. 플라즈마 형성을 위해서 식각 가스는 아르곤(Ar)이나 헬륨(He)과 같은 비활성 가스를 더 포함할 수 있다.
상기 식각 공정에 의해 금속막(12)에 제1 깊이(D1)를 갖는 홀(18)이 형성될 수 있다. 홀(18)은 제1 바닥면(19a)을 가질 수 있다. 제1 바닥면(19a)은 하부막(11)을 향해 볼록하거나 오목한 비평평한 형태 혹은 평평한 형태를 가질 수 있다. 아울러 마스크막(13) 상에 식각 부산물로 덮일 수 있다. 식각 공정이 염소 계열의 식각 가스를 이용하고 금속막(12)이 텅스텐을 포함하는 경우, 마스크막(13) 상에는 WCl4와 같은 폴리머막(16)이 형성될 수 있다. 폴리머막(16)은 홀(18)의 내벽에 형성될 수 있다.
홀(18)은 제1 임계치수(CD)를 가지는 것처럼 보일 수 있다. 제1 임계치수(CD1)는 홀(18)을 평면적으로 볼 때, 즉 마스크막(13)의 위에서 금속막(12)을 향하는 방향으로 바라볼 때, 홀(18)의 겉보기 폭을 의미할 수 있다. 이하에서도 이와 마찬가지다.
도 1c를 참조하면, 홀(18)의 내면을 덮는 제1 보호막(15a)을 형성할 수 있다. 가령 산소 플라즈마(O2 Plasma) 공정으로 홀(18)의 내벽을 덮는 제1 보호막(15a)을 형성할 수 있다. 금속막(12)인 텡스텐막인 경우 제1 보호막(15a)은 WxOy로 구성될 수 있다. W-W의 결합력은 약 3.4 eV이고, W-O의 결합력은 약 6.53 eV이고, OW-O는 약 6.32 eV이고, O2W-O는 약 5.98 eV이라고 알려져 있다. 제1 보호막(15a)은 상대적으로 강한 결합력을 갖는 WO막일 수 있다. 상기 산소 플라즈마 공정에 의해 폴리머막(16)이 제거될 수 있다. 폴리머막(16)이 제거되므로써 홀(18)은 제1 임계치수(CD1)보다 큰 제2 임계치수(CD2)를 가지는 것처럼 보일 수 있다.
도 1d를 참조하면, 식각 공정으로 금속막(12)을 식각할 수 있다. 식각 공정은 전술한 Cl2, CCl4, BCl3 혹은 이들의 조합 등과 염소 계열의 식각 가스를 사용하여 진행할 수 있다. 식각 공정에 의해 제1 보호막(15a)의 일부, 가령 홀(18)의 제1 바닥면(19a) 상에 형성된 일부가 제거될 수 있다. 이에 따라 홀(18)의 제1 바닥면(19a), 즉 금속막(12)이 일부 노출될 수 있다. 홀(18)의 측벽 상에 형성된 제1 보호막(15a)은 마스크 새도우(mask shadow)에 의해 식각되지 않을 수 있다. 식각 공정의 부산물인 폴리머(예: WCl4)가 마스크막(13)에 쌓여 폴리머막(16)이 형성될 수 있다. 폴리머막(16)은 제1 보호막(15a) 상에 더 형성될 수 있다. 폴리머막(16)의 형성에 의해 홀(18)은 제2 임계치수(CD2)보다 작은 제1 임계치수(CD1)를 가지는 것처럼 보일 수 있다.
도 1e를 참조하면, 식각 공정을 계속적으로 진행하면 홀(18)은 제1 깊이(D1)보다 큰 제2 깊이(D2)를 가질 수 있다. 다시 말해, 홀(18)은 제1 바닥면(19a)보다 깊은 제2 바닥면(19b)을 가질 수 있다. 제2 바닥면(19b)은 하부막(11)을 향해 볼록하거나 오목한 비평평한 형태 혹은 평평한 형태를 가질 수 있다. 홀(18)의 측면 상에 형성된 제1 보호막(15a)은 마스크 새도우(mask shadow)에 의해 식각되지 않아 잔류할 수 있다. 따라서 식각 공정이 진행되더라도 제1 보호막(15a)에 의해 홀(18)의 측면이 식각되는 언더 컷이 발행하지 않을 수 있다.
도 1f를 참조하면, 산소 플라즈마(O2 Plasma) 공정으로 제2 보호막(15b)을 형성할 수 있다. 제2 보호막(15b)은 홀(18)의 내면 상에 형성될 수 있다. 따라서, 홀(18)의 제2 바닥면(19b)이 제2 보호막(15b)으로 덮일 수 있다. 산소 플라즈마 공정에 의해 폴리머막(16)은 제거될 수 있다. 이에 따라 홀(18)은 제1 임계치수(CD1)보다 큰 제2 임계치수(CD2)를 가지는 것처럼 보일 수 있다.
제2 보호막(15b)은 제1 보호막(15a)과 동일하거나 유사한 구성을 가질 수 있다. 예컨대, 제1 보호막(15a)이 WO막인 경우 산소가 제1 보호막(15a)으로 침투하더라도 하기 화학식 1보다 하기 화학식 2가 더 우세할 수 있다. 따라서, 제2 보호막(15b)은 WO막일 수 있다. 이처럼 화학식 2가 회학식 1보다 우세하므로 제2 보호막(15b)의 두께는 제1 보호막(15a)의 두께와 동일하거나 유사할 수 있다. 즉, 잔류된 제1 보호막(15a)이 산화되어 제2 보호막(15b)이 형성되더라도 제2 보호막(15b)의 두께 증가는 제한될 수 있다.
[화학식 1] WO + O → WO2
[화학식 2] W + O → WO
도 1g를 참조하면, 산화 공정과 식각 공정을 반복할 수 있다. 예컨대, 식각 공정으로 홀(18)이 더 식각되어 제2 깊이(D2)보다 큰 제3 깊이(D3)를 가질 수 있다. 이에 따라 홀(18)은 제2 바닥면(19b)보다 깊은 제3 바닥면(19c)을 가질 수 있다. 제3 바닥면(19c)은 하부막(11)을 향해 볼록하거나 오목한 형태 혹은 평평한 형태를 가질 수 있다. 그다음 산화 공정으로 홀(18)의 내면을 덮는 제3 보호막(15c)을 형성할 수 있다. 이어서 식각 공정으로 홀(18)의 제3 바닥면(19c)을 덮는 제3 보호막(15c)의 일부를 제거하고, 계속적인 식각 공정으로 제3 바닥면(19c)을 통해 노출된 금속막(12)을 식각하여 하부막(11)을 일부 노출시키는 제4 바닥면(19d)이 드러날 수 있다.
본 실시예에 따르면, 도 1b 내지 1g를 참조하여 설명한 것처럼 산화 공정과 식각 공정을 반복하는 싸이클 공정으로 금속막(12)을 수직하게 패터닝할 수 있다. 싸이클 공정에 있어서, 식각량 대비 산화량이 크면 식각 공정의 불량이 발생할 수 있다. 이와 달리, 산화량 대비 식각량이 크면 언더 컷이 발생할 수 있다. 본 실시예에 따르면 산화량을 조절하기 위해 산소 플라즈마 공정시 수소를 더 제공할 수 있고, 식각량을 조절하기 위해 염소 계열의 식각 가스에 붕소를 더 제공할 수 있다.
산화량 조절의 일례로서, 도 1c에서 전술한 제1 보호막(15a)을 형성하는 경우, 수소(H2) 혹은 수소를 포함하는 탄화수소(hydrocarbon) 계열의 가스(예: CH4, CHF3, CH3F, C2H6, C2H4, 혹은 이들의 조합 등)를 산소와 혼합하여 금속막의 산화반응 중 환원반응을 일으킬 수 있다. 다시 말해, 산소와 수소가 혼합된 가스, 혹은 산소와 수소를 포함하는 가스가 혼합된 가스를 이용하는 플라즈마 공정으로 형성되는 제1 보호막(15a)은 산소 플라즈마 공정으로 형성된 제1 보호막(15a)보다 얇은 두께를 가질 수 있다. 상기 산화량 조절은 도 1e 및 1g의 산화 공정에 적용될 수 있다.
식각량 조절의 일례로서, Cl2, CCl4, BCl3, 혹은 이들의 조합 등과 염소 계열의 식각 가스에 붕소(B) 혹은 붕소를 포함하는 가스(예: BCl3)를 첨가하여 식각률을 크게 할 수 있다. 예컨대, 도 1c에서 전술한 제1 보호막(15a)의 일부를 식각하는 경우, 염소 계열의 식각 가스에 붕소(B) 혹은 붕소를 포함하는 가스(예: BCl3)를 더 첨가하면 WO의 산소가 붕소와 결합하므로써 제1 보호막(15a)의 식각률이 커질 수 있다. 아울러, 아르곤(Ar)이나 헬륨(He)을 염소 계열의 식각 가스에 추가하여 제1 보호막(15a)의 식각률을 커지게 할 수 있다. 상기 식각량 조절은 도 1d, 1e, 1g에서의 식각 공정에 적용될 수 있다.
산화 공정과 식각 공정은 도 6a 및 6b에서 각각 후술한 용량결합성 플라즈마(CCP)를 이용하는 반도체 제조장치(1) 혹은 유도결합성 플라즈마(ICP)를 이용하는 반도체 제조장치(2)에서 진행될 수 있다. 산화 공정과 식각 공정의 레시피에 대해서는 도 6a 혹은 도 6b를 참조하여 후술한다.
싸이클 공정에 의해 형성되는 홀(18)은 변동되는 임계치수(CD)를 가질 수 있다. 일례로, 홀(18)은 식각 공정에 의해 형성된 폴리머막(16)에 의해 제1 임계치수(CD1)를 가지는 것처럼 보일 수 있다. 그리고 홀(18)은 산화 공정에 의해 폴리머막(16)이 제거되므로써 제1 임계치수(CD1)보다 큰 제2 제2 임계치수(CD2)를 가지는 것처럼 보일 수 있다. 이처럼, 도 2a가 나타내는 것처럼, 식각 공정ㅡ산화 공정ㅡ식각 공정 순으로 반복될 때, 홀(18)은 작은 크기ㅡ큰 크기ㅡ작은 크기 순으로 반복되는 임계치수(CD)를 가지는 것처럼 보일 수 있다.
싸이클 공정 따른 반복되는 식각 공정에 의해 마스크막(13)은 그 크기가 점점 작아질 수 있다. 가령, 도 1b에서와 같이 홀(18)을 형성하기 위한 식각 공정에 의해 마스크막(13)은 그 크기가 줄어들 수 있다. 이러한 마스크막(13)의 크기 축소는 도 1d, 1e, 1g에서의 식각 공정에서도 일어날 수 있다.
도 1g를 다시 참조하면, 하부막(11)이 실리콘막이고 금속막(12)이 텅스텐막인 경우, 실리콘 대비 텅스텐의 식각선택비가 높을 수 있다. 예컨대, 텅스테(W)/실리콘(Si)의 식각선택비는 약 10 이상일 수 있다. 따라서, 과도 식각이 일어나더라도 홀(18)의 제4 바닥면(19d)을 통해 드러나는 하부막(11)은 거의 식각되지 않을 수 있다.
제4 바닥면(19d)은 하부막(11)을 향해 볼록하거나 오목한 형태 혹은 평평한 형태를 가질 수 있다. 제4 바닥면(19d)이 평평하지 않은 경우 홀(18)을 통해 하부막(11)의 상면(11t)이 일부만이 제한적으로 드러날 수 있다. 이는 금속막(12)의 측면(12s)이 전체적으로 수직하지 않다는 것을 의미할 수 있다.
본 실시예에 따르면, 금속막(12)의 수직 패터닝을 구현하기 위해 과도 식각(over-etching)을 진행하여 제4 평평한 바닥면(19d)을 형성할 수 있다. 과도 식각으로 홀(18)을 통해 노출되어야 할 금속막(11)의 일부(19r)를 제거할 수 있다. 과도 식각으로 금속막(12)의 일부(19r)가 제거될 때, 하부막(11)은 식각되지 않거나 혹은 미미하게 식각될 수 있다. 과도 식각의 레시피에 대해서는 도 6a 혹은 도 6b를 참조하여 후술한다.
여기서의 과도 식각은 싸이클 공정의 식각 공정을 진행하므로써 결과적으로 홀(18)의 제4 바닥멱(19d)을 과도 식각한다는 의미이지 별도로 과도 식각 공정을 진행한다는 의미를 반드시 뜻하는 것이 아니다. 만일, 식각 공정으로 제4 바닥면(19d)을 통해 하부막(11)의 상면(11t)이 드러난 경우 또는 금속막(12)의 측면(12s)이 수직한 경우, 과도 식각의 필요성은 없을 수 있다. 이와 다르게, 하부막(11)의 상면(11t)이 일부만이 제한적으로 드러날 경우, 과도 식각을 진행하여 금속막(11)의 일부(19r)를 제거할 수 있다. 식각 내지 과도 식각 이후에 폴리머막(16)과 제3 보호막(15c)은 제거되거나 잔류할 수 있다.
도 1h를 참조하면, 상기 과도 식각에 의해 수직한 측면(12vs)을 갖는 금속 패턴(12v)을 형성할 수 있다. 하부막(11)의 상면(11t)은 금속막(12)과의 고식각선택비에 의해 리세스되지 않을 수 있다. 혹은 도 1i에 도시된 것처럼, 과도 식각에 의해 하부막(11)은 홀(18) 내에서 리세스된 상면(11r)을 가질 수 있다.
도 1g에서 복수개의 홀(18)의 깊이들이 서로 달라 제4 바닥면(19d)이 하부막(11)의 상면(11t)에 이르지 않을 경우가 있을 수 있다. 아울러, 금속막(11)의 일부들(19r)의 체적들이 서로 달라 복수개의 홀(18)의 임계치수들이 서로 다를 경우가 있을 수 있다. 본 실시예에 따르면, 과도 식각에 의해 금속막(11)의 일부(19r)가 식각되어 제거되므로 홀(18)의 깊이 및/또는 임계치수 산포가 개선될 수 있다. 이처럼, 도 2b가 나타내는 것처럼, 식각 공정ㅡ산화 공정ㅡ식각 공정 순으로 반복될 때, 홀(18)은 깊이/임계치수 산포가 작은 값, 즉 개선된 산포를 가질 수 있다.
상술한 바와 같이, 도 1h 혹은 1i에 도시된 바와 같이, 산화 공정과 식각 공정을 반복하는 싸이클 공정에 의해 하부막(11) 상에 수직한 금속 패턴(12v)이 형성될 수 있다. 금속 패턴(12v)은 후술한 것처럼 가령 게이트로 사용되거나 혹은 마스크막으로 사용될 수 있다.
<수직 패터닝 방법의 활용예 1>
도 3a 내지 3c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 게이트 형성방법을 나타내는 단면도들이다.
도 3a를 참조하면, 상술한 싸이클 공정에 의해 형성된 수직 금속 패턴(12v)을 마스크로 하는 식각 공정으로 하부막(11)을 식각할 수 있다. 하부막(11)의 식각에 의해 하부막(11)의 리세스된 상면(11r)이 더 리세스되어 홀(18)과 수직 정렬되는 제2 홀(21)이 형성될 수 있다. 식각 공정 이전에, 싸이클 공정에 의해 발생할 수 있는 부산물을 제거하는 브레이크-쓰루 공정을 더 진행할 수 있다. 예컨대, 홀(18)을 통해 노출된 하부막(11)의 표면(11r) 상의 부산물을 가령 플라즈마 공정을 이용하여 제거할 수 있다. 상기 브레이크-쓰루 공정과 식각 공정의 레시피에 대해서는 도 6a 또는 도 6b를 참조하여 후술한다.
도 3b를 참조하면, 식각 공정을 계속적으로 진행하여 수직한 측면(11vs)을 갖는 하부 패턴(11v)을 형성할 수 있다. 수직 금속 패턴(12v)과 수직 하부 패턴(11v)은 수직 정렬될 수 있다. 식각 혹은 애싱 공정으로 마스크막(13)은 제거될 수 있다.
도 3c를 참조하면, 수직 하부 패턴(11v)과 수직 금속 패턴(12v)은 가령 이중막 구조를 갖는 게이트(30)를 구성할 수 있다. 예컨대, 수직 하부 패턴(11v)은 실리콘막으로 구성된 하부 게이트, 수직 금속 패턴(12v)은 텅스텐막으로 구성된 상부 게이트를 포함하는 게이트(30)를 형성할 수 있다. 게이트(30)은 텅스텐으로 구성된 수직 금속 패턴(12v)을 포함하므로 가령 실리콘막으로 구성된 게이트에 비해 낮은 저항을 가질 수 있다.
<수직 패터닝 방법의 활용예 2>
도 4a 내지 4c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 커패시터 하부전극의 형성방법을 나타내는 단면도들이다.
도 4a를 참조하면, 수직 하부 패턴(11v)과 수직 금속 패턴(12v)은 가령 절연성 몰드막(31)을 패터닝하기 위한 마스크막(40)으로 활용될 수 있다. 일례로, 베이스막(32) 상에 실리콘산화막, 실리콘질화막,혹은 이들의 조합을 증착하여 형성된 절연성 몰드막(32) 상에 본 실시예의 싸이클 공정으로 마스크막(40)을 형성할 수 있다. 베이스막(32)은 절연막, 도전막, 반도체 기판 등 임의의 막질일 수 있다.
도 4b를 참조하면, 마스크막(40)을 식각 마스크로 이용하는 식각 공정으로 절연성 몰드막(31)을 관통하는 수직 홀(31)을 형성할 수 있다. 수직 홀(31)을 형성한 후 마스크막(40)을 제거할 수 있다.
도 4c를 참조하면, 수직 홀(31) 내에 가령 실린더 혹은 컵 형태의 커패시터 하부전극(39)을 형성할 수 있다. 베이스막(32)은 절연막이고 베이스막(32) 내에는 커패시터 하부전극(39)과 전기적으로 연결되는 콘택 플러그(38)가 형성되어 있을 수 있다. 본 실시예에 따르면, 수직 홀(31)의 폭 내지 깊이의 산포가 우수해져 균일한 면적을 갖는 커패시터 하부전극(39)을 형성할 수 있다.
<수직 패터닝 방법의 활용예 3>
도 5a 내지 5c는 본 발명의 실시예에 따른 수직 패턴의 형성방법을 활용한 반도체 기판의 패터닝 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 수직 금속 패턴(12v)은 마스크막으로 사용될 수 있다. 일례로, 반도체 기판(51) 상에 본 실시예의 싸이클 공정으로 수직 금속 패턴(12v)을 형성할 수 있다.
도 5b를 참조하면, 수직 금속 패턴(12v)을 식각 마스크로 이용하는 하는 식각 공정으로 반도체 기판(51)을 패터닝하여 수직 기립된 활성 영역(51v)을 구분하는 트렌치(52)를 형성할 수 있다.
도 5c를 참조하면, 트렌치(52)를 실리콘산화막과 같은 절연막으로 채워 소자분리막(53)을 형성할 수 있다. 소자분리막(53)을 형성하기 이전에 수직 금속 패턴(12v)은 제거될 수 있다. 본 실시예에 따르면, 균일한 폭 및/또는 높이를 갖는 활성 영역(51v)을 형성할 수 있다.
<반도체 제조장치의 예 1>
도 6a는 본 발명의 실시예에 따른 용량성 결합형 플라즈마를 이용한 반도체 제조장치를 도시한 단면도이다.
도 6a를 참조하면, 반도체 제조장치(1)는 용량성 결합 방식으로 발생되는 플라즈마(CCP)를 이용하여 정전척(100)에 탑재되는 기판(90)을 플라즈마 처리(예: 플라즈마 공정)하는 용량성 결합형 플라즈마 처리장치일 수 있다.
반도체 제조장치(1)는 지지부(1700)에 의해 지지되는 정전척(100)과 정전척(100)의 동작을 제어하는 제어부(200)를 포함할 수 있다. 정전척(100)은 하부전극 역할을 할 수 있다.
정전척(100)은 정전척(100)의 온도를 감지하는 온도 센서(114)와 냉각수가 흐르는 채널(112)을 구비한 베이스(110), 베이스(110) 상에 접착된 히터 유전층(140)과 정전 유전층(150), 그리고 기판(90)의 둘레를 감싸는 고리 형태의 포커스링(185)을 포함할 수 있다. 히터 유전층(140)은 임베딩된 히터 전극(145)을 포함할 수 있고, 정전 유전층(150)은 임베딩된 흡착 전극(155)을 포함할 수 있다.
제어부(200)는 흡착 전극(155)에 파워(예: 직류전압)를 인가하는 정전척 파워 소스(210), 베이스(110)에 고주파 파워를 인가하는 바이어스 파워 소스(220), 채널(112)에서 순환하는 냉각수의 흐름 속도와 온도를 조절하는 온도 조절기(230), 히터 전극(145)에 파워(예: 교류 전압)을 인가하는 히터 파워 소스(240), 이들 파워 소스들(210-240)과 온도 센서(114)를 제어하는 컨트롤러(250)를 포함할 수 있다.
반도체 제조장치(1)는 정전척(100)과의 사이에 플라즈마 한정 영역(1111)을 형성하는 샤워헤드 전극 어셈블리(1101)와, 그리고 챔버 측벽(1800)을 포함할 수 있다. 가스 공급기(1450)로부터 공급된 처리 가스(예: 식각 가스)가 플라즈마 한정 영역(1111)에 도입되어 기판(90)에 대한 플라즈마 처리 공정이 진행될 수 있다.
샤워헤드 전극 어셈블리(1101)는 냉각 플레이트(1100), 열초크(1200: thermal choke), 히터 플레이트(1300), 샤워헤드(1400) 및 상부전극(1510,1520)이 적층된 구조를 가질 수 있다. 상부전극(1510,1520)은 냉각 플레이트(1100)와 히터 플레이트(1300)에 의해 열적 제어될 수 있다.
냉각 플레이트(1100)의 내부에는 가령 냉각수가 흐르는 채널(1110)이 형성되어 있을 수 있다. 열초크(1200)는 히터 플레이트(1300)와 냉각 플레이트(1100) 사이의 열전도를 제어하기 위해 제공될 수 있다. 열초크(1200)는 히터 플레이트(1300) 및/또는 냉각 플레이트(1100)와 동일 유사한 물질로 구성될 수 있다. 히터 플레이트(1300)는 그 내부에 원형이나 동심원 형태의 히터 전극(1310)을 가질 수 있다.
샤워헤드(1400)는 플라즈마 한정영역(1111)으로 처리 가스를 분배하는 가스통로(1410)를 가질 수 있다. 상부전극(1510,1520)은 원형의 내부전극(1510), 내부전극(1510)을 둘러싸는 고리형의 외부전극(1520)으로 구분될 수 있다. 가스통로(1410)는 내부전극(1510)을 관통하는 가스통로(1420)와 이어질 수 있다. 샤워헤드(1400)는 정합기(1462)를 거쳐 플라즈마 발생용 고주파 파워 소스(1460: RF power source)와 전기적으로 연결될 수 있다. 이에 따라, 상부전극(1510,1520)에 전압이 인가될 수 있다.
샤워헤드 전극 어셈블리(1101)는 상부전극(1510,1520) 및 정전척(100)에 연결되어 플라즈마 한정영역(1111)을 정의하는 슈라우드(1600: shroud)를 포함할 수 있다.
상부전극(1510,1520) 및/또는 정전척(100)에 고주파(RF) 파워가 인가되므로써 플라즈마 한정영역(1111) 내에 플라즈마가 발생되어 기판(90)에 대해 플라즈마 처리 공정이 진행될 수 있다. 기판(90) 상에는 도 1a의 하부막(11), 금속막(12), 마스크막(13)이 순차 적층되어 있다. 본 실시예의 브레이크-쓰루 공정과 싸이클 공정은 반도체 제조장치(1)에서 진행될 수 있다.
반도체 제조장치(1)에서 13.56MHz의 용량성 결합 방식의 고주파 플라즈마 혹은 100MHz의 용량성 결합 방식의 초고주파 플라즈마를 이용하는 식각 및/또는 산화 공정이 진행될 수 있다. 정전척(100)은 섭씨 약 50도 내지 150도, 가령 섭씨 약 100도에 설정될 수 있다. 이하에서 구체적인 공정 레시피를 개시한다.
도 1a에서 전술한 브레이크-쓰루 공정은 대기압보다 낮은 저압(예: 10mTorr)에서 가령 NF3 플라즈마를 이용하여 진행할 수 있다. NF3 플라즈마에 Ar이 더 포함될 수 있다. Ar의 유량은 약 130sccm이고, NF3의 유량은 약 30sccm일 수 있다. 이 경우, 고주파 파워 소스(1460)가 상부 전극(1510,1520)에 인가하는 파워(이하, 하이 파워)는 약 180W일 수 있고, 바이어스 파워 소스(220)가 정전척(100)에 인가하는 파워(이하, 로우 파워)는 약 150W일 수 있다. 여기서의 브레이크-쓰루 공정은 수 내지 수십 초(예: 약 10초) 동안 진행될 수 있다. NF3 플라즈마는 펄스 방식으로 제공될 수 있다.
도 1b 내지 1g에서 전술한 싸이클 공정(이하 제1 싸이클 공정)은 수 내지 수십 회 반복될 수 있다. 일례로, 제1 싸이클 공정은 20회 반복되어 약 2000A의 식각 타겟을 가질 수 있다. 제1 싸이클 공정에서의 산화 공정(이하 제1 산화 공정)의 진행 시간과 식각 공정(이하 제1 식각 공정)의 진행 시간은 동일하거나 유사할 수 있다. 제1 산화 공정을 제1 식각 공정보다 더 긴 시간 동안 진행하면 식각이 어려워질 수 있고, 제1 식각 공정을 제1 산화 공정보다 더 긴 시간 동안 진행하면 보우잉(bowing) 현상이 일어날 수 있다. 그러므로, 제1 산화 공정 시간과 제1 식각 공정 시간의 비는 1:1인 것이 바람직할 수 있다.
제1 산화 공정은 대기압보다 낮은 저압(예: 100mTorr)에서 O2 플라즈마를 이용하여 진행할 수 있다. O2 플라즈마에 N2가 더 포함될 수 있다. O2의 유량은 약 800sccm이고, N2의 유량은 약 200sccm일 수 있다. 상부 전극(1510,1520)에 인가되는 하이 파워는 약 750W일 수 있다. 선택적으로 산화 속도를 더 높이기 위해 약 200W의 로우 파워를 정전척(100)에 인가할 수 있다. 제1 산화 공정은 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다.
제1 식각 공정은 대기압보다 낮은 저압(예: 10mTorr 내지 50mTorr)에서 가령 Cl2 플라즈마를 이용하여 진행할 수 있다. Cl2 플라즈마에 Ar이 더 포함될 수 있다. Cl2 및 Ar 유량들은 각각 약 100sccm일 수 있다. 상부 전극(1510,1520)에 인가되는 하이 파워는 약 200W일 수 있고, 정전척(100)에 인가되는 로우 파워는 약 3150W일 수 있다. 제1 식각 공정은 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다.
제1 식각 공정에 있어서, Cl2 플라즈마는 펄스 방식으로 제공될 수 있다. 이때 펄스의 온 타임(On Time)일 때 플라즈마가 생성되며, 펄스의 오프 타임(Off Time)일 때 플라즈마가 소멸될 수 있다. 일례로, Cl2 플라즈마의 듀티비(duty ratio)는 약 10%일 수 있다. 다시 말해, Cl2 플라즈마의 온 타임은 10%이고, 오프 타임은 90%일 수 있다.
제1 식각 공정에선 에천트가 금속막(12)을 뚫고 내려가야 하므로 하이 파워(예: 200W)에 비해 큰 로우 파워(예: 3150W)가 필요할 수 있다. 이와 달리, 제1 산화 공정에선 산화에 필요한 라디칼의 형성과 공급이 주요한 인자이므로 로우 파워(예: 200W)에 비해 큰 하이 파워(예: 750W)가 필요할 수 있다.
도 1g에서 전술한 과도 식각 공정은 산화 공정(이하, 제2 산화 공정)과 식각 공정(이하, 제2 식각 공정)을 반복하는 싸이클 공정(이하, 제2 싸이클 공정)으로 진행할 수 있다. 일례로서, 제2 싸이클 공정은 수 내지 수십 회, 가령 7회 반복되어 도 1g에 도시된 금속막(12)의 일부(19r)가 제거될 수 있다.
제2 산화 공정은 제1 산화 공정과 유사한 조건에서 진행될 수 있다. 일례로, 제2 산화 공정은 대기압보다 낮은 저압(예: 200mTorr)에서 가령 O2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. O2 플라즈마에 N2가 더 포함될 수 있다. O2의 유량은 약 800sccm이고, N2의 유량은 약 200sccm일 수 있다. 상부 전극(1510,1520)에 인가되는 하이 파워는 약 750W일 수 있다. 본 실시예에 따르면, 도 1g에 도시된 바와 같이 하부막(11)의 상면(11t)이 산화되는 것을 방지하기 위해 정전척(100)에 인가되는 로우 파워는 0W일 수 있다.
제2 식각 공정은 제1 식각 공정과 유사한 조건에서 진행될 수 있다. 일례로, 제2 식각 공정은 대기압보다 낮은 저압(예: 10mTorr 내지 50mTorr)에서 가령 Cl2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. Cl2 플라즈마에 Ar이 더 포함될 수 있다. Cl2 및 Ar유량은 각각 약 100sccm일 수 있다. 상부 전극(1510,1520)에 인가되는 하이 파워는 약 200W일 수 있다. 본 실시예에 따르면, 하부막(11)의 상면(11t)이 오픈되지 않는 것을 억제하기 위해 정전척(100)에 인가되는 로우 파워는 제1 식각 공정의 로우 파워(예: 3150W)보다 높은 약 4500W일 수 있다.
제2 식각 공정에 있어서, Cl2 플라즈마는 펄스 방식으로 제공될 수 있다. 본 실시예에 따르면, 하부막(11)의 상면(11t)이 오픈되지 않는 것을 억제하기 위해 Cl2 플라즈마의 듀티비(duty ratio)를 약 15%로 설정하여 식각 타임을 길게 가져갈 수 있다.
도 3a에서 전술한 브레이크-쓰루 공정은 대기압보다 낮은 저압(예: 10mTorr)에서 가령 Cl2 플라즈마를 이용하여 수 내지 수십 초(예: 25초) 동안 진행할 수 있다. Cl2 플라즈마에 Ar이 더 포함될 수 있다. Cl2 유량은 약 200sccm일 수 있고, Ar 유량은 약 100sccm일 수 있다. 하이 파워는 약 400W일 수 있고, 로우 파워는 약 4000W일 수 있다. Cl2 플라즈마는 펄스 방식으로 제공될 수 있다. 일례로, Cl2 플라즈마의 듀티비(duty ratio)는 약 20%일 수 있다.
도 3a에서 전술한 식각 공정은 대기압보다 낮은 저압(예: 80mTorr)에서 가령 하부막(11)의 물질(예: 실리콘)을 선택적으로 식각할 수 있는 HBr 플라즈마를 이용하여 수 내지 수십 초(예: 25초) 동안 진행할 수 있다. HBr 플라즈마에 O2 및 NF3 중 적어도 어느 하나가 더 포함될 수 있다. HBr 유량은 약 160sccm, O2 유량은 약 10 내지 15sccm(예: 11sccm), NF3 유량은 30 내지 50sccm(예: 38sccm)일 수 있다. 하이 파워는 약 400W일 수 있고, 로우 파워는 약 3500W일 수 있다. HBr 플라즈마는 펄스 방식으로 제공될 수 있다. 일례로, HBr 플라즈마의 듀티비(duty ratio)는 약 20%일 수 있다.
<반도체 제조장치의 예 2>
도 6b는 본 발명의 실시예에 따른 유도 결합형 플라즈마를 이용한 반도체 제조장치를 도시한 단면도이다.
도 6b를 참조하면, 반도체 제조장치(2)는 유도성 결합 방식으로 발생되는 플라즈마(ICP)를 이용하여 정전척(101)에 탑재되는 기판(90)을 처리(예: 플라즈마 공정)하는 유도 결합형 플라즈마 처리 장치일 수 있다.
반도체 제조장치(2)는 금속제의 원통형 진공 챔버(1110)의 하부 중앙에 기판(90)을 탑재하는 정전척(100)과 정전척(100)의 작동을 제어하는 제어부(200)를 포함할 수 있다. 정전척(100)과 제어부(200)는 도 6a에서 전술한 바와 동일하거나 유사하게 구성될 수 있다. 이들에 대한 상술한 생략한다.
정전척(100)은 챔버(1110)의 내측벽에 고정된 지지부(1114)에 의해 지지될 수 있다. 정전척(100)과 챔버(1110)의 내측벽 사이에 배플판(1120)이 제공될 수 있다. 챔버(1110)의 하부에 배기관(1124)이 마련되고, 배기관(1124)은 진공 펌프(1126)에 연결될 수 있다. 챔버(1110)의 외측벽 상에 기판(90)의 반입과 반출을 담당하는 개구(1127)를 개폐하는 게이트밸브(1128)가 제공될 수 있다.
챔버(1110)의 천장에 정전척(100)으로부터 이격된 유전체창(1152)이 제공될 수 있다. 유전체창(1152) 위에 가령 나선 혹은 동심원과 같은 코일 형상의 고주파 안테나(1154)를 수용하는 안테나실(1156)이 챔버(1110)와 일체로 설치될 수 있다. 고주파 안테나(1154)는 정합기(1158)를 거쳐 플라즈마 발생용 고주파 파워 소스(1157: RF power source)와 전기적으로 연결될 수 있다. 고주파 파워 소스(1157)는 플라즈마 발생에 적합한 고주파 파워를 출력할 수 있다. 정합기(1158)는 고주파 파워 소스(1157)의 임피던스와 부하(예: 고주파 안테나(1154))의 임피던스의 정합을 위해 제공될 수 있다. 가스 공급 소스(1166)는 챔버(1110)의 측벽에 설비된 가령 노즐이나 포트홀과 같은 공급장치(1164)를 통해 챔버(1110)로 처리 가스(예: 식각 가스)를 공급할 수 있다.
반도체 제조장치(2)를 이용하여 식각 처리를 실행하기 위해, 게이트밸브(1128)를 열어 기판(90)을 챔버(1110) 내로 반입하고 정전척(100) 상에 탑재할 수 있다. 정전척 파워 소스(210)로부터 정전척(100)으로의 파워 인가로써 발생되는 정전기력에 의해 기판(90)이 정전척(100)에 흡착될 수 있다.
가스 공급 소스(1166)로부터 식각 가스가 챔버(1110)로 도입될 수 있다. 이 때, 진공 펌프(1126)로써 챔버(1110) 내의 압력을 정해진 수치로 설정할 수 있다. 고주파 파워 소스(1157)로부터 파워가 정합기(1158)를 거쳐 고주파 안테나(1154)에 인가될 수 있다. 아울러, 바이어스 파워 소스(220)로부터 파워가 베이스(110)에 인가될 수 있다. 정전척(100)은 하부 전극 역할을 하며, 고주파 안테나(1154)는 상부 전극 역할을 할 수 있다.
챔버(1110)로 도입된 에칭 가스는 유전체창(1152) 아래의 처리실(1172)에서 균일하게 확산될 수 있다. 고주파 안테나(1154)에 흐르는 전류에 의해서 자기장이 고주파 안테나(1154) 주위에서 발생하고 자력선이 유전체창(1152)을 관통하여 처리실(1172)을 통과할 수 있다. 자기장의 시간적 변화에 의해 유도 전기장이 발생하고, 유도 전기장에 의해 가속된 전자가 에칭 가스의 분자나 원자와 충돌하여 플라즈마가 발생할 수 있다. 플라즈마의 이온이 기판(90)에 공급되므로써 식각 처리될 수 있다. 기판(90) 상에는 도 1a의 하부막(11), 금속막(12), 마스크막(13)이 순차 적층되어 있다. 본 실시예의 싸이클 공정은 반도체 제조장치(2)에서 진행될 수 있다.
반도체 제조장치(2)에서 13.56MHz의 유도성 결합 방식의 고주파 플라즈마 혹은 100MHz의 유도성 결합 방식의 초고주파 플라즈마를 이용하는 식각 및/또는 산화 공정이 진행될 수 있다. 정전척(100)은 섭씨 약 50도 내지 150도, 가령 섭씨 약 100도에 설정될 수 있다. 이하에서 구체적인 공정 레시피를 개시한다.
도 1a에서 전술한 브레이크-쓰루 공정은 대기압보다 낮은 저압(예: 15mTorr)에서 가령 Cl2 플라즈마를 이용하여 진행할 수 있다. Cl2 플라즈마에 N2가 더 포함될 수 있다. Cl2 유량은 약 200sccm이고, N2 유량은 약 20sccm일 수 있다. 이 경우, 고주파 파워 소스(1157)가 고주파 안테나(1154)에 인가하는 파워(이하, 하이 파워)는 약 300W일 수 있고, 바이어스 파워 소스(220)가 정전척(100)에 인가하는 파워(이하, 로우 파워)는 약 1000W 내지 약 2500W일 수 있다. 여기서의 브레이크-쓰루 공정은 수 내지 수십 초(예: 약 10초) 동안 진행될 수 있다. NF3 플라즈마는 펄스 방식으로 제공될 수 있다. 일례로, NF3 플라즈마의 듀티비는 약 20%일 수 있다.
도 1b 내지 1g에서 전술한 제1 싸이클 공정은 수 내지 수십 회 반복될 수 있다. 일례로, 제1 싸이클 공정은 20회 반복되어 약 2000A의 식각 타겟을 가질 수 있다. 제1 산화 공정 시간과 제1 식각 공정 시간의 비는 1:1일 수 있다.
제1 산화 공정은 대기압보다 낮은 저압(예: 20mTorr)에서 O2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. O2의 유량은 약 200sccm일 수 있다. 하이 파워는 약 1000W일 수 있고, 선택적으로 로우 파워는 약 50W 내지 약 100W일 수 있다.
제1 식각 공정은 대기압보다 낮은 저압(예: 5mTorr)에서 가령 Cl2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. Cl2의 유량은 약 100sccm일 수 있다. 하이 파워는 약 300W일 수 있고, 로우 파워는 약 1000W 내지 약 2500W일 수 있다. Cl2 플라즈마는 약 10%의 듀티비를 갖는 펄스 방식으로 제공될 수 있다.
도 6a에서 전술한 이유로, 제1 식각 공정에선 하이 파워(예: 300W)에 비해 큰 로우 파워(예: 1000W 내지 2500W)가 필요할 수 있고, 제1 산화 공정에선 로우 파워(예: 50W 내지 100W)에 비해 큰 하이 파워(예: 1000W)가 필요할 수 있다.
도 1g에서 전술한 과도 식각 공정에서의 제2 산화 공정과 제2 식각 공정은 제1 산화 공정과 제1 식각 공정 각각과 유사한 레시피로 진행될 수 있다. 가령 제2 산화 공정은 저압(예: 20mTorr)에서 O2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. O2의 유량은 약 200sccm일 수 있다. 하이 파워는 약 1000W일 수 있고, 로우 파워는 0W일 수 있다. 제2 식각 공정은 저압(예: 5mTorr)에서 듀티비가 약 10%인 펄스 방식의 Cl2 플라즈마를 이용하여 수 내지 수십 초(예: 5초 내지 15초) 동안 진행할 수 있다. Cl2의 유량은 약 100sccm일 수 있다. 하이 파워는 약 300W일 수 있고, 로우 파워는 약 1000W 내지 약 2500W 혹은 이보다 높을 수 있다.
도 3a에서 전술한 브레이크-쓰루 공정은 대기압보다 낮은 저압(예: 10mTorr)에서 가령 CF4 플라즈마를 이용하여 수 내지 수십 초(예: 7초) 동안 진행할 수 있다. CF4 유량은 약 100sccm일 수 있다. 하이 파워는 약 100W일 수 있고, 로우 파워는 약 1000W 내지 약 2500W일 수 있다. CF4 플라즈마는 약 25%의 듀티비를 갖는 펄스 방식으로 제공될 수 있다.
도 3a에서 전술한 식각 공정은 대기압보다 낮은 저압(예: 3mTorr)에서 가령 Cl2 플라즈마를 이용하여 수 내지 수십 초(예: 7초) 동안 진행할 수 있다. Cl2 플라즈마에 O2가 더 포함될 수 있다. Cl2 유량은 약 100sccm이고, O2 유량은 약 5sccm일 수 있다. Cl2 플라즈마는 약 20%의 듀티비를 갖는 펄스 방식으로 제공될 수 있다. 다른 예로, 식각 공정은 듀티비가 약 25%인 펄스 방식의 HBr 플라즈마를 이용하여 진행될 수 있다. HBr 플라즈마에 O2 및 NF3 중 적어도 어느 하나가 더 포함될 수 있다.
<응용예>
도 7a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 7b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 7a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자(1)를 포함하는 메모리(3210)는 메모리 카드(3000)에 응용될 수 있다. 일례로, 메모리 카드(3000)는 호스트(3230)와 메모리(3210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함할 수 있다. 에스램(3221)은 중앙처리장치(3222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(3223)는 메모리 카드(3000)와 접속되는 호스트(3230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(3224)는 메모리(3210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(3225)는 메모리(3210)와 인터페이싱할 수 있다. 중앙처리장치(3222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 7b를 참조하면, 정보 처리 시스템(2000)은 본 발명의 실시예에 따른 반도체 소자(1)를 구비한 메모리 시스템(2310)을 포함할 수 있다. 정보 처리 시스템(2300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(2300)은 메모리 시스템(2310)과 각각 시스템 버스(2360)에 전기적으로 연결된 모뎀(2320), 중앙처리장치(2330), 램(2340), 유저인터페이스(2350)를 포함할 수 있다. 메모리 시스템(2310)은 메모리(2311)와 메모리 컨트롤러(2312)를 포함하며, 도 7a의 메모리 카드(3000)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(2310)에는 중앙처리장치(2330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(2300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(2310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(2000)은 대용량의 데이터를 메모리 시스템(2310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 하부막 상에 텅스텐막을 형성하고; 그리고
    상기 텅스텐막에 대한 식각 공정과 산화 공정을 포함하는 싸이클 공정으로 상기 텅스텐막을 수직 패턴으로 형성하는 것을 포함하고,
    상기 싸이클 공정은:
    산소 플라즈마를 이용하는 산화 공정으로 상기 텅스텐을 산화시켜 텅스텐 산화막을 형성하고; 그리고
    염소 계열의 가스를 이용하는 식각 공정으로 상기 텅스텐 산화막을 선택적으로 식각하는 것을 포함하고,
    상기 산화 공정과 상기 식각 공정 각각은 상부 전극에 인가되는 제1 파워와 하부 전극에 인가되는 제2 파워에 의해 발생되는 플라즈마를 이용하고,
    상기 산화 공정에 이용되는 플라즈마는 상기 제2 파워에 비해 상기 제1 파워가 더 큰 조건에서 발생되고,
    상기 식각 공정에 이용되는 플라즈마는 상기 제1 파워에 비해 상기 제2 파워가 더 큰 조건에서 발생되는 수직 패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 텅스텐막을 선택적으로 식각하여 상기 텅스텐막 내에 제1 깊이를 갖는 제1 홀을 형성하는 것을 더 포함하고,
    상기 싸이클 공정은:
    상기 산화 공정으로 상기 제1 홀의 내면을 덮는 제1 텅스텐 산화막을 형성하고; 그리고
    상기 식각 공정으로 상기 제1 홀의 바닥면 상의 제1 텅스텐 산화막을 선택적으로 제거하여 상기 제1 홀의 바닥면을 통해 상기 텅스텐막의 일부를 노출시키는 것을 더 포함하는 수직 패턴의 형성 방법.
  3. 제2항에 있어서,
    상기 싸이클 공정은:
    상기 식각 공정으로 상기 노출된 텅스텐막의 일부를 더 제거하여 상기 제1 깊이보다 큰 제2 깊이를 갖는 제2 홀을 형성하고; 그리고
    상기 산화 공정으로 상기 제2 홀의 내면을 덮는 제2 텅스텐 산화막을 형성하는 것을 더 포함하는 수직 패턴의 형성 방법.
  4. 제2항에 있어서,
    상기 식각 공정으로 상기 제1 텅스텐 산화막을 선택적으로 제거하는 것은:
    상기 제1 홀의 내측벽 상에 형성된 제1 텅스텐 산화막의 일부를 잔류시키는 것을 포함하는 수직 패턴의 형성 방법.
  5. 제2항에 있어서,
    상기 텅스텐막 상에 마스크막을 형성하고; 그리고
    상기 마스크막을 식각 마스크로 이용하는 식각 공정으로 상기 텅스텐막을 식각하여 상기 제1 홀을 형성하는 것을;
    더 포함하는 수직 패턴의 형성 방법.
  6. 제5항에 있어서,
    상기 제1 홀을 형성하는 것은:
    상기 마스크막 상에 상기 제1 홀의 형성에 따른 식각 부산물로 구성된 폴리머막을 형성하는 것을 더 포함하고,
    상기 폴리머막은 상기 산화 공정에 의해 제거되는 수직 패턴의 형성 방법.
  7. 제1항에 있어서,
    상기 산소 플라즈마는 수소 혹은 상기 수소를 포함하는 탄화수소 계열의 가스를 더 포함하는 수직 패턴의 형성 방법.
  8. 제1항에 있어서,
    상기 식각 공정은,
    붕소 혹은 상기 붕소를 포함하는 가스와, 불활성 가스 중 적어도 어느 하나가 상기 염소 계열의 가스와 혼재된 혼합 가스를 이용하는 수직 패턴의 형성 방법.
  9. 제1항에 있어서,
    상기 수직 패턴을 식각 마스크로 이용하는 식각 공정으로 상기 하부막을 패터닝하는 것을 더 포함하는 수직 패턴의 형성 방법.
  10. 제9항에 있어서,
    상기 하부막은 실리콘막, 실리콘산화막, 실리콘질화막 중 적어도 어느 하나를 포함하는 수직 패턴의 형성 방법.
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