TW201637092A - 蝕刻方法(二) - Google Patents

蝕刻方法(二) Download PDF

Info

Publication number
TW201637092A
TW201637092A TW105101025A TW105101025A TW201637092A TW 201637092 A TW201637092 A TW 201637092A TW 105101025 A TW105101025 A TW 105101025A TW 105101025 A TW105101025 A TW 105101025A TW 201637092 A TW201637092 A TW 201637092A
Authority
TW
Taiwan
Prior art keywords
gas
region
plasma
processing
processed
Prior art date
Application number
TW105101025A
Other languages
English (en)
Other versions
TWI713486B (zh
Inventor
Hikaru Watanabe
Akihiro Tsuji
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201637092A publication Critical patent/TW201637092A/zh
Application granted granted Critical
Publication of TWI713486B publication Critical patent/TWI713486B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32174Circuits specially adapted for controlling the RF discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

抑制由氮化矽所構成之第2區域的削蝕,且蝕刻由氧化矽所構成之第1區域。 一實施形態之方法係包含:(a)第1工序,係在收納有被處理體之處理容器內,生成含有氟碳氣體之處理氣體的電漿;(b)第2工序,係在收納有被處理體之處理容器內,進一步地生成含有氟碳氣體之處理氣體的電漿;以及(c)第3工序,係藉由第1工序及第2工序而形成於被處理體上的沉積物所包含的氟碳自由基來蝕刻第1區域。第1工序中為了生成電漿所使用的高頻電力會較第2工序中為了生成電漿所使用的高頻電力要小。

Description

蝕刻方法(二)
本發明之實施形態係關於一種蝕刻方法,特別是關於一種藉由對被處理體之電漿處理,來相對於由氮化矽所構成之第2區域而選擇性地蝕刻由氧化矽所構成之第1區域的方法。
在電子元件之製造中,係有對由氧化矽(SiO2)所構成之區域進行形成所謂孔洞或溝槽之開口的處理。此般處理如美國專利第7708859號說明書所記載般,一般而言係將被處理體暴露於氟碳氣體之電漿,而蝕刻該區域。
又,已知一種相對於由氮化矽所構成之第2區域而選擇性地蝕刻由氧化矽所構成之第1區域的技術。此般技術的一範例係已知有SAC(Self-Alignd Contact)技術。關於SAC技術係記載於日本特開2000-307001號公報。
為SAC技術之處理對象的被處理體係具有氧化矽製之第1區域、氮化矽製之第2區域以及遮罩。第2區域係設置為區劃出凹部,第1區域係設置為填埋該凹部,且覆蓋第2區域,遮罩係設置於該第1區域上,並於凹部上提供開口。以往之SAC技術中,如日本特開2000-307001號公報所記載般,係為了蝕刻第1區域,而使用含有含氟碳氣體、氧氣以及稀有氣體之處理氣體的電漿。藉由將被處理體暴露於此處理氣體之電漿,來在從遮罩開口所露出之部分蝕刻第1區域而形成上部開口。進一步地,藉由將被處理體暴露於處理氣體之電漿,來自我整合地蝕刻由第2區域所圍繞之部分,亦即凹部內之第1區域。藉此,來自我整合地形成有連續於上部開口之下部開口。
【先前技術文獻】
【專利文獻】
專利文獻1:美國專利第7708859號說明書
專利文獻2:日本特開2000-307001號公報
上述先前技術中,會在進行第1區域之蝕刻,而露出第2區域的時間點,產生於第2區域表面上尚未形成有保護該第2區域之膜的狀態。在此狀態下進一步地進行第1區域之蝕刻時,便會在第2區域產生削蝕。
從而,便需要一種抑制由氮化矽所構成之第2區域的削蝕,並蝕刻由氧化矽所構成之第1區域的技術。
一態樣中,便提供一種方法,係藉由對被處理體之電漿,來相對於由氮化矽所構成之第2區域而選擇性地蝕刻由氧化矽所構成之第1區域。此方法係包含:(a)第1工序,係在收納有被處理體之處理容器內,生成含有氟碳氣體之處理氣體的電漿;(b)第2工序,係在收納有被處理體之處理容器內,進一步地生成含有氟碳氣體之處理氣體的電漿;以及(c)第3工序,係藉由第1工序及第2工序而形成於被處理體上的沉積物所包含的氟碳自由基來蝕刻第1區域。第1工序中為了生成電漿所使用的高頻電力會較第2工序中為了生成電漿所使用的高頻電力要小。
上述一態樣相關之方法係在第1工序及第2工序中,於被處理體表面上形成含有氟碳之沉積物,而在第3工序中藉由該沉積物中之氟碳自由基來蝕刻第1區域。在此,雖然在含有氟碳氣體之處理氣體的電漿之生成所使用的高頻電力較小時,形成於被處理體上之沉積物的量會變少,但被處理體被蝕刻的量亦會變少。另一方面,雖然在該高頻電力較大時,形成於被處理體上之沉積物的量會變多,但被處理體被蝕刻的量亦會變多。上述方法中,由於第1工序中所使用之高頻電力較小,故可抑制被處理體之蝕刻量,亦即第2區域之蝕刻量,並於第2區域上形成沉積物。藉由此第1工序所形成沉積物來保護第2區域,並在第2工序使用較大之高頻電力,便可增加形成於被處理體上之沉積物的量。然後,藉由如此般所形成之沉 積物來保護第2區域,並在第3工序中蝕刻第1區域。從而,便可抑制第2區域之削蝕,並蝕刻第1區域。
一實施形態亦可反覆實行依序含有第1工序、第2工序以及第3工序之機制。
一實施形態中,被處理體之第2區域會區劃出凹部,第1區域係設置為填埋該凹部,且覆蓋該第2區域,被處理體係具有設置於第1區域上之遮罩,此遮罩係提供於凹部上具有較該凹部之寬度要寬之寬度的開口。此實施形態中之方法係進一步地含有蝕刻第1區域至露出第2區域為止的工序,上述機制會在蝕刻第1區域至露出第2區域為止的前工序後來加以實行。
一實施形態中,上述機制係可進一步地包含第4工序。第4工序,係在收納有被處理體之處理容器內,生成含有含氧氣體及非活性氣體之處理氣體的電漿。根據此實施形態,便可藉由氧活性基,來適當地減少形成於被處理體的沉積物之量。從而,便可防止遮罩開口以及蝕刻所形成之開口的阻塞。又,此實施形態中,係由於處理氣體中之含氧氣體會藉由非活性氣體而被稀釋,故可抑制沉積物被去除過多之情事。
如上述說明般,便可抑制由氮化矽所構成之第2區域的削蝕,並蝕刻由氧化矽所構成之第1區域。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
30‧‧‧上部電極
PD‧‧‧載置台
LE‧‧‧下部電極
ESC‧‧‧靜電夾具
40‧‧‧氣體源群
42‧‧‧閥群
44‧‧‧流量控制器群
50‧‧‧排氣裝置
62‧‧‧第1高頻電源
64‧‧‧第2高頻電源
Cnt‧‧‧控制部
W‧‧‧晶圓
R1‧‧‧第1區域
R2‧‧‧第2區域
OL‧‧‧有機膜
AL‧‧‧含矽反射防止膜
MK‧‧‧遮罩
DP‧‧‧沉積物
圖1係顯示一實施形態相關之蝕刻方法的流程圖。
圖2係例示為一實施形態相關之蝕刻方法的適用對象的被處理體之剖面圖。
圖3係概略地顯示可用於實施圖1所示之方法的電漿處理裝置之一範例的圖式。
圖4係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖5係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖6係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖7係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖8係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖9係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖10係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖11係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖12係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖13係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖14係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖15係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖16係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
圖17係顯示實施圖1所示之方法的中途階段之被處理體的剖面圖。
以下,便參照圖式,就各種實施形態來詳細地說明。另外,各圖式中對於相同或相當的部分會附加相同的符號。
圖1係顯示一實施形態相關之蝕刻方法的流程圖。圖1所示之方法MT會藉由對被處理體之電漿處理,來相對於由氮化矽所構成之第2區域而選擇性地蝕刻由氧化矽所構成之第1區域的方法。
圖2係例示有為一實施形態相關之蝕刻方法的適用對象之被處理體的剖面圖。如圖2所示,被處理體,亦即晶圓W係具有基板SB、第1區域R1、第2區域R2以及之後構成遮罩之有機膜OL。一範例中,晶圓W係在鰭型場效電晶體的製造途中所得到者,且進一步地具有隆起區域RA、含矽之反射防止膜AL以及阻劑遮罩RM。
隆起區域RA係設置為從基板SB隆起。此隆起區域RA係可例如構成閘極區域。第2區域R2係由氮化矽(Si3N4)所構成,並設置於隆起區域RA表面以及基板SB表面上。此第2區域R2如圖2所示,係以區劃出凹部的方式來加以延伸。一範例中,凹部之深度為約150nm,凹部之寬度為約20nm。
第1區域R1係由氧化矽(SiO2)所構成,並設置於第2區域R2上。具體而言,第1區域R1係設置為填埋第2區域R2所區劃出之凹部,並覆蓋該第2區域R2。
有機膜OL係設置於第1區域R1上。有機膜OL係可由有機材料,例如非晶碳所構成。反射防止膜AL係設置於有機膜OL上。阻劑遮罩RM係設置於反射防止膜AL上。阻劑遮罩RM係提供於第2區域R2所區劃出之凹部上具有較該凹部之寬度要寬之寬度的開口。阻劑遮罩RM之開口寬度為例如60nm。此般之阻劑遮罩RM的圖案係藉由光微影技術來加以形成。
方法MT係在電漿處理裝置內處理圖2所示之晶圓W般的被處理體。圖3係概略地顯示可實施圖1所示之方法的電漿處理裝置之一範例的圖式。圖3所示之電漿處理裝置10係電容耦合型電漿蝕刻裝置,並具備有略圓筒狀之處理容器12。處理容器12之內壁面係由例如經陽極氧化處理之鋁所構成。此處理容器12係保全接地。
處理容器12底部上係設置有略圓筒狀之支撐部14。支撐部14係由例如絕緣材料所構成。支撐部14會在處理容器12內從處理容器12底部延伸於垂直方向。又,處理容器12內係設置有載置台PD。載置台PD會藉由支撐部14來被加以支撐。
載置台PD係於其上面保持晶圓W。載置台PD係具有下部電極LE及靜電夾具ESC。下部電極LE係含有第1板體18a及第2板體18b。第1板體18a及第2板體18b係由例如所謂鋁之金屬所構成,並為略圓盤狀。第2板體18b係設置於第1板體18a上,並電性連接於第1板體18a。
第2板體18b上係設置有靜電夾具ESC。靜電夾具ESC係具有將導電膜之電極配置於一對絕緣層或絕緣薄板間的構造。靜電夾具ESC之電極係透過開關23來電性連接有直流電源22。此靜電夾具ESC會藉由來自直流電源22之直流電壓所產生的庫倫力等的靜電力來吸附晶圓W。藉此,靜電夾具ESC便可保持晶圓W。
第2板體18b之周緣部上係以圍繞晶圓W邊緣及靜電夾具ESC的方式來配置有聚焦環FR。聚焦環FR係為了提升蝕刻均勻性而加以設置。聚焦環FR係由依蝕刻對象膜的材料來適當選擇的材料所構成,例如可由石英所構成。
第2板體18b內部係設置有冷媒流道24。冷媒流道24係構成溫控機構。冷媒流道24係從設置於處理容器12外部的冷卻單元透過配管26a來供給有冷媒。供給至冷媒流道24之冷媒會透過配管26b來回到冷卻單元。如此 般,便會在冷媒流道24與冷卻單元之間循環有冷媒。藉由控制此冷媒之溫度,來控制靜電夾具ESC所支撐之晶圓W的溫度。
又,電漿處理裝置10係設置有氣體供給線路28。氣體供給線路28會將來自導熱氣體供給機構之導熱氣體,例如He氣體供給至靜電夾具ESC上面與晶圓W內面之間。
又,電漿處理裝置10係具備上部電極30。上部電極30係在載置台PD上方,對向配置於該載置台PD。下部電極LE與上部電極30會互相地設置為略平行。上部電極30與下部電極LE之間係提供有用以對晶圓W進行電漿處理之處理空間S。
上部電極30會透過絕緣性遮蔽構件32來被處理容器12上部所支撐。一實施形態中,上部電極30係可構成為可改變從載置台PD上面,亦即晶圓載置面之垂直方向距離。上部電極30係可含有電極板34及電極支撐體36。電極板34係面向處理空間S,該電極板34係設置有複數氣體噴出孔34a。此電極板34在一實施形態中,係由矽所構成。
電極支撐體36係裝卸自如地支撐電極板34者,並可由例如所謂鋁之導電性材料所構成。此電極支撐體36係可具有水冷構造。電極支撐體36內部係設置有氣體擴散室36a。從此氣體擴散室36a朝下方延伸有連通於氣體噴出孔34a之複數氣體流通孔36b。又,電極支撐體36係形成有將處理氣體導入至氣體擴散室36a之氣體導入口36c,此氣體導入口36c係連接有氣體供給管38。
氣體供給管38會透過閥群42及流量控制器群44來連接有氣體源群40。氣體源群40係含有複數氣體源。一範例中,氣體源群40係含有一個以上的氟碳氣體源、稀有氣體源、氮氣(N2氣體)源、氫氣(H2氣體)源以及含氧氣體源。一個以上的氟碳氣體源在一範例中,係可含有C4F8氣體源、CF4氣體源以及C4F6氣體源。稀有氣體源係可為所謂He氣體、Ne氣體、Ar氣體、Kr氣體、Xe氣體之任意的稀有氣體源,一範例中係Ar氣體源。又,含氧氣體源在一範例中,係可為氧氣(O2)源。另外,含氧氣體亦可為含有氧之任意氣體,例如可為所謂CO氣體或CO2氣體之氧化碳氣體。
閥群42係含有複數閥,流量控制器群44係含有所謂質流控制器之複數流量控制器。氣體源群40之複數氣體源會分別透過閥群42所對應之閥 以及流量控制器群44所對應之流量控制器,來連接於氣體供給管38。
又,電漿處理裝置10中係沿著處理容器12之內壁而裝卸自如地設置有沉積保護體46。沉積保護體46亦會設置於支撐部14外周。沉積保護體46會防止蝕刻副產物(沉積)附著於處理容器12,且可藉由於鋁材披覆Y2O3等的陶瓷來加以構成。
處理容器12之底部側以及支撐部14與處理容器12側壁之間係設置有排氣板48。排氣板48係可例如藉由於鋁材披覆Y2O3等的陶瓷來加以構成。此排氣板48下方的處理容器12係設置有排氣口12e。排氣口12e會透過排氣管52來連接有排氣裝置50。排氣裝置50係具有渦輪分子泵等的真空泵,且可將處理容器12內之空間減壓至所欲真空度。又,處理容器12側壁係設置有晶圓W之搬出入口12g,此搬出入口12g可藉由閘閥54來加以開閉。
又,電漿處理裝置10係進一步地具備第1高頻電源62及第2高頻電源64。第1高頻電源62係產生電漿生成用之高頻電力的電源,例如產生27~100MHz之頻率的高頻電力。第1高頻電源62會透過匹配器66來連接於上部電極30。匹配器66係用以匹配第1高頻電力62之輸出阻抗與負載側(上部電極30側)之輸出阻抗的電路。另外,第1高頻電源62亦可透過匹配器66來連接於下部電極LE。
第2高頻電源64係產生用以將離子吸引至晶圓W之高頻偏壓電力的電源,例如產生400kHz~13.56MHz之範圍內的頻率之高頻偏壓電力。第2高頻電源64會透過匹配器68來連接於下部電極LE。匹配器68係用以匹配第2高頻電源64之輸出阻抗與負載側(下部電極LE側)之輸入阻抗的電路。
又,電漿處理裝置10係進一步地具備電源70。電源70係連接於上部電極30。電源70會將用以吸引處理空間S內所存在之正離子至電極板34的電壓施加至上部電極30。一範例中,電源70係產生負直流電壓的直流電源。在其他範例中,電源70亦可為產生較低頻率之交流電壓的交流電源。從電源70施加至上部電極的電壓係可為-150V以下的電壓。亦即,以電源70來施加至上部電極30的電壓係可為絕對值為150以上的負電壓。在將此般電壓從電源70施加至上部電極30時,便會使得處理空間S所存在的正離子衝撞電極板34。藉此,便會從電極板34放出二次電子及/或矽。所放 出之矽會與處理空間S內所存在的氟活性基鍵結,而使得氟活性基的量降低。
又,一實施形態中,電漿處理裝置10係可進一步地具備控制部Cnt。此控制部Cnt係具備處理器、記憶部、輸入裝置以及顯示裝置等的電腦,並控制電漿處理裝置10之各部。此控制部Cnt係可使用輸入裝置,來讓操作者為了管理電漿處理裝置10而進行指令的輸入操作等,又,可藉由顯示裝置,來將電漿處理裝置10之運作狀況可視化而加以顯示。進一步地,控制部Cnt之記憶部係儲存有藉由處理器來控制電漿處理裝置10所實行的各種處理用之控制程式以及對應於處理條件而讓電漿處理裝置10之各部實行處理用之程式,亦即處理配方。
以下,再次參照圖1,就方法MT來詳細地說明。以下說明中會適當地參照圖2、圖4~圖17。圖4~圖17係顯示實施方法MT之中途階段的被處理體之剖面圖。另外,以下說明中,係就方法MT中使用圖3所示之一個電漿處理裝置10來處理圖2所示之晶圓W的範例來加以說明。
首先,方法MT係將圖2所示之晶圓W搬入至電漿處理裝置10內,而將該晶圓W載置於載置台PD上,並藉由該載置台PD來加以保持。
方法MT係接著實行工序ST1。工序ST1係蝕刻反射防止膜AL。因此,工序ST1係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此處理氣體係含有氟碳氣體。氟碳氣體係例如可含有C4F8氣體及CF4氣體中之一種以上。又,此處理氣體係可進一步地含有稀有氣體,例如Ar氣體。又,工序ST1中,係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST1係對下部電極LE供給來自第1高頻電源62之高頻電力以及來自第2高頻電源64之高頻偏壓電力。
以下,便例示工序ST1中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
C4F8氣體:10sccm~30sccm
CF4氣體:150sccm~300sccm
Ar氣體:200sccm~500sccm
●電漿生成用之高頻電力:300W~1000W
●高頻偏壓電力:200W~500W
工序ST1係生成處理氣體之電漿,並藉由氟碳活性基來在從阻劑遮罩RM之開口所露出的部分中蝕刻反射防止膜AL。其結果如圖4所示,會在反射防止膜AL的全區域中去除從阻劑遮罩RM之開口所露出的部分。亦即,阻劑遮罩RM的圖案會被轉印至反射防止膜AL,而在反射防止膜AL形成提供開口之圖案。另外,工序ST1中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
接著的工序ST2係蝕刻有機膜OL。因此,工序ST2係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此處理氣體係可含有氫氣及氮氣。另外,工序ST2中所使用的處理氣體只要是可蝕刻有機膜者的話,亦可為其他氣體,例如含氧氣之處理氣體。又,工序ST2係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST2係對下部電極LE供給來自第1高頻電源62之高頻電力以及來自第2高頻電源64之高頻偏壓電力。
以下,便例示工序ST2中之各種條件。
●處理容器內壓力:50mTorr(6.65Pa)~200mTorr(26.6Pa)
●處理氣體
N2氣體:200sccm~400sccm
H2氣體:200sccm~400sccm
●電漿生成用之高頻電力:500W~2000W
●高頻偏壓電力:200W~500W
工序ST2係生成處理氣體之電漿,而在從反射防止膜AL之開口所露出之部分蝕刻有機膜OL。又,阻劑遮罩RM亦會被蝕刻。其結果如圖5所示,阻劑遮罩RM會被去除,而在有機膜OL之全區域中去除從反射防止膜AL之開口所露出的部分。亦即,反射防止膜AL之圖案會被轉印於有機膜OL,而於有機膜OL形成有提供開口MO的圖案,並從該有機膜OL生成遮罩MK。另外,工序ST2中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
一實施形態中,係在實行工序ST2後實行工序ST3。工序ST3係蝕刻第1區域R1至露出第2區域R2為止。亦即,會蝕刻該第1區域R1至第2區域R2上殘留有少許第1區域R1為止。因此,工序ST3係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此處理氣體係含有氟碳氣體。又,此處理氣體係可進一步地含有稀有氣體,例如Ar氣體。又,此處理氣體係可進一步地含有氧氣。又,工序ST3係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序S3係對下部電極LE供給來自第1高頻電源62之高頻電力以及來自第2高頻電源64之高頻偏壓電力。
工序ST3係生成處理氣體之電漿,並在從遮罩MK之開口所露出的部分中,藉由氟碳活性基來蝕刻第1區域R1。此工序ST3之處理時間係設定為在該工序ST3結束時,於第2區域R2上以既定膜厚來殘留第1區域R1。實行此工序ST3的結果如圖6所示,係部分地形成有上部開口UO。另外,工序ST3中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
在此,後述工序ST11及工序ST12係選擇相較於蝕刻第1區域R1,會優先朝含有第1區域R1的晶圓W表面上形成含氟碳之沉積物的模式,亦即沉積模式的條件。另一方面,工序ST3係選擇相較於形成沉積物,會優先蝕刻第1區域R1的模式,亦即蝕刻模式的條件。因此,一範例中,工序ST3所使用的氟碳氣體係可含有C4F8氣體及CF4氣體中之一種以上。此範例中的氟碳氣體係相較於工序ST11及工序ST12所使用之氟碳氣體的氟原子數對碳原子數的比(亦即,氟原子數/碳原子數)的比,而氟原子數對碳原子數的比(亦即,氟原子數/碳原子數)會要高之氟碳氣體。又,一範例中,為了提高氟碳氣體之解離度,便可將工序ST3所使用之電漿生成用的高頻電力設定為較工序ST11及工序ST12所使用之電漿生成用的高頻電力要大之電力。根據該等範例,便可實現蝕刻模式。又,一範例中,亦可將工序ST3所使用之高頻偏壓電力設定為較工序ST11及工序ST12之高頻偏壓電力要大之電力。根據此範例,便可提高對晶圓W吸引離子之能量,以將第1區域R1高速蝕刻。
以下,便例示工序ST3中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
C4F8氣體:10sccm~30sccm
CF4氣體:50sccm~150sccm
Ar氣體:500sccm~1000sccm
O2氣體:10sccm~30sccm
●電漿生成用之高頻電力:500W~2000W
●高頻偏壓電力:500W~2000W
一實施形態中,接著便實行工序ST4。工序ST4係在處理容器12內生成含有含氧氣體之處理氣體的電漿。因此,工序ST4係從氣體源群40之複數氣體源中所選擇之氣體源來將處理氣體供給至處理容器12內。此處理氣體在一範例中係可含有氧氣來作為含氧氣體。又,處理氣體係可進一步地含有所謂稀有氣體(例如,Ar氣體)或氮氣的非活性氣體。又,工序ST4係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST4係對下部電極LE供給來自第1高頻電源62之高頻電力。另外,工序ST4亦可將來自第2高頻電源64之高頻偏壓電力供給至下部電極LE。
工序ST4係生成氧活性基,並藉由該氧活性基來讓遮罩MK之開口MO於其上端部分擴大。具體而言,如圖7所示,係以區劃出開口MO上端部分之遮罩MK的上側肩部會呈錐狀的方式來被加以蝕刻。藉此,即便之後工序所生成之沉積物會附著於區劃出遮罩MK之開口MO的面,仍可降低該開口MO寬度之縮小量。另外,工序ST4中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
在此,後述工序ST13係減少各機制所形成之微量沉積物者,且需要抑制沉積物減少過量。另一方面,工序ST4係為了擴大遮罩MK之開口MO的上端部分寬度而加以實行者,且被要求縮短其處理時間。
以下,便例示工序ST4中之各種條件。
●處理容器內壓力:30mTorr(3.99Pa)~200mTorr(26.6Pa)
●處理氣體
O2氣體:50sccm~500sccm
Ar氣體:200sccm~1500sccm
●電漿生成用之高頻電力:100W~500W
●高頻偏壓電力:0W~200W
接著,方法MT為了蝕刻第1區域R1,便實行機制SQ。一實施形態中,係反覆實行機制SQ。機制SQ係依序含有工序ST11、工序ST12以及工序ST14。一實施形態中,機制SQ係進一步地含有在工序ST12與工序ST14之間所實行的工序ST13。
機制SQ係首先實行工序ST11。工序ST11係在收納有晶圓W之處裡容器12內,生成處理氣體之電漿。因此,工序ST11係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此處理氣體係含有氟碳氣體。又,此處理氣體係可進一步地含有稀有氣體,例如Ar氣體。又,工序ST11係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST11係對下部電擊LE供給來自第1高頻電源62之高頻電力。藉此,來生成含有氟碳氣體之處理氣體的電漿,而讓解離之氟碳沉積於晶圓W表面上,以如圖8所示般形成沉積物DP。相關工序ST11中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
接著的工序ST12係在收納有晶圓W之處裡容器12內,進一步地生成處理氣體之電漿。因此,工序ST12中亦會從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此處理氣體係含有氟碳氣體。又,此處理氣體係可進一步地含有稀有氣體,例如Ar氣體。又,工序ST12係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST12係對下部電極LE供給來自第1高頻電源62之高頻電力。藉此,來生成含有氟碳氣體之處理氣體的電漿,而讓解離之氟碳沉積於晶圓W表面上,以如圖9所示般增加沉積物DP的量。相關工序ST12中上述電漿處理裝置10之各部動作係可藉由控制部供給Cnt來加以控制。
如上述,工序ST11及工序ST12係選擇會成為沉積模式之條件。因此,一範例中,係使用C4F6氣體來作為氟碳氣體。
又,工序ST11所使用之電漿生成用的高頻電力係設定為較工序ST12所使用之電漿生成用的高頻電力要小之電力。在生成含有氟碳氣體之處理氣體的電漿所使用的高頻電力較小時,雖會使得氟碳之解離度變低,而讓 形成於晶圓W上之沉積物DP的量變少,但亦會讓晶圓W被蝕刻的量變少。另一方面,在該高頻電力較大時,雖會使得氟碳之解離度變高,而讓形成於晶圓W上之沉積物DP的量變多,但亦會讓晶圓W被蝕刻的量變多。由於方法MT係如上述般,讓工序ST11所使用之高頻電力會較小,故可抑制晶圓W之蝕刻量,亦即抑制第2區域R2之蝕刻量,且於第2區域R2上形成較薄之沉積物DP。藉由此工序ST11而較薄地形成的沉積物DP來保護第2區域,且於工序ST12中使用較大之高頻電力,便可增加形成於晶圓W上之沉積物DP的量。從而,便可抑制第2區域R2之削蝕,且增加形成於該第2區域R2上之沉積物DP的量。特別是,在包含露出第2區域R2時的期間,藉由實行相關工序ST11及工序ST12,便可抑制第2區域R2之削蝕。
以下,便例示工序ST11中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
C4F6氣體:2sccm~10sccm
Ar氣體:500sccm~1500sccm
●電漿生成用之高頻電力:100W~300W
●高頻偏壓電力:0W
又,以下,便例示工序ST12中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
C4F6氣體:2sccm~10sccm
Ar氣體:500sccm~1500sccm
●電漿生成用之高頻電力:300W~1000W
●高頻偏壓電力:0W
一實施形態中,接著便實行工序ST13。工序ST13係在處理容器12內生成含有含氧氣體及非活性氣體之處理氣體的電漿。因此,工序ST13係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。一範例中,此處理氣體係含有氧氣來作為含氧氣體。又,一範例中,此處理氣體係含有所謂Ar氣體之稀有氣體來作為非活性氣體。非活性氣體 亦可為氮氣。又,工序ST13係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST13係對下部電極LE供給來自第1高頻電源62之高頻電力。工序ST13亦可將來自第2高頻電力64之高頻偏壓電力供給至下部電極LE。
工序ST13係生成氧活性基,並藉由該氧活性基來如圖10所示般,適當地減少晶圓W上之沉積物DP。其結果,便可防止因過剩之沉積物DP而阻塞開口MO及上部開口UO。又,由於工序ST13所使用之處理氣體中之氧氣會因非活性氣體而被稀釋,故可抑制沉積物DP被去除過多之情事。相關工序ST13中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
以下,便例示工序ST13中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
O2氣體:2sccm~20sccm
Ar氣體:500sccm~1500sccm
●電漿生成用之高頻電力:100W~500W
●高頻偏壓電力:0W
一實施形態中,各機制之工序ST13,亦即一次的工序ST13係實行2秒以上,且工序ST13中可以1nm/秒以下的速率來蝕刻沉積物DP。在使用電漿處理裝置10般之電漿處理裝置來實行上述機制時,於工序ST12、工序ST13以及工序ST14之各工序間轉換用的氣體切換會需要時間,從而,在考量放電穩定所需要的時間時,工序ST13便需要實行2秒以上。然而,在此般時間長度的期間中,沉積物DP的蝕刻速率過高時,便會讓用以保護第2區域R2之沉積物被去除過多。因此,在工序ST13中,便以1nm/秒以下的速度來蝕刻沉積物DP。藉此,便可適當地調整形成於晶圓W上的沉積物DP的量。另外,工序ST13中之蝕刻沉積物DP的1nm/秒以下的速率係可藉由從上述條件選擇處理容器內之壓力、處理氣體中之氧因稀有氣體而被稀釋的程度,亦即氧濃度以及電漿生成用之高頻電力來達成。
接著的工序ST14係蝕刻第1區域R1。因此,工序ST14係從氣體源群40之複數氣體源中所選擇的氣體源來將處理氣體供給至處理容器12內。此 處理氣體係含有非活性氣體。非活性氣體在一範例中係可為所謂Ar氣體之稀有氣體。或是,非活性氣體亦可為氮氣。又,工序ST14係運作排氣裝置50,而將處理容器12內之壓力設定為既定壓力。進一步地,工序ST14係對下部電極LE供給來自第1高頻電源62之高頻電力。又,工序ST14係將來自第2高頻電源64之高頻偏壓電力供給至下部電極LE。
以下,便例示工序ST14中之各種條件。
●處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
●處理氣體
Ar氣體:500sccm~1500sccm
●電漿生成用之高頻電力:100W~500W
●高頻偏壓電力:20W~300W
工序ST14係生成非活性氣體之電漿,而相對於晶圓W來吸引離子。然後,藉由沉積物DP所包含之氟碳自由基來蝕刻第1區域R1。藉此,來如圖11所示般,蝕刻第2區域R2所提供之凹部內的第1區域R1,而慢慢地形成下部開口LO。相關工序ST14中之上述電漿處理裝置10的各部動作係可藉由控制部Cnt來加以控制。
一實施形態中,係反覆含有上述工序ST11~工序ST14之機制SQ。然後,伴隨著反覆機制SQ,便會如圖12所示,藉由實行工序ST11及工序ST12來在晶圓W上形成沉積物DP。然後,如圖13所示,藉由實行工序ST13,來減少沉積物DP的量。然後,如圖14所示,藉由實行工序ST14來進一步地蝕刻第1區域R1,而使得下部開口LO之深度加深。又,伴隨著進一步地反覆機制SQ,便會如圖15所示,藉由實行工序ST11及工序ST12來在晶圓W上形成沉積物DP。然後,如圖16所示,藉由實行工序ST13,來減少沉積物DP的量。然後,如圖17所示,藉由實行工序ST14來進一步地蝕刻第1區域R1,而使得下部開口LO之深度變得更深。最後,便蝕刻第1區域R1至為凹部底的第2區域R2露出為止。
回到圖1,方法MT係在工序STa中,判斷是否滿足停止條件。停止條件係判斷已滿足實行機制SQ既定次數的情況。工序STa中,在判斷為未滿足停止條件的情況,便會從工序ST11來實行機制SQ。另一方面,在工序STa中,在判斷為已滿足停止條件的情況,便結束方法MT。
一實施形態中,亦可以在含有露出第2區域R2時的期間所實行之機制SQ(以下,稱為「第1機制」)中蝕刻第1區域R1的量會較之後所實行之機制SQ(以下,稱為「第2機制」)中蝕刻第1區域R1的量要少的方式,來設定反覆機制SQ的條件。一範例中,係將第1機制的實行時間長度設定為較第2機制的實行時間要短。此範例中,第1機制中之工序ST11的實行時間長度、工序ST12的實行時間長度、工序ST13的實行時間長度以及工序ST14的實行時間長度的比係可設定為與第2機制中之工序ST11的實行時間長度、工序ST12的實行時間長度、工序ST13的實行時間長度以及工序ST14的實行時間長度相同。例如,第1機制中,工序ST11的實行時間長度係從2秒至5秒的範圍之時間長度來加以選擇,工序ST12的實行時間長度係從2秒至5秒的範圍之時間長度來加以選擇,工序ST13的實行時間長度係從2秒至5秒的範圍之時間長度來加以選擇,工序ST14的實行時間長度係從5秒至10秒的範圍之時間長度來加以選擇。又,第2機制中,工序ST11的實行時間長度係從2秒至10秒的範圍之時間長度來加以選擇,工序ST12的實行時間長度係從2秒至10秒的範圍之時間長度來加以選擇,工序ST13的實行時間長度係從2秒至10秒的範圍之時間長度來加以選擇,工序ST14的實行時間長度係從5秒至20秒的範圍之時間長度來加以選擇。
雖然工序ST11及工序ST12所生成之氟碳活性基會沉積於第2區域R2上而保護該第2區域R2,但在蝕刻第1區域R1而露出第2區域R2時,便可蝕刻第2區域R2。於是,一實施形態中,係在露出第2區域R2的期間實行第1機制。藉此,來抑制蝕刻量,並於晶圓W上形成沉積物DP,而藉由該沉積物DP來保護第2區域R2。之後,實行蝕刻量較多之第2機制。從而,根據此實施形態,便可抑制第2區域R2之削蝕,並蝕刻第1區域R1。
又,在第2機制實行後所實行的機制SQ(以下,稱為「第3機制」)的工序ST14中,亦可將高頻偏壓電力設定為較第1機制及第2機制之工序ST14所使用的高頻偏壓電力要大的電力。例如,第1機制及第2機制的工序ST14中,係將高頻偏壓電力設定為20W~100W的電力,而第3機制之工序ST14中,係將高頻偏壓電力設定為100W~300W的電力。另外,一範例之第3機制中,工序ST11的實行時間長度係從2秒至10秒的範圍之時 間長度來加以選擇,工序ST12的實行時間長度係從2秒至10秒的範圍之時間長度來加以選擇,工序ST13的實行時間長度係從2秒至10秒的範圍之時間長度來加以選擇,工序ST14的實行時間長度係從5秒至15秒的範圍之時間長度來加以選擇。
如圖15所示,在實行第1機制及第2機制後,晶圓W上的沉積物DP的量會變得相當多。沉積物DP的量變多時,便會因沉積物DP而使得開口MO的寬度、上部開口UO以及下部開口LO的寬度變窄。因此,便會產生到達至下部開口LO深部的離子流速不足的事態。然而,由於第3機制之工序ST14係使用較大之高頻偏壓電力,故會提高吸引至晶圓W的離子之能量。其結果,即便下部開口LO很深,仍可將離子供給至該下部開口LO的深部。
以上,雖已就各種實施形態來加以說明,但並不限於上述實施形態,而可構成各種變形態樣。例如,雖然在方法MT的實施中,係將電漿生成用之高頻電力供給至上部電極30,但該高頻電力亦可供給至下部電極LE。又,方法MT之實施係可使用電漿處理裝置10以外的電漿處理裝置。具體而言,可使用如感應耦合型電漿處理裝置,或是藉由所謂微波之表面波來生成電漿之電漿處理裝置般的任一電漿處理裝置,來實施方法MT。
又,亦可改變機制SQ中之工序ST11、工序ST12、工序ST13及工序ST14的實行順序。例如,亦可在機制SQ中,於實行工序ST14後實行工序ST13。
又,變形態樣相關之方法只要僅含有機制SQ即可。在此情況,晶圓W並不限定於圖2所示之晶圓,只要為具有由氧化矽所構成之第1區域及由氮化矽所構成之第2區域者的話即可。
又,反覆實行之所有機制SQ並不一定要含有工序ST11。例如,只要在含有露出第2區域R2時的期間中,實行含有工序ST11的機制SQ的話即可,在其他期間所實行之機制SQ則可不含有工序ST11。
MT‧‧‧方法
ST1‧‧‧蝕刻反射防止膜
ST2‧‧‧蝕刻有機膜
ST3‧‧‧蝕刻第1區域
ST4‧‧‧生成含氧氣體之電漿
ST11‧‧‧生成含有氟碳氣體之處理氣體的電漿
ST12‧‧‧生成含有氟碳氣體之處理氣體的電漿
ST13‧‧‧生成含有含氧氣體及非活性氣體之處理氣體的電漿
ST14‧‧‧蝕刻第1區域
STa‧‧‧滿足停止條件了嗎?
SQ‧‧‧機制

Claims (4)

  1. 一種方法,係藉由對具有由氧化矽所構成之第1區域及由氮化矽所構成之第2區域的被處理體之電漿處理,來相對於該第2區域而選擇性地蝕刻該第1區域的方法,係包含:第1工序,係在收納有該被處理體之處理容器內,生成含有氟碳氣體之處理氣體的電漿;第2工序,係在收納有該被處理體之處理容器內,進一步地生成含有氟碳氣體之處理氣體的電漿;以及第3工序,係藉由該第1工序及該第2工序而形成於該被處理體上之沉積物所包含的氟碳自由基來蝕刻該第1區域;該第1工序中為了生成該電漿所使用的高頻電力會較該第2工序中為了生成該電漿所使用的高頻電力要小。
  2. 如申請專利範圍第1項之方法,其係反覆實行依序含有該第1工序、第2工序以及該第3工序之機制。
  3. 如申請專利範圍第2項之方法,其中該第2區域係區劃出凹部;該第1區域係設置為填埋該凹部,且覆蓋該第2區域;該被處理體係具有設置於該第1區域上之遮罩,該遮罩係提供於該凹部上具有較該凹部之寬度要寬之寬度的開口;進一步地含有蝕刻該第1區域至露出該第2區域為止的工序;該機制會在蝕刻該第1區域至露出該第2區域為止的該工序後來加以實行。
  4. 如申請專利範圍第3項之方法,其中該機制係進一步地含有:第4工序,係在收納有該被處理體之該處理容器內,生成含有含氧氣體及非活性氣體之處理氣體的電漿。
TW105101025A 2015-01-16 2016-01-14 蝕刻方法(二) TWI713486B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-006771 2015-01-16
JP2015006771A JP6504827B2 (ja) 2015-01-16 2015-01-16 エッチング方法

Publications (2)

Publication Number Publication Date
TW201637092A true TW201637092A (zh) 2016-10-16
TWI713486B TWI713486B (zh) 2020-12-21

Family

ID=55452989

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105101025A TWI713486B (zh) 2015-01-16 2016-01-14 蝕刻方法(二)

Country Status (6)

Country Link
US (3) US10109495B2 (zh)
EP (1) EP3046138A1 (zh)
JP (1) JP6504827B2 (zh)
KR (1) KR102458996B1 (zh)
CN (1) CN105810582B (zh)
TW (1) TWI713486B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6504827B2 (ja) 2015-01-16 2019-04-24 東京エレクトロン株式会社 エッチング方法
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
JP2018022830A (ja) * 2016-08-05 2018-02-08 東京エレクトロン株式会社 被処理体を処理する方法
JP6767302B2 (ja) * 2017-04-14 2020-10-14 東京エレクトロン株式会社 成膜方法
JP6877316B2 (ja) * 2017-11-08 2021-05-26 東京エレクトロン株式会社 エッチング方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623256B2 (ja) * 1993-06-30 2005-02-23 株式会社東芝 表面処理方法および表面処理装置
US6183655B1 (en) 1997-09-19 2001-02-06 Applied Materials, Inc. Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US6602434B1 (en) * 1998-03-27 2003-08-05 Applied Materials, Inc. Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
US6387287B1 (en) 1998-03-27 2002-05-14 Applied Materials, Inc. Process for etching oxide using a hexafluorobutadiene and manifesting a wide process window
JP2000036491A (ja) * 1998-05-15 2000-02-02 Fujitsu Ltd 半導体装置の製造方法
JP4153606B2 (ja) * 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP2002013501A (ja) 2000-06-30 2002-01-18 Nok Corp アキュムレータ
JP2002025979A (ja) 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路装置の製造方法
US6803318B1 (en) * 2000-09-14 2004-10-12 Cypress Semiconductor Corp. Method of forming self aligned contacts
US20020142610A1 (en) * 2001-03-30 2002-10-03 Ting Chien Plasma etching of dielectric layer with selectivity to stop layer
US6716766B2 (en) * 2002-08-22 2004-04-06 Micron Technology, Inc. Process variation resistant self aligned contact etch
US7056830B2 (en) * 2003-09-03 2006-06-06 Applied Materials, Inc. Method for plasma etching a dielectric layer
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
JP4578887B2 (ja) * 2004-08-11 2010-11-10 住友精密工業株式会社 エッチング方法及びエッチング装置
JP2006165246A (ja) * 2004-12-07 2006-06-22 Tokyo Electron Ltd プラズマエッチング方法
JP2007116031A (ja) * 2005-10-24 2007-05-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
JP2014086500A (ja) * 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
JP2014209515A (ja) * 2013-04-16 2014-11-06 東京エレクトロン株式会社 エッチング方法
JP6207947B2 (ja) * 2013-09-24 2017-10-04 東京エレクトロン株式会社 被処理体をプラズマ処理する方法
JP6059165B2 (ja) * 2014-02-19 2017-01-11 東京エレクトロン株式会社 エッチング方法、及びプラズマ処理装置
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
JP6504827B2 (ja) * 2015-01-16 2019-04-24 東京エレクトロン株式会社 エッチング方法

Also Published As

Publication number Publication date
US11264246B2 (en) 2022-03-01
KR20160088819A (ko) 2016-07-26
EP3046138A1 (en) 2016-07-20
JP6504827B2 (ja) 2019-04-24
US10580655B2 (en) 2020-03-03
US20200161138A1 (en) 2020-05-21
US20160211150A1 (en) 2016-07-21
TWI713486B (zh) 2020-12-21
JP2016134428A (ja) 2016-07-25
US20180366338A1 (en) 2018-12-20
CN105810582B (zh) 2019-12-10
KR102458996B1 (ko) 2022-10-25
US10109495B2 (en) 2018-10-23
CN105810582A (zh) 2016-07-27

Similar Documents

Publication Publication Date Title
TWI761345B (zh) 蝕刻方法
TWI684218B (zh) 蝕刻方法(三)
TWI716378B (zh) 蝕刻方法
TWI713109B (zh) 蝕刻方法(一)
TWI722187B (zh) 蝕刻方法
TWI692809B (zh) 蝕刻方法
US11264246B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
TW201717276A (zh) 蝕刻方法
KR102589406B1 (ko) 에칭 방법
CN105810581B (zh) 蚀刻方法
CN105810579B (zh) 蚀刻方法