CN105097498A - 蚀刻被蚀刻层的方法 - Google Patents
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Abstract
提供蚀刻被蚀刻层的方法。课题是降低在被蚀刻层形成的多个开口的宽度的差异。该方法包括:(a)在设置于被蚀刻层上的包含有机膜的掩模层上使等离子体反应产物沉积的第1工序、和(b)在第1工序之后,对被蚀刻层进行蚀刻的第2工序。掩模层具有粗区域和密区域。在粗区域形成了多个开口。密区域包围粗区域且掩模在该密区域比在粗区域密集地存在。粗区域包含第1区域和第2区域。第2区域为比第1区域接近密区域的区域。在该方法的第1工序中,第1区域中的开口的宽度比第2区域中的开口的宽度变窄。
Description
技术领域
本发明的实施方式涉及蚀刻被蚀刻层的方法。
背景技术
作为半导体装置的一种,已知具有三维结构的NAND型闪速存储器设备。该设备具有多层膜,该多层膜由介电常数不同的两层交替设置来形成。该设备的制造中,通过多层膜的蚀刻,在该多层膜形成有多个深洞。对于这样的蚀刻方法,下述的专利文献1中有记载。
具体而言,专利文献1中记载的蚀刻方法中,在多层膜上具有无定形碳制的掩模的被处理体,被暴露于包含CH2F2气体、N2气体、以及NF3的处理气体的等离子体中。
如专利文献1中记载的蚀刻方法,在被蚀刻层上形成深洞这样的多个开口的蚀刻方法中,为了提高划分出该开口的壁面的垂直性,将该壁面、掩模的表面利用等离子体反应产物进行保护,并且进行多层膜的蚀刻。
现有技术文献
专利文献
专利文献1:美国专利申请公开第2013/0059450号说明书
发明内容
发明要解决的问题
但是,为了在被蚀刻层上形成多个开口,即使使用上述的现有的蚀刻方法,多个开口的宽度相互之间也是不同的。因此,需要使在被蚀刻层形成的多个开口的宽度的差异降低。
用于解决问题的方案
在一个方案中,提供对被蚀刻层进行蚀刻的方法。该方法包括:(a)在设置于被蚀刻层上的包含有机膜的掩模层上使等离子体反应产物沉积的工序(以下,称为“第1工序”)、和(b)在第1工序之后对被蚀刻层进行蚀刻的工序(以下,称为“第2工序”)。掩模层具有粗区域和密区域。在粗区域形成多个开口。密区域包围粗区域且掩模在该密区域比在粗区域密集地存在。粗区域包含第1区域和第2区域。第2区域为比第1区域更接近密区域的区域。该方法的第1工序中,第1区域中的开口的宽度比在第2区域中的开口的宽度变窄。
一般而言,使等离子体反应产物沉积且对被蚀刻层进行蚀刻时,与掩模密集地设置的密区域接近的第2区域和其正下方的被蚀刻层内的区域,比远离密区域的第1区域和其正下方的被蚀刻层内的区域附着更多等离子体反应产物。因此,第2区域的正下方的被蚀刻层内的区域中形成的开口的宽度小。另一方面,根据上述的方案所述的方法,通过第1工序的实行,第1区域中的开口的宽度比第2区域中的开口的宽度变窄。并且在这之后,在第2工序中,使等离子体反应产物沉积且对被蚀刻层进行蚀刻时,在第1区域的正下方的被蚀刻层内的区域形成的开口的宽度与在第2区域的正下方的被蚀刻层内的区域形成的开口的宽度的差异变小。例如,在第1区域的正下方的被蚀刻层内的区域形成的开口的宽度与在第2区域的正下方的被蚀刻层内的区域形成的开口的宽度实质上是相同的。因此,根据该方法,能够降低在被蚀刻层形成的多个开口的宽度的差异。
一个方式的第1工序中,生成混合气体的等离子体,所述混合气体包含含氧气体和/或含氢气体、以及含硅气体。第1工序中使用的混合气体在含硅气体之外包含含氧气体的情况下,生成作为在掩模层上沉积的等离子体反应产物的氧化硅,在与形成掩模的材料的反应中,密区域中比粗区域中消耗了更多的氧的活性种,因此在接近该密区域的第2区域的附近生成的氧化硅的量,少于远离密区域的第1区域的附近生成的氧化硅的量。因此,通过第1工序的实行,第1区域的开口的宽度变得比第2区域的开口的宽度狭窄。同样地,第1工序中使用的混合气体在含硅气体之外包含含氢气体的情况下,生成SiH作为在掩模层上沉积的等离子体反应产物,在与形成掩模的材料的反应中,密区域中比粗区域中消耗了更多氢的活性种,因此在接近该密区域的第2区域的附近生成的SiH的量,少于远离密区域的第1区域的附近生成的SiH的量。因此,通过第1工序的实行,第1区域的开口的宽度变得比第2区域的开口的宽度狭窄。
一个方式中,含硅气体可以包含SiCl4或SiF4。一个方式中,含氧气体可以为O2气体。一个方式中,含氢气体可以为烃气体。另外,一个方式中,含氢气体可以为CH4气体。
一个方式中,被蚀刻层可以为由氧化硅制的第1电介质膜和氮化硅制的第2电介质膜交替层叠而形成的多层膜。
一个方式的第2工序中,生成包含氢气、溴化氢气体、以及三氟化氮气体且包含烃气体、氟代烃气体、以及碳氟化合物气体之中的至少一种的处理气体的等离子体。第2工序中使用的处理气体,特别地包含碳和氢。另外,该处理气体中包含较多原子数的氢。由此,在第2工序的蚀刻中,包含碳且具有高硬度的保护膜在掩模层的表面上形成。结果,能够维持掩模层的形状直至蚀刻结束时。即,能够改善掩模选择比。
一个方式中,氟代烃气体可以为CH2F2气体、CH3F气体或CHF3气体。
另外,一个方式中,有机膜可以为无定形碳膜。
发明的效果
如以上说明的那样,能够降低在被蚀刻层形成的多个开口的宽度的差异。
附图说明
图1为显示对被蚀刻层进行蚀刻的方法的一个实施方式的流程图。
图2为一个例子所述的被处理体的剖面图。
图3为示出在图1所示的方法的实施前、以及在图1所示的方法的各工序的实行后的被处理体的状态的平面图。
图4为示出在图1所示的方法的第1工序的实行后的被处理体的状态的剖面图。
图5为示出在图1所示的方法的第2工序的实行后的被处理体的状态的剖面图。
图6为示意地示出等离子体处理装置的一个例子的图。
图7为详细地示出图6所示的调节阀组、流量控制器组、以及气体源组的图。
附图标记说明
10…等离子体处理装置、12…处理容器、PD…载置台、16…下部电极、18b…静电卡盘、30…上部电极、40…气体源组、42…调节阀组、44…流量控制器组、50…排气装置、62…第1高频电源、64…第2高频电源、Cnt…控制单元、W…晶圆、ML…掩模层、RC…粗区域、RD…密区域、R1…第1区域、R2…第2区域、MO…开口、DP…沉积物、EL…被蚀刻层、EO…开口、PF…保护膜。
具体实施方式
以下,参照附图针对各种的实施方式进行详细地说明。需要说明的是,在各附图中对于相同或相当的部分附以相同的符号。
图1为示出对被蚀刻层进行蚀刻的方法的一个实施方式的流程图。图1所示的方法MT包括:在掩模层上使等离子体反应产物沉积的第1工序ST1、和对被蚀刻层进行蚀刻的第2工序ST2。该方法MT可以适用于例如图2和图3的(a)所示的被处理体(以下,有时称为“晶圆W”)。图2为一个例子所述的被处理体的剖面图。图3为示出在图1所示的方法的实施前、和在图1所示的方法的各工序的实行后的被处理体的状态的平面图。需要说明的是,在图3中示出了将晶圆W从掩模层ML的上方观察的平面图。
如图2所示,晶圆W具有被蚀刻层EL和掩模层ML。一个实施方式中,晶圆W进一步具有基底层UL。该实施方式中,晶圆W的基底层UL上具有被蚀刻层EL,在该被蚀刻层EL上具有掩模层ML。
被蚀刻层EL为蚀刻对象的层,为要转印掩模层ML的图案的层。一个实施方式中,被蚀刻层EL为多层膜,该多层膜包含交替层叠的第1电介质膜L1和第2电介质膜L2。例如,第1电介质膜L1由氧化硅形成,第2电介质膜L2由氮化硅形成。另外,第1电介质膜L1的厚度例如为5nm~50nm,第2电介质膜L2的厚度例如为10nm~75nm。另外,被蚀刻层EL具有24个层叠膜对,所述24个层叠膜对分别包含第1电介质膜L1、和在该第1电介质膜L1的上方形成的第2电介质膜L2。
掩模层ML由有机膜形成。该有机膜例如为无定形碳膜。如图2和图3的(a)所示,掩模层ML具有粗区域RC和密区域RD。粗区域RC被密区域RD包围。在粗区域RC中形成了多个开口MO。多个开口MO使被蚀刻层EL露出。另外,掩模在密区域RD比在粗区域RC密集地存在。一个实施方式中在密区域RD未形成开口,但是在其他的实施方式中,也可以在密区域RD中以低于粗区域RC的密度形成开口MO。
多个开口MO在一个实施方式中为孔,并排为四列。但是,多个开口MO的排列状态不限定于图2和图3的(a)中所示的方式。例如,也可以多于或少于四列地排列多个开口MO。另外,多个开口MO可以分别为沟。
粗区域RC包含第1区域R1和第2区域R2。第2区域R2为比第1区域R1接近密区域RD的区域。如图所示,多个开口MO形成在第1区域R1和第2区域R2的两者。
以下,参照图1、图3、图4和图5,针对方法MT进行详细地说明。图4为示出在图1所示的方法的第1工序的实行后的被处理体的状态的剖面图,示出了沿图3的(b)的IV-IV线选取的剖面。图5为示出在图1所示的方法的第2工序的实行后的被处理体的状态的剖面图,示出了沿图3的(c)的V-V线选取的剖面。
方法MT的第1工序ST1中,在掩模层ML上沉积有等离子体反应产物,如图4所示,在掩模层ML上形成有沉积物DP。通过该第1工序ST1,如图3的(b)和图4所示,在第1区域R1中的开口MO的宽度比在第2区域R2中的开口MO的宽度变窄。
一个实施方式的第1工序ST1中,在收纳了晶圆W的等离子体处理装置的处理容器内,生成混合气体的等离子体,所述混合气体包含含氧气体和/或含氢气体、以及含硅气体。含硅气体包含例如SiCl4和/或SiF4。另外,含氧气体例如为O2气体。另外,含氢气体可以为烃气体,例如可以为CH4气体。
第1工序ST1中使用的混合气体包含SiCl4气体和O2气体的情况下,在等离子体中产生氧化硅(SiO)和Cl2。氧化硅(SiO)作为等离子体反应产物在掩模层ML上沉积,形成沉积物DP。此处,在与形成掩模层ML的材料即碳的反应中,密区域RD中比粗区域RC中消耗了更多的氧的活性种,因此在接近该密区域RD的第2区域R2的附近生成的氧化硅的量,少于远离密区域RD的第1区域R1的附近生成的氧化硅的量。因此,通过第1工序ST1的实行,第1区域R1的开口MO的宽度变得比第2区域R2的开口MO的宽度狭窄。
另外,在第1工序ST1中使用的混合气体包含SiCl4气体和CH4气体的情况下,在等离子体中产生SiC、SiH,Cl2、以及H2等的离子和自由基。SiC和SiH等的离子和自由基作为等离子体反应产物在掩模层ML上沉积,形成沉积物DP。此处,在与碳的反应中,密区域RD中比粗区域RC中消耗更多的氢的活性种,因此在接近该密区域RD的第2区域R2的附近生成的SiH的量,少于在远离密区域RD的第1区域R1的附近生成的SiH。因此,在该情况下,在第1区域R1的开口MO的宽度也变得比在第2区域R2的开口MO的宽度狭窄。
接着,在方法MT的第2工序ST2中,被蚀刻层EL被蚀刻。由此,如图5所示,被蚀刻层EL形成开口MO连续的开口EO。在该第2工序ST2中,在等离子体处理装置的处理容器内,生成处理气体的等离子体。在第2工序ST2中,被蚀刻层EL和沉积物DP被在处理气体的等离子体中产生的活性种蚀刻,同时,等离子体反应产物沉积在掩模层ML上,与残留的沉积物DP一起形成保护膜PF。保护膜PF的膜厚在第2区域R2上变厚,另一方面,在第1区域R1上变薄。另外,如上所述,通过第1工序ST1的实行,在第1区域R1的开口MO的宽度变得比第2区域R2的开口MO的宽度狭窄。因此,如图3的(c)和图5所示,通过第2工序ST2的实行,第1区域R1的正下方的被蚀刻层EL内的区域形成的开口EO的宽度与第2区域R2的正下方的被蚀刻层EL内的区域形成的开口EO的宽度的差异变小。例如,第1区域R1的正下方的被蚀刻层EL内的区域形成的开口EO的宽度与第2区域R2的正下方的被蚀刻层EL内的区域形成的开口EO的宽度实质上是相同的。
一个实施方式的第2工序ST2中,作为处理气体,可以使用包含氢气、溴化氢气体、以及三氟化氮气体且包含烃气体、氟代烃气体、以及碳氟化合物气体之中的至少一种的处理气体。一个实施方式中,氟代烃气体可以为CH2F2气体、CH3F气体、或CHF3气体。
第2工序ST2中使用的处理气体特别包含碳和氢。另外,在该处理气体中包含较多的原子数的氢。由此,在第2工序ST2的蚀刻中,在掩模层ML的表面上形成有包含碳且具有高硬度的保护膜PF。即,在开口部的侧壁部形成有保护膜PF。结果,直至蚀刻的结束时,能够维持掩模层ML的形状。即,能够改善掩模选择比。
另外,在处理气体的等离子体中,包含比较多的氢的活性种,因此第2电介质膜L2的蚀刻速率变大。结果,提高被蚀刻层EL的蚀刻速率。
进而,在处理气体的等离子体中,包含溴的活性种,因此在划分出被蚀刻层EL上形成的开口的面上形成了SiBrO之类的蚀刻副产物的膜。由此,划分出形成于被蚀刻层EL的开口的壁面为光滑的面。
在一个实施方式中,在实行第2工序ST2的期间内也可以变更晶圆W的温度。此处,晶圆W的温度较低的情况下,被蚀刻层EL的蚀刻速率变高,形成于被蚀刻层EL的开口的宽度变大。另一方面,晶圆W的温度较高的情况下,被蚀刻层EL的蚀刻速率变低,但能够形成厚的保护膜,在深度方向上能够形成越接近深部变得越细且整体上具有细宽度的开口。因此,在第2工序ST2的中途,通过变更晶圆W的温度,能够形成具有高垂直性和细宽度的开口。
在具体的一个例子的第2工序ST2中,第1期间中的晶圆W的温度被设定为高于第1期间之后的第2期间中的晶圆W的温度。即,在第2工序ST2的第1期间中,晶圆W的温度被设定为比较高的温度;在第2工序ST2的第2期间中,晶圆W的温度被设定为比较低的温度。例如,第1期间为自第2工序ST2的开始直至中途的时刻为止的期间,第2期间为自该中途的时刻直至第2工序ST2结束的期间。另外,例如,第1期间的晶圆W的温度为30℃,第2期间的晶圆W的温度为10℃。根据所述第2工序ST2,在第1期间中,能够形成具有在深度方向上越接近深部变得越细的宽度的开口,另外,能够在划分出开口的壁面上形成厚的保护膜。并且,在第2期间中,能够拓宽深部中的开口的宽度。由此,能够形成具有细的宽度且具有高的垂直性的开口。
以下,针对可以用于方法MT的实施的等离子体处理装置边参照图6边进行说明。图6为示意地示出等离子体处理装置的一个例子的图。图6所示的等离子体处理装置10为电容耦合型等离子体蚀刻装置,具备大致圆筒状的处理容器12。处理容器12的内壁面由经阳极氧化处理的铝形成。该处理容器12被保护接地。
在处理容器12的底部上,设置了由绝缘材料形成的大致圆筒状的支撑部14。支撑部14在处理容器12内由该处理容器12的底部在垂直方向延伸。支撑部14支撑在处理容器12内设置的载置台PD。
在载置台PD的上表面保持晶圆W。载置台PD包含下部电极16和支撑部18。下部电极16例如由铝之类的金属形成,呈大致圆盘形状。在该下部电极16的上表面之上设置了支撑部18。
支撑部18为支撑晶圆W的构件,包含基部18a和静电卡盘18b。基部18a例如由铝之类的金属形成,呈大致圆盘形状。基部18a被设置于下部电极16上,与下部电极16电连接。静电卡盘18b被设置在基部18a之上。静电卡盘18b具有将作为导电膜的电极配置在一对绝缘层或绝缘片之间的结构。静电卡盘18b的电极与直流电源22电连接。该静电卡盘18b由自直流电源22的直流电压而产生的库仑力等静电力来吸附晶圆W。
在支撑部18的基部18a的边缘部上,以包围晶圆W的边缘和静电卡盘18b的方式配置聚焦环FR。为了提高蚀刻的均匀性而设置了聚焦环FR。聚焦环FR由根据蚀刻对象的膜的材料而适宜地选择的材料形成,例如,可以由石英形成。
在基部18a的内部设置了制冷剂流路24。就制冷剂流路24而言,由设置于外部的冷水机组通过配管26a、26b循环供给特定温度的制冷剂。通过控制这样循环的制冷剂的温度,控制支撑部18上支撑的晶圆W的温度。
另外,在等离子体处理装置10中设置了气体供给管线28。气体供给管线28将来自导热气体供给机构的导热气体例如He气体供给至静电卡盘18b的上表面与晶圆W的背面之间。
另外,等离子体处理装置10具备上部电极30。在载置台PD的上方,与该载置台PD相对地配置了上部电极30。下部电极16与上部电极30相互大致平行地设置。这些上部电极30与下部电极16之间,划分出用于对晶圆W进行等离子体处理的处理空间S。
上部电极30隔着绝缘性遮蔽部件32被处理容器12的上部支撑。该上部电极30可以包含电极板34和电极支撑体36。电极板34面向处理空间S提供了多个气体排出孔34a。该电极板34可以由焦耳热小的低电阻的导电体或半导体形成。
电极支撑体36为装卸自如地支撑着电极板34的部件,例如可以由铝之类的导电性材料形成。该电极支撑体36可以具有水冷构造。在电极支撑体36的内部设置了气体扩散室36a。由该气体扩散室36a与气体排出孔34a连通的多个气体通流孔36b向下方延伸。另外,在电极支撑体36形成有向气体扩散室36a导入处理气体的气体导入口36c,该气体导入口36c与气体供给管38连接。
气体供给管38通过调节阀组42和流量控制器组44与气体源组40连接。图7为详细地示出图6所示的调节阀组、流量控制器组、以及气体源组的图。如图7所示,气体源组40包含多个气体源401~407。气体源401为含硅气体的源,例如,为SiCl4气体和/或SiF4气体的源。气体源402为含氧气体和/或含氢气体的源。如上所述,含氧气体可以为O2气体。另外,含氢气体为烃气体,例如可以为CH4气体。气体源403为H2气体的源。需要说明的是,气体源403为任意的氢气的源。气体源404为HBr气体的源。气体源405为NF3气体的源。气体源406为CH2F2气体的源。需要说明的是,气体源406可以为任意的碳氟化合物系气体的源。碳氟化合物系气体可以为碳氟化合物气体或氟代烃气体。作为碳氟化合物气体,示例了C4F6气体、C4F8气体、CF4气体;作为氟代烃气体,除了CH2F2气体之外示例了CH3F气体、CHF3气体。另外,气体源407为CH4气体的源。需要说明的是,气体源407可以为任意的烃气体的源。
流量控制器组44包含多个(N个)流量控制器441~447。流量控制器441~447控制由对应的气体源供给的气体的流量。这些流量控制器441~447可以为质量流量控制器(MFC),也可以为FCS。调节阀组42包含多个(N个)阀421~427。气体源401~407分别通过流量控制器441~447和阀421~427与气体供给管38连接。气体源401~407的气体由气体供给管38至气体扩散室36a通过气体通流孔36b和气体排出孔34a向处理空间S排出。
返回至图6,等离子体处理装置10可以进一步具备接地导体12a。接地导体12a呈大致圆筒状,由处理容器12的侧壁向上部电极30的高度位置上方延伸地设置。
另外,等离子体处理装置10中,沿处理容器12的内壁装卸自由地设置了沉积物屏蔽件46。沉积物屏蔽件46也被设置在支撑部14的外周。沉积物屏蔽件46为防止蚀刻副产物附着在处理容器12的构件,可以通过在铝材上覆盖Y2O3等来形成。
在处理容器12的底部侧且支撑部14与处理容器12的内壁之间设置排气板48。排气板48可以通过例如在铝材上覆盖Y2O3等陶瓷来形成。在该排气板48的下方的处理容器12设置了排气口12e。在排气口12e通过排气管52与排气装置50连接。排气装置50具有涡轮分子泵等真空泵,能够将处理容器12内减压至所期望的真空度。另外,在处理容器12的侧壁设置了晶圆W的输入/输出12g,该输入/输出12g利用门阀54实现开闭。
在处理容器12的内壁设置了导电性部件(GND组件)56。导电性部件56以在高度方向上位于与晶圆W大致相同的高度位置地安装于处理容器12的内壁。该导电性部件56直流地(DC,directcurrent)接地连接,发挥防止异常放电效果。需要说明的是,导电性部件56设置在等离子体生成区域,其设置位置不限定于图6所示的位置。
另外,等离子体处理装置10进一步具备第1高频电源62和第2高频电源64。第1高频电源62为产生等离子体生成用的第1高频电力的电源,产生27~100MHz的频率,在一个例子中产生100MHz的高频电力。第1高频电源62通过匹配器66与下部电极16连接。匹配器66是用于使第1高频电源62的输出阻抗与负载侧(下部电极16侧)的输入阻抗相匹配的电路。需要说明的是,第1高频电源62可以通过匹配器66与上部电极30连接。
第2高频电源64是用于向晶圆W引入离子的第2高频电力,即产生高频偏压电力的电源,产生400kHz~13.56MHz的范围内的频率,在一个例子中为400kHz的高频电力。第2高频电源64通过匹配器68与下部电极16连接。匹配器68是用于使第2高频电源64的输出阻抗与负载侧(下部电极16侧)的输入阻抗相匹配的电路。
另外,等离子体处理装置10进一步具备直流电源部70。直流电源部70与上部电极30连接。直流电源部70能够产生负的直流电压并对上部电极30赋予该直流电压。
另外,在一个实施方式中,等离子体处理装置10可以进一步具备控制单元Cnt。控制单元Cnt为具备处理器、存储单元、输入装置、显示装置等的计算机,控制等离子体处理装置10的各部。该控制单元Cnt中,操作者能够使用输入装置进行指令的输入操作等用于管理等离子体处理装置10,另外,通过显示装置,能够可视化地显示等离子体处理装置10的运行状况。进而,在控制单元Cnt的存储单元存储有:用于通过处理器对在等离子体处理装置10实行的各种处理进行控制的控制程序、用于根据处理条件对等离子体处理装置10的各部实行处理的程序即处理制程。
具体而言,控制单元Cnt在第1工序ST1的实行时,向流量控制器441~442、阀421~422、以及排气装置50输出控制信号。由此,混合气体被供给至处理容器12内,且该处理容器12内的压力成为被设定的压力。另外,控制单元Cnt在第1工序ST1的实行时,向第1高频电源62输出控制信号。由此,由第1高频电源62向下部电极16供给高频电力。需要说明的是,第1工序ST1中,可以不向下部电极16供给高频偏压电力或者也可以供给高频偏压电力。
在一个例子中,第1工序ST1中的各种条件被设定为例如以下所示的范围内的条件。
·SiCl4气体的流量:5~100sccm
·O2气体的流量:5~100sccm
·第1高频电源62的高频电力的频率:27~100MHz
·第1高频电源62的高频电力:200~2000W
·第2高频电源64的高频电力的频率:0.4~13MHz
·第2高频电源64的高频电力:0~300W
·处理容器12内的压力:0.67~6.7Pa(5~50mT)
另外,控制单元Cnt在第2工序ST2的实行时向流量控制器443~447、阀423~427、以及排气装置50输出控制信号。由此,处理气体被供给至处理容器12内,且该处理容器12内的压力成为被设定的压力。另外,控制单元Cnt在第2工序ST2的实行时向第1高频电源62和第2高频电源64输出控制信号。由此,由第1高频电源62的高频电力和由第2高频电源64的高频偏压电力被供给至下部电极16。
在一个例子中,第2工序ST2中的各种条件例如被设定为以下所示的范围内的条件。
·H2气体的流量:50~300sccm
·HBr气体的流量:10~100sccm
·NF3气体的流量:50~100sccm
·CH4气体的流量:10~100sccm
·CH2F2气体的流量:40~150sccm
·第1高频电源62的高频电力的频率:27~100MHz
·第1高频电源62的高频电力:500~2700W
·第2高频电源64的高频电力的频率:0.4~13MHz
·第2高频电源64的高频电力:1000~4000W
·处理容器12内的压力:1.33~13.3Pa(10~100mT)
另外,在一个实施方式中,在第2工序ST2的实行时,控制单元Cnt能够向第1高频电源62和第2高频电源64输出控制信号,使由第1高频电源62和由第2高频电源64的高频电力以该高频电力的ON和OFF被切换为脉冲状地向下部电极16供给。另外,控制单元Cnt能够向直流电源部70输出控制信号,不是在高频电力变为ON的期间而是在高频电力变为OFF的期间对上部电极30施加绝对值大的负的直流电压。例如,高频电力为ON的期间的负的直流电压的绝对值为150V~500V的范围内的电压;高频电力为OFF的期间的负的直流电压的绝对值为350V~1000V的范围内的电压。需要说明的是,第1高频电源62和第2高频电源64的高频电力的ON和OFF的频率例如为1kHz~40kHz。此处,高频电力的ON和OFF的频率是指:将包括第1高频电源62和第2高频电源64的高频电力成为ON的期间和成为OFF的期间的期间设为1个周期的频率。另外可以期待,在1个周期内高频电力为ON的期间占有的占空比例如为50%~90%。另外,直流电源部70的直流电压值的切换,能够同时进行第1高频电源62和第2高频电源64的高频电力的ON和OFF的切换。
在这样地利用负的直流电压的实施方式中,高频电力为ON时生成等离子体,高频电力为OFF时晶圆W上方的等离子体消失。另外,通过在高频电力为OFF时向上部电极30施加的负的直流电压,正离子被引入至上部电极30,与在该上部电极30相碰撞。由此,由上部电极30放出二次电子。放出的二次电子改性掩模层ML并提高掩模层ML的蚀刻耐性。另外,二次电子中和晶圆W的带电状态,结果,提高离子向形成于被蚀刻层EL的开口内的直行性。
以下,对于用于进行方法MT的评价的实验例进行说明。该实验例中,准备与图2和图3的(a)中所示的晶圆W相同的晶圆。准备的晶圆的掩模层ML由无定形碳膜形成,在该掩模层ML上呈四列地形成有直径100nm的多个孔,列间的间距为150nm,各列中的孔间的间距为150nm。另外,被蚀刻层EL具有24个层叠膜对,所述24个层叠膜对包含分别由氧化硅制的第1电介质膜和氮化硅制的第2电介质膜,被蚀刻层EL的总厚为3μm。对于该晶圆,使用等离子体处理装置10来实行以下所示的条件的第1工序ST1和第2工序ST2。
<实验例中的第1工序ST1的条件>
·混合气体:SiCl4气体(25sccm)、O2气体(25sccm)、He气体(200sccm)
·处理容器12内的压力:1.333Pa(10mTorr)
·第1高频电源62的高频电力:100MHz、500W
·第2高频电源64的高频电力:400kHz、0W
·处理时间:15秒
<实验例中的第2工序ST2的条件>
·处理气体:H2气体(170sccm)、HBr气体(80sccm)、NF3气体(140sccm)、CH2F2气体(90sccm)、CH4气体(70sccm)
·处理容器12内的压力:4Pa(30mTorr)
·第1高频电源62的高频电力:100MHz、2000W
·第2高频电源64的高频电力:400kHz、4000W
·处理时间:350秒
另外,在比较实验例中,对与实验例相同的晶圆不实行第1工序ST1而实行第2工序ST2。
随后,求出形成于被蚀刻层EL上的多个孔的与基底层的边界部分的宽度(直径)。结果,比较实验例中,四列孔之中两边的2列孔的宽度与中央的2列孔的宽度的差异最大为6nm。另一方面,实验例中,四列孔之中两边的2列孔的宽度与中央的2列孔的宽度的差异最大为2nm。由此确认了,通过方法MT,能够使形成于被蚀刻层的多个开口的宽度的差异降低。
以上,针对多种实施方式进行了说明,但可以不限定于上述的实施方式地形成多种的变形方式。例如,方法MT的实施中可以使用的等离子体处理装置不限定于电容耦合型的等离子体处理装置。可以将电感耦合型的等离子体处理装置或利用微波之类的表面波生成等离子体的等离子体处理装置之类的多种等离子体处理装置用于方法MT的实施中。
另外,在上述的实施方式中,被蚀刻层EL也可以具有多于或少于24个的层叠膜对。另外,被蚀刻层EL也可以为单层。
Claims (16)
1.一种蚀刻方法,其为对被蚀刻层进行蚀刻的方法,其包括:
在设置于被蚀刻层上的包含有机膜的掩模层上使等离子体反应产物沉积的工序,和
在使所述等离子体反应产物沉积的所述工序之后对所述被蚀刻层进行蚀刻的工序;
所述掩模层具有:形成了多个开口的粗区域、和掩模比该粗区域密集地存在且包围该粗区域的密区域;
所述粗区域包含第1区域、和比该第1区域接近所述密区域的第2区域;
在使所述等离子体反应产物沉积的所述工序中,所述第1区域中的所述开口的宽度比所述第2区域中的所述开口的宽度变窄。
2.根据权利要求1所述的方法,其中,在使所述等离子体反应产物沉积的所述工序中,生成混合气体的等离子体,所述混合气体包含含氧气体和/或含氢气体、以及含硅气体。
3.根据权利要求2所述的方法,其中,所述含硅气体包含SiCl4或SiF4。
4.根据权利要求2所述的方法,其中,所述含氧气体为O2气体。
5.根据权利要求3所述的方法,其中,所述含氧气体为O2气体。
6.根据权利要求2所述的方法,其中,所述含氢气体为烃气体。
7.根据权利要求3所述的方法,其中,所述含氢气体为烃气体。
8.根据权利要求6所述的方法,其中,所述含氢气体为CH4气体。
9.根据权利要求7所述的方法,其中,所述含氢气体为CH4气体。
10.根据权利要求1~9中任一项所述的方法,其中,所述被蚀刻层为由氧化硅制的第1电介质膜和氮化硅制的第2电介质膜交替层叠而形成的多层膜。
11.根据权利要求10所述的方法,其中,在对所述被蚀刻层进行蚀刻的工序中,生成处理气体的等离子体,所述处理气体包含氢气、溴化氢气体和三氟化氮气体,并且包含烃气体、氟代烃气体、以及碳氟化合物气体之中至少一种。
12.根据权利要求11所述的方法,其中,所述氟代烃气体为CH2F2气体、CH3F气体、或CHF3气体。
13.根据权利要求1~9中任一项所述的方法,其中,所述有机膜为无定形碳膜。
14.根据权利要求10所述的方法,其中,所述有机膜为无定形碳膜。
15.根据权利要求11所述的方法,其中,所述有机膜为无定形碳膜。
16.根据权利要求12所述的方法,其中,所述有机膜为无定形碳膜。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (6)
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US9997374B2 (en) * | 2015-12-18 | 2018-06-12 | Tokyo Electron Limited | Etching method |
KR102356741B1 (ko) | 2017-05-31 | 2022-01-28 | 삼성전자주식회사 | 절연층들을 갖는 반도체 소자 및 그 제조 방법 |
TWI812762B (zh) * | 2018-07-30 | 2023-08-21 | 日商東京威力科創股份有限公司 | 處理被處理體之方法、處理裝置及處理系統 |
KR102314450B1 (ko) * | 2018-10-26 | 2021-10-19 | 주식회사 히타치하이테크 | 플라스마 처리 장치 및 플라스마 처리 방법 |
KR20220137981A (ko) * | 2020-02-13 | 2022-10-12 | 램 리써치 코포레이션 | 무한의 선택도로 고 종횡비 에칭 |
WO2023215040A1 (en) * | 2022-05-02 | 2023-11-09 | Lam Research Corporation | Co-deposition and etch process |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050064719A1 (en) * | 2003-09-19 | 2005-03-24 | Applied Materials, Inc. | Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition |
US20070232067A1 (en) * | 2006-03-30 | 2007-10-04 | Kousa Hirota | Semiconductor Fabrication Method and Etching System |
US20080296736A1 (en) * | 2007-06-04 | 2008-12-04 | Lam Research Corporation | Method for reducing microloading in etching high aspect ratio structures |
CN101625966A (zh) * | 2008-07-11 | 2010-01-13 | 东京毅力科创株式会社 | 基板处理方法 |
CN103295883A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 改善关键尺寸负载效应的方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100230981B1 (ko) * | 1996-05-08 | 1999-11-15 | 김광호 | 반도체장치 제조공정의 플라즈마 식각 방법 |
US5942446A (en) * | 1997-09-12 | 1999-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer |
KR100881472B1 (ko) * | 1999-02-04 | 2009-02-05 | 어플라이드 머티어리얼스, 인코포레이티드 | 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법 |
US6372634B1 (en) * | 1999-06-15 | 2002-04-16 | Cypress Semiconductor Corp. | Plasma etch chemistry and method of improving etch control |
JP3927768B2 (ja) * | 2000-11-17 | 2007-06-13 | 松下電器産業株式会社 | 半導体装置の製造方法 |
CN1310293C (zh) * | 2001-04-19 | 2007-04-11 | 东京毅力科创株式会社 | 干蚀刻方法 |
EP1387395B1 (en) * | 2002-07-31 | 2016-11-23 | Micron Technology, Inc. | Method for manufacturing semiconductor integrated circuit structures |
US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
JP4727171B2 (ja) * | 2003-09-29 | 2011-07-20 | 東京エレクトロン株式会社 | エッチング方法 |
JP4550507B2 (ja) * | 2004-07-26 | 2010-09-22 | 株式会社日立ハイテクノロジーズ | プラズマ処理装置 |
US7541292B2 (en) * | 2006-04-28 | 2009-06-02 | Applied Materials, Inc. | Plasma etch process with separately fed carbon-lean and carbon-rich polymerizing etch gases in independent inner and outer gas injection zones |
US8231799B2 (en) * | 2006-04-28 | 2012-07-31 | Applied Materials, Inc. | Plasma reactor apparatus with multiple gas injection zones having time-changing separate configurable gas compositions for each zone |
JP4551913B2 (ja) * | 2007-06-01 | 2010-09-29 | 株式会社東芝 | 半導体装置の製造方法 |
US7838426B2 (en) * | 2007-08-20 | 2010-11-23 | Lam Research Corporation | Mask trimming |
JP5192214B2 (ja) * | 2007-11-02 | 2013-05-08 | 東京エレクトロン株式会社 | ガス供給装置、基板処理装置および基板処理方法 |
US20090156011A1 (en) * | 2007-12-12 | 2009-06-18 | Belen Rodolfo P | Method of controlling CD bias and CD microloading by changing the ceiling-to-wafer gap in a plasma reactor |
US9122832B2 (en) * | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8097911B2 (en) * | 2008-12-31 | 2012-01-17 | Intel Corporation | Etch stop structures for floating gate devices |
US8809196B2 (en) * | 2009-01-14 | 2014-08-19 | Tokyo Electron Limited | Method of etching a thin film using pressure modulation |
US8658541B2 (en) * | 2010-01-15 | 2014-02-25 | Applied Materials, Inc. | Method of controlling trench microloading using plasma pulsing |
US8574447B2 (en) * | 2010-03-31 | 2013-11-05 | Lam Research Corporation | Inorganic rapid alternating process for silicon etch |
US8598040B2 (en) | 2011-09-06 | 2013-12-03 | Lam Research Corporation | ETCH process for 3D flash structures |
JP5932599B2 (ja) * | 2011-10-31 | 2016-06-08 | 株式会社日立ハイテクノロジーズ | プラズマエッチング方法 |
JP5968130B2 (ja) * | 2012-07-10 | 2016-08-10 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
US8987139B2 (en) * | 2013-01-29 | 2015-03-24 | Applied Materials, Inc. | Method of patterning a low-k dielectric film |
US8993429B2 (en) * | 2013-03-12 | 2015-03-31 | Macronix International Co., Ltd. | Interlayer conductor structure and method |
US8946076B2 (en) * | 2013-03-15 | 2015-02-03 | Micron Technology, Inc. | Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells |
-
2014
- 2014-05-14 JP JP2014100538A patent/JP6289996B2/ja active Active
-
2015
- 2015-05-08 KR KR1020150064666A patent/KR101863992B1/ko active IP Right Grant
- 2015-05-12 CN CN201510239773.XA patent/CN105097498B/zh active Active
- 2015-05-12 US US14/709,534 patent/US9418863B2/en active Active
- 2015-05-13 SG SG10201503789YA patent/SG10201503789YA/en unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050064719A1 (en) * | 2003-09-19 | 2005-03-24 | Applied Materials, Inc. | Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition |
US20070232067A1 (en) * | 2006-03-30 | 2007-10-04 | Kousa Hirota | Semiconductor Fabrication Method and Etching System |
US20080296736A1 (en) * | 2007-06-04 | 2008-12-04 | Lam Research Corporation | Method for reducing microloading in etching high aspect ratio structures |
CN101625966A (zh) * | 2008-07-11 | 2010-01-13 | 东京毅力科创株式会社 | 基板处理方法 |
CN103295883A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 改善关键尺寸负载效应的方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106992121A (zh) * | 2015-12-03 | 2017-07-28 | 东京毅力科创株式会社 | 等离子体蚀刻方法 |
TWI706460B (zh) * | 2015-12-03 | 2020-10-01 | 日商東京威力科創股份有限公司 | 電漿蝕刻方法 |
Also Published As
Publication number | Publication date |
---|---|
US20150332932A1 (en) | 2015-11-19 |
US9418863B2 (en) | 2016-08-16 |
JP2015220251A (ja) | 2015-12-07 |
KR101863992B1 (ko) | 2018-06-01 |
JP6289996B2 (ja) | 2018-03-07 |
KR20150130920A (ko) | 2015-11-24 |
SG10201503789YA (en) | 2015-12-30 |
CN105097498B (zh) | 2018-11-20 |
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