KR20220137981A - 무한의 선택도로 고 종횡비 에칭 - Google Patents

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KR20220137981A
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레오니드 벨라우
에릭 에이. 허드슨
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램 리써치 코포레이션
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Abstract

동시에 (i) (예를 들어, 하나 이상의 유전체 재료들을 포함하는) 하부 재료에 피처들을 에칭하고, (ii) 유전체 재료 위에 위치된 마스크 상에 상부 마스크 보호기 층을 증착하도록―상부 마스크 보호기 층은 선택적인 수직으로 배향된 지향성 증착에서 마스크의 상단 상에 형성됨― 기판을 플라즈마에 노출함으로써 기판을 프로세싱하기 위한 방법들 및 장치가 본 명세서에 제공된다. 이러한 방법들 및 장치는 고 종횡비 피처들을 에칭할 때에도 무한의 에칭 선택도를 달성하도록 사용될 수도 있다.

Description

무한의 선택도로 고 종횡비 에칭
반도체 디바이스들의 제조 동안 빈번하게 채용된 일 프로세스는 유전체 재료 내에 에칭된 실린더 또는 다른 리세스된 피처의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 맥락들은 이로 제한되는 것은 아니지만, DRAM 및 3D NAND 구조체들과 같은 메모리 애플리케이션들을 포함한다. 반도체 산업이 발전하고 디바이스 치수들이 보다 작아짐에 따라, 이러한 피처들은 특히 좁은 폭들 및/또는 깊은 깊이들을 갖는 고 종횡비 피처들에 대해 균일한 방식으로 에칭하기가 점점 더 어려워진다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용되었다.
기판을 프로세싱하기 위한 방법들 및 장치가 본 명세서에 기술된다. 특히, 본 명세서의 실시 예들은 선택적인 수직으로 배향된 지향성 증착으로 형성되는 상부 마스크 보호기 층을 동시에 증착하는 동안 기판을 에칭하는 것에 관한 것이다.
본 명세서의 실시 예들의 일 양태에서, 기판을 프로세싱하기 위한 방법이 제공되고, 기판은 유전체 재료 및 마스크를 포함하고, 유전체 재료는 적어도 하나의 실리콘 옥사이드 층을 포함하고, 그리고 마스크는 유전체 재료 위에 위치되고 유전체 재료에서 피처들이 에칭될 위치들을 규정하도록 패터닝되고, 방법은, (a) 반응 챔버에서 플라즈마를 생성하는 단계; 및 (b) 동시에 (i) 유전체 재료에 피처들을 에칭하고, 그리고 (ii) 마스크 상에 상부 마스크 보호기 층을 증착하도록 반응 챔버 내의 플라즈마에 기판을 노출하는 단계로서, 상부 마스크 보호기 층은 선택적인 수직으로 배향된 지향성 증착에서 마스크의 상단 상에 형성되는, 기판을 노출하는 단계를 포함한다.
다양한 실시 예들에서, 마스크와 비교하여 유전체 재료에 대한 에칭 선택도가 무한이도록, 마스크는 에칭 동안 소모되지 않는다. 다양한 실시 예들에서, 상부 마스크 보호기 층은 마스크와 비교하여 하부 재료에 대한 에칭 선택도가 무한이도록 에칭 동안 마스크를 부식으로부터 보호한다. 상부 마스크 보호기 층은 몇몇 조성들 중 하나를 가질 수도 있다. 일부 경우들에서, 상부 마스크 보호기 층은 그래파이트-타입 탄소-풍부 폴리머를 포함한다. 이들 또는 다른 경우들에서, 상부 마스크 보호기 층은 CxBryFz-기반 재료, CxClyFz-기반 재료, CxIyFz-기반 재료, 또는 이들의 조합을 포함할 수도 있다.
플라즈마를 생성하는 단계는 반응 물질 혼합물을 반응 챔버 내로 흘리는 단계 및 반응 물질 혼합물로부터 플라즈마를 생성하는 것을 포함할 수도 있다. 다양한 실시 예들에서, 반응 물질 혼합물은 (1) 수소 (H2) 및 (2) 플루오로메탄 (CH3F), 디플루오로메탄 (CH2F2), 및 트리플루오로메탄 (CHF3) 으로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 반응 물질 혼합물은 비불소 할로겐 소스를 더 포함할 수도 있다. 비불소 할로겐 소스는 HBr, Cl2, SiCl4, 및 CF3I로 구성된 그룹으로부터 선택된 하나 이상의 반응 물질을 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 반응 물질 혼합물은 질소 트리플루오라이드 (NF3), 헥사플루오로부타디엔 (C4F6), 옥토플루오로프로판 (C3F8), 옥타플루오로사이클로부탄 (C4F8), 황 헥사플루오라이드 (SF6), 테트라플루오로메탄 (CF4) 및 메탄 (CH4) 으로 구성된 그룹으로부터의 하나 이상의 첨가제를 더 포함할 수도 있다.
특정한 경우들에서, 특정한 반응 조건들이 사용될 수도 있다. 예를 들어, 반응 챔버 내 압력은 단계 (b) 동안 약 10 내지 80 mT로 유지될 수도 있다. 이들 또는 다른 실시 예들에서, 기판은 단계 (b) 동안 약 0 ℃ 내지 -100 ℃의 온도로 유지되는 기판 홀더 상에 지지될 수도 있다. 이들 또는 다른 실시 예들에서, 이온 에너지는 단계 (b) 동안 기판의 표면에서 약 1 내지 10 ㎸일 수도 있다. 이들 또는 다른 실시 예들에서, 플라즈마를 생성하도록 사용된 RF 에너지는 단계 (b) 동안 약 3 내지 50 ㎾의 전력 레벨로 펄싱될 수도 있다. 이들 또는 다른 실시 예들에서, 플라즈마는 용량 결합 플라즈마일 수도 있다.
다양한 실시 예들에서, 마스크는 특정한 두께를 가질 수도 있다. 일 예에서, 마스크는 상부 마스크 보호기 층이 마스크의 상단에 형성되기 전에 약 3500 ㎚ 이하의 두께를 갖는다. 이들 또는 다른 실시 예들에서, 단계 (b) 에서 에칭된 피처들은 약 20 이상의 깊이:폭 종횡비를 가질 수도 있고, 약 100 ㎚ 이상의 최종 깊이를 가질 수도 있다. 일부 경우들에서, 단계 (b) 에서 에칭된 피처들은 리세스된 실린더들을 포함한다. 일부 경우들에서, 단계(b) 에서 에칭된 피처들은 리세스된 트렌치들을 포함한다. 일부 경우들에서, 단계 (b) 에서 에칭된 피처들은 리세스된 실린더들 및 리세스된 트렌치들 중 적어도 하나를 포함한다.
다양한 실시 예들에서, 선택적인 수직으로 배향된 지향성 증착은 피처들이 하부 재료에서 에칭되는 위치들 위에 상부 마스크 보호기 층을 형성하지 않고 마스크가 존재하는 영역들에서 상부 마스크 보호기 층을 형성하는 것을 발생시킨다.
유전체 재료는 적용 예에 따라 다수의 상이한 형태들로 제공될 수도 있다. 일 예에서, 유전체 재료는 적어도 하나의 실리콘 옥사이드 층 및 적어도 하나의 실리콘 나이트라이드 층을 포함한다. 실리콘 옥사이드 및 실리콘 나이트라이드는 교번하는 층들로 제공될 수도 있다. 이 구조는 ONON 스택으로 지칭될 수도 있고, 특정한 구현 예들에서 3D NAND 디바이스를 형성할 때 사용될 수도 있다. 다른 경우들에서, 실리콘 옥사이드는 2 개 이상의 실리콘 나이트라이드 층들 사이에 샌드위치될 수도 있다. 이 구조는 DRAM 디바이스를 형성할 때 사용될 수도 있다. 일부 다른 경우들에서, 유전체 재료는 폴리실리콘 층들과 교번하는 실리콘 옥사이드 층들로서 제공될 수도 있다. 이 구조는 특정한 구현 예들에 따라 3D NAND 디바이스들을 형성할 때 사용될 수도 있다.
본 명세서의 실시 예들의 또 다른 양태에서, 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 반응 챔버; (b) 반응 챔버 내에 위치된 기판 지지부; (c) 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기; (d) 반응 챔버로의 하나 이상의 유입구들; 및 (e) 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 메모리는: (i) 반응 챔버 내에 기판을 위치시키는 단계; (ii) 반응 챔버 내에서 플라즈마를 생성하는 단계; 및 (iii) 동시에 (i) 기판 상의 유전체 재료에 피처들을 에칭하고, 그리고 (ii) 유전체 재료 위에 위치된 마스크 상에 상부 마스크 보호기 층을 증착하도록 반응 챔버 내의 플라즈마에 기판을 노출시키는 단계를 유발하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장하고, 상부 마스크 보호기 층은 선택적인 수직으로 배향된 지향성 증착에서 마스크의 상단 상에 형성된다.
일부 실시 예들에서, 플라즈마 생성기는 용량 결합 플라즈마를 생성하도록 구성될 수도 있다. 다양한 경우들에서, 제어기는 상부 마스크 보호기 층이 그래파이트-타입 탄소-풍부 폴리머를 포함하도록 단계 (e) (ii) 를 유발하게 구성될 수도 있다. 이들 또는 다른 실시 예들에서, 상부 마스크 보호기 층은 CxBryFz-기반 재료, CxClyFz-기반 재료, CxIyFz-기반 재료, 또는 이들의 조합을 포함할 수도 있다. 이들 또는 다른 경우들에서, 제어기는 반응 물질 혼합물로 하여금 반응 챔버 내로 흐르게 함으로써 그리고 반응 물질 혼합물로부터 플라즈마가 생성되게 하도록, 단계 (e) (ii) 를 유발하게 구성될 수도 있고, 반응 물질 혼합물은 (1) 수소 (H2) 및 (2) 플루오로메탄 (CH3F), 디플루오로메탄 (CH2F2), 및 트리플루오로메탄 (CHF3) 으로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함한다. 이들 또는 다른 실시 예들에서, 반응 물질 혼합물은 비불소 할로겐 소스를 더 포함할 수도 있다. 비불소 할로겐 소스는 HBr, Cl2, SiCl4, 및 CF3I로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 반응 물질 혼합물은 질소 트리플루오라이드 (NF3), 헥사플루오로부타디엔 (C4F6), 옥토플루오로프로판 (C3F8), 옥타플루오로사이클로부탄 (C4F8), 황 헥사플루오라이드 (SF6), 테트라플루오로메탄 (CF4) 및 메탄 (CH4) 으로 구성된 그룹으로부터의 하나 이상의 첨가제를 더 포함할 수도 있다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a 내지 도 1c는 종래의 에칭 방법들에서 발생하는 공통 마스크 부식 문제를 예시하는, 에칭 프로세스를 겪을 때 반도체 기판을 도시한다.
도 2a 내지 도 2c는 상부 마스크 보호기 층이 에칭 동안 마스크 층 상에 증착되는, 본 명세서의 실시 예에 따른 에칭 프로세스를 겪을 때 반도체 기판을 예시한다.
도 3은 본 명세서에 기술된 다양한 실시 예들에 따른 기판을 에칭하는 방법을 기술하는 플로우 차트를 도시한다.
도 4a 내지 도 4c는 특정한 실시 예들에 따른 에칭 반응기를 도시한다.
도 5a 내지 도 5c는 실험 결과들을 도시하고, 도 5a는 에칭 전 기판을 예시하고, 도 5b는 종래의 방법으로 에칭한 후 기판을 예시하고, 도 5c는 본 명세서에 기술된 방법으로 에칭한 후 기판을 예시한다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
I. 유전체 재료에 고 종횡비 (High Aspect Ratio) 피처들을 에칭하기 위한 기술 (technology)
특정한 (certain) 반도체 디바이스들의 제조 (fabrication) 는 기판 상에 제공된 유전체 재료 또는 재료들 내로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단일 층 또는 재료들의 스택일 수도 있다. 일부 경우들에서 스택은 유전체 재료의 교번하는 층들 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드, 또는 실리콘 옥사이드 및 폴리실리콘) 을 포함한다. 일 예시적인 에칭된 피처는 고 종횡비를 가질 수도 있는 실린더이다. 또 다른 예시적인 에칭된 피처는 유사하게 고 종횡비를 가질 수도 있는 트렌치이다. 이러한 피처들의 종횡비가 계속해서 증가함에 따라, 유전체 재료들로 피처들을 에칭하는 것이 점점 더 어려워진다.
기판 상에 고 종횡비 피처들을 에칭하기 위해, 기판은 먼저 특정한 적용 예에 대해 목표된 바와 같이 준비된다. 이는 이하에 더 기술된 바와 같이, 기판 상에 유전체 재료의 하나 이상의 층들을 증착하는 것을 수반할 수도 있다. 이러한 유전체 층(들)은 피처가 에칭될 층(들)을 포함한다. 유전체 재료가 기판 상에 증착된 후, 마스크 층이 증착되고 이어서 기판 상에 패터닝된다. 패터닝된 마스크 층은 피처들이 기판 상에 에칭되는 곳을 규정하는 역할을 한다. 특히, 피처들은 마스크 층이 제거된 영역들에서 에칭될 것이다. 대조적으로, 마스크가 남아 있는 영역들은 에칭 동안 보호될 것이다.
도 1a 내지 도 1c는 함께 고 종횡비 피처들의 에칭 동안 발생할 수 있는 일 과제를 예시한다. 도 1a는 에칭 전 기판 (100) 을 도시한다. 기판 (100) 은 하부 (underlying) 재료 (102) 및 그 위에 마스크 (104) 를 갖는다. 하부 재료 (102) 는 실리콘 옥사이드 및/또는 실리콘 나이트라이드와 같은 유전체 재료의 하나 이상의 층들을 포함할 수도 있다. 특정한 예에서, 하부 재료 (102) 는 이하에 더 논의된 바와 같이, 실리콘 옥사이드 및 실리콘 나이트라이드의 교번하는 층들을 포함한다. 또 다른 특정한 예에서, 하부 재료 (102) 는 실리콘 옥사이드 및 폴리실리콘의 교번하는 층들을 포함한다. 일부 경우들에서 다른 층들 및/또는 구조체들이 또한 존재할 수도 있다. 마스크 (104) 는 비정질 탄소와 같은 애시 가능 (ashable) 하드 마스크 재료일 수도 있다. 도 1a에 도시된 바와 같이, 마스크 (104) 는 패터닝되었다. 도 1b는 피처 (106) 가 하부 재료 (102) 내로 에칭될 때 기판 (100) 을 예시한다. 상기 기술된 바와 같이, 피처 (106) 는 마스크 (104) 가 없는 영역들에 형성된다. 그러나, 마스크 (104) 는 에칭 조건들의 심각성으로 인해 에칭 동안 실질적으로 부식된다. 이와 같이, 도 1b의 마스크 (104) 는 도 1a의 마스크 (104) 보다 상당히 보다 얇다. 도 1c는 에칭 후 (또는 도 1b와 비교하여 에칭을 더 따른) 기판 (100) 을 예시한다. 여기서, 마스크 (104) 는 완전히 부식 제거되었다 (erode away). 이 지점에서, 마스크 (104) 가 부식 제거된 후 하부 재료 (102) 의 상단 부분이 에칭 조건들에 노출되기 때문에, 피처 (106) 를 더 이상 보다 깊게 에칭하는 것이 어렵거나 불가능하다. 이와 같이, 추가 에칭은 피처 (106) 의 하단부 및 하부 재료 (102) 의 상단 부분/노출된 부분 모두를 부식시켜, 피처 (106) 가 더 이상 보다 깊게 되는 것을 방지한다.
도 1a 내지 도 1c와 관련하여 기술된 문제는 에칭 선택도에 관한 것이다. 에칭 선택도는 일부 재료들이 다른 재료들보다 보다 빠르게 에칭된다는 사실과 관련된다. 도 1a 내지 도 1c의 맥락에서, 하부 재료 (102) 가 마스크 (104) 와 비교하여 선택적으로 에칭되는 것이 바람직하다. 즉, 하부 재료 (102) 가 마스크 (104) 보다 보다 빠르게 에칭하는 것이 바람직하다.
특정한 에칭 프로세스 및 재료들의 세트에 대한 에칭 선택도는 (재료 A를 통해 에칭된 두께)/(재료 B를 통해 에칭된 두께) 로 수적으로 (numerically) 규정될 수 있다. 예를 들어, 2 ㎛의 하부 재료 및 0.5 ㎛의 마스크의 에칭을 발생시키는 에칭 프로세스는 4:1의 에칭 선택도로서 또한 나타낼 수도 있는 4 (예를 들어, 2 ㎛/0.5 ㎛ = 4) 의 에칭 선택도를 갖는 것으로 이해된다. 에칭 선택도가 충분히 높지 않을 때, 마스크 층은 피처가 목표된 최종 깊이에 도달하기 전에 부식된다.
고 종횡비 피처들의 에칭 동안 발생하는 또 다른 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧은 하향 또는 수직 방향으로 에칭되지 않는다. 대신, 피처들의 측벽들은 종종 에칭된 피처의 중간 부분이 피처의 상단 부분 및/또는 하단 부분보다 보다 넓도록 (즉, 더 측방향으로 에칭되도록) 보우한다 (bow). 피처들의 중간 부분 근방에서 이 오버-에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 외향으로 보잉하는 피처의 부분은 총 피처 깊이의 상대적으로 작은 부분, 또는 상대적으로 보다 큰 부분을 점유할 수도 있다. 외향으로 휘는 피처의 부분은 피처의 임계 치수 (critical dimension) 가 최대인 곳이다. 피처의 다른 곳에서, 예를 들어 피처의 하단부에서 또는 하단부 근방의 CD와 거의 동일한 피처의 최대 CD가 일반적으로 바람직하다. 불행히도, 약 5만큼 낮은 종횡비에서도 보우 형성이 보인다.
이들 및 다른 제한들로 인해, 종래의 에칭 방법들은 실제로 상대적으로 낮은 종횡비 피처들을 형성하는 것으로 제한된다. 일부 최신 적용 예들은 종래의 기법들 (techniques) 로 달성될 수 있는 것보다 보다 높은 종횡비들을 갖는 실린더들 또는 다른 리세스된 피처들을 필요로 한다.
II. 배경 및 적용 예들
본 명세서의 다양한 실시 예들에서, 피처들이 표면 상에 유전체 재료를 갖는 기판 (통상적으로 반도체 웨이퍼) 내에 에칭된다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다.
피처는 기판 표면의 리세스이다. 피처들은 실린더형들, 타원형들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하지만, 이로 제한되지 않는, 많은 상이한 형상들을 가질 수 있다.
종횡비들은 피처의 임계 치수 (통상적으로 폭 또는 직경) 에 대한 피처의 깊이의 비교이다. 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 갖는 실린더는 40:1의 종횡비를 갖고, 종종 40으로 보다 간단하게 언급된다. 피처가 피처의 깊이에 걸쳐 불균일한 임계 치수를 가질 수도 있기 때문에, 종횡비는 측정되는 곳에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분 및 하단 부분보다 보다 넓은 중간 부분을 가질 수도 있다. 이 보다 넓은 중간 섹션은 상기 주지된 바와 같이, 보우로 지칭될 수도 있다. 실린더의 상단부 (즉, 넥) 에서 임계 치수에 기초하여 측정된 종횡비는 실린더의 보다 넓은 중간/보우에서 임계 치수에 기초하여 측정된 종횡비보다 보다 높을 것이다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는 한, 피처의 개구부에 근접한 임계 치수에 기초하여 측정된다.
개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 적용 예들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 갖는 피처이다. 개시된 방법들을 통해 형성된 피처들의 임계 치수는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다.
피처가 에칭되는 하부 재료는 다양한 경우들에서 유전체 재료를 포함할 수도 있다. 예시적인 재료들은 이로 제한되는 것은 아니지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 실리콘 카보-나이트라이드들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들 (laminates) 을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiC, SiCN, 등의 화학량론적 및 비화학량론적 제제들을 포함한다. 에칭될 재료 또는 재료들은 또한 다른 원소들, 예를 들어 다양한 경우들에서 수소를 포함할 수도 있다. 일부 실시 예들에서, 에칭될 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 갖는다. 본 명세서에 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 버전 및 비화학량론적 버전 모두를 포함하고, 상기 기술된 바와 같은, 이러한 재료들은 포함된 다른 원소들을 가질 수도 있다는 것이 이해된다. 일부 경우들에서, 하부 재료는 폴리실리콘을 포함하지만 이로 제한되지 않는 다른 재료들의 층들을 포함할 수도 있다.
개시된 방법들에 대한 일 적용 예는 DRAM 디바이스 형성의 맥락에 있다. 이 경우, 피처는 주로 실리콘 옥사이드로 에칭될 수도 있다. 기판은 또한 예를 들어 1, 2, 또는 그 이상의 실리콘 나이트라이드 층들을 포함할 수도 있다. 일 예에서, 기판은 2 개의 실리콘 나이트라이드 층들 사이에 샌드위치된 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1800 ㎚의 두께이고 실리콘 나이트라이드 층들 중 하나 이상은 약 20 내지 600 ㎚의 두께이다. 에칭된 피처는 약 1 내지 3 ㎛, 예를 들어 약 1.5 내지 2 ㎛의 최종 깊이를 갖는 실린더일 수도 있다. 실린더는 약 10 내지 50 ㎚, 예를 들어 약 15 내지 30 ㎚의 폭을 가질 수도 있다. 실린더가 에칭된 후, 커패시터 메모리 셀이 내부에 형성될 수 있다.
개시된 방법들에 대한 또 다른 적용 예는 수직 NAND (VNAND, 또한 3D NAND로 지칭됨) 디바이스 형성의 맥락에 있다. 이 경우, 피처가 에칭되는 재료는 반복되는 층 구조를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 및 나이트라이드 (예를 들어, SiN) 의 교번하는 층들, 또는 옥사이드 (예를 들어, SiO2) 및 폴리실리콘의 교번하는 층들을 포함할 수도 있다. 교번하는 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70, 또는 적어도 약 120, 또는 적어도 약 240, 또는 적어도 약 380 개일 수도 있다. 다양한 경우들에서, 쌍들의 수는 약 10 내지 60 개 (예를 들어, 약 20 내지 120 개의 개별 층들), 또는 약 100 내지 200 개, 또는 약 200 내지 400 개일 수도 있다. 현재 디바이스 치수들에 기초하여, 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 층 또는 폴리실리콘 층은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 디바이스 치수들이 계속해서 축소됨에 따라, 이들 층들은 예를 들어, 층 각각에 대해 심지어 10 ㎚ 미만의 두께에 도달할 수도 있다. 본 명세서에 기술된 기법들은 또한 이들 실시 예들에서 무한의 선택도를 달성할 것으로 예상된다. 교번하는 층들 내로 에칭된 피처는 약 2 내지 15 ㎛, 예를 들어 약 4 내지 7 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 450 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다. 높이, 종횡비, 두께, 폭, 및 깊이, 등과 같은 본 명세서에 제공된 치수/파라미터 상세들은 예를 들어 단지 예시이다. 본 명세서에 기술된 개시에 기초하여, 가변하는 치수들/파라미터들이 또한 적용 가능하거나 사용될 수도 있다는 것이 이해되어야 한다.
III. 에칭 프로세스
다양한 실시 예들에서, 에칭 프로세스는 반응 챔버 내로 (종종 샤워헤드를 통해) 화학적 에천트를 흘리고, 특히 에천트로부터 플라즈마를 생성하고, 기판을 플라즈마에 노출하는 것을 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성 종 및 이온 종 (예를 들어, CF, CF2 및 CF3과 같은 대전된 재료 또는 중성 재료) 으로 해리한다. 플라즈마는 많은 경우들에서 용량 결합 플라즈마 (capacitively coupled plasma) 이지만, 다른 타입들의 플라즈마가 적절하게 사용될 수도 있다. 플라즈마의 이온들은 기판을 향해 지향되고 하부 재료로 하여금 충격시 (impact) 또는 이온 유도된 화학 반응을 통해 에칭되게 한다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능한 반응성 이온 에칭 반응기들의 FLEXTM 및 VANTEXTM 제품군을 포함한다.
본 명세서에 개시된 방법들은 상부에 유전체 재료들을 갖는 반도체 기판들을 에칭하는데 특히 유용하다. 상기 언급된 바와 같이, 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 실리콘 카보-나이트라이드들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiC, SiCN, 등의 화학량론적 및 비화학량론적 제제들을 포함한다. 상기 주지된 바와 같이, 에칭되는 하부 재료는 재료의 2 개 이상의 타입/층을 포함할 수도 있다. 특정한 경우들에서, 하부 재료는 SiN 및 SiO2의 교번하는 층들 또는 폴리실리콘 및 SiO2의 교번하는 층들로서 제공될 수도 있다. 기판은 피처들이 에칭될 위치를 규정하는 위에 놓인 (overlying) 마스크 층을 가질 수도 있다. 본 명세서의 다양한 실시 예들에서, 마스크 층은 비정질 탄소와 같은 애시 가능 하드 마스크 재료이다.
상기 기술된 바와 같이, 에칭 선택도 및 보우 형성과 관련된 문제들은 통상적으로 리세스된 피처들을 에칭할 때 달성될 수 있는 종횡비를 제한한다. 그러나, 본 발명자들은 고 종횡비 피처들이 어떠한 실질적인 보잉도 형성하지 않고 무한의 선택도로 성공적으로 에칭될 수 있다는 것을 발견하였다. 예를 들어, 본 명세서의 방법들은 종래의 방법들에서 발생하는 바와 같이, 에칭 동안 마스크 층을 부식시키는 대신, 선택적인 수직으로 배향된 지향성 증착이 마스크 층의 상단에서 발생하기 때문에 무한의 선택도를 제공한다. 결과적으로, 마스크 층은 모든 부식에 대해 보호되고, 이에 따라 하부 재료들의 피처들의 에칭이 목표된 깊이로 계속되게 한다. 본 명세서에 사용된 바와 같이, 선택적인 수직으로 배향된 지향성 증착은 노출된 수평 표면들 (예를 들어, 마스크 층의 수평 상부 표면) 상에 재료를 선택적으로 증착하는 증착 프로세스이고, 여기서 재료는 수평 표면에 수직인 수직 방향으로 축적된다 (build up). 에칭될 피처의 하단 표면은 노출된 수평 표면으로 간주되지 않는다.
에칭 동안 마스크 층의 상단 상에 축적되는 재료는 상부 마스크 보호기로서 지칭될 수도 있고, 에칭 동안 형성되는 이러한 재료의 층은 상부 마스크 보호기 층으로서 지칭될 수도 있다. 이 재료는 에칭 프로세스 동안 형성되고 마스크 층뿐만 아니라 마스크 층 아래의 하부 재료를 보호하도록 작용한다.
상부 마스크 보호기 층은 예를 들어 관련 층들의 상이한 위치들 때문에 피처의 측벽들 상에 형성될 수도 있는 보호 측벽 층과 구별된다. 예를 들어, 보호 측벽 층은 피처의 측벽들 상에 형성되는 한편, 상부 마스크 보호기 층은 마스크 층의 상단 상에 형성된다. 측벽들 상의 증착은 특히 이러한 증착이 피처를 폐쇄하거나 좁히고 추가 에칭을 방지하도록 충분히 광범위할 때 문제가 될 수 있다. 유리하게, 본 명세서에 기술된 선택적인 수직으로 배향된 지향성 증착은 마스크 또는 하부 재료의 수직 표면들 (예를 들어, 측벽들) 상에 증착되지 않고, 따라서 에칭 프로세스를 중단할 수도 있는 정도로 피처들을 좁힐 위험을 방지한다.
또한, 기판이 능동적이고 연속적으로 에칭되는 동안 상부 마스크 보호기 층이 형성된다는 것이 강조되어야 한다. 대조적으로, 보호 측벽 층이 존재하는 많은 경우들에서, 보호 측벽 층은 에칭 단계로부터 분리된 증착 단계에서 증착된다 (예를 들어, 증착 단계 및 에칭 단계는 동시에 발생하지 않는다). 유사하게, 상부 마스크 보호기 층은 마스크 층 상에 부가적인 재료를 증착하기 위해 별도의 증착 단계에서 증착될 수도 있는 마스크 수축 층과 구별된다. 상부 마스크 보호기 층은 또한 특정한 에칭 프로세스들 동안 측벽들 상에 축적될 수도 있는 종래의 CxFy-기반 측벽 폴리머들과 구별된다. 이러한 종래의 CxFy-기반 측벽 폴리머들은 상부 마스크 보호기 층이 증착되는 동시에 에칭 동안 축적될 수도 있다; 그러나, 종래의 CxFy-기반 측벽 폴리머들은 본 명세서에 기술된 상부 마스크 보호기 층과 비교하여 상이한 위치에 증착된다. 구체적으로, 종래의 CxFy-기반 측벽 폴리머들은 피처들의 측벽들 상에 증착되는 한편, 상부 마스크 보호기 층은 마스크 층의 상단 표면에만 증착된다. 즉, 종래의 CxFy-기반 측벽 폴리머들은 통상적으로 수직 표면들 상에 증착되는 한편, 상부 마스크 보호기 층은 마스크 층의 수평 상부 표면에만 증착된다. 많은 경우들에서, 종래의 CxFy-기반 측벽 폴리머들은 피처의 측벽들을 따라 (예를 들어, 전체 피처 깊이를 따라, 또는 적어도 피처의 상단/개구부 근방에) 컨포멀하게 (conformally) 증착된다.
특히, 상부 마스크 보호기 층이 (에칭 동안 발생하는) 선택적인 수직으로 배향된 지향성 증착 프로세스에서 증착되기 때문에, 마스크 층에 제공된 패턴이 유지된다. 즉, 상부 마스크 보호기 층은 마스크가 존재하는 영역들에서 마스크 층의 수평 상부 표면 상에 수직으로 축적된다. 상부 마스크 보호기는 측벽들과 같은 수직 표면들 상에 축적되지 않는다. 따라서, 증착 프로세스는 수평 마스크 표면에만 증착된다는 점에서 선택적이다. 마스크가 부재하는 영역들에서 (예를 들어, 피처가 에칭될 위치를 규정하기 위해 마스크가 패턴의 일부로서 제거된), 상부 마스크 보호기 층은 형성되지 않는다. 마스크 층의 수평 상부 표면 상의 이 선택적인 증착은 에칭될 피처들이 개방된 채로 남아 있고 에칭 동안 차단되지 않게 한다. 또한, 본 명세서에 기술된 방법들은 에칭된 피처들 내에 상당한 보우들을 생성하지 않는다.
도 2a 내지 도 2c는 본 명세서에 기술된 실시 예에 따른 에칭을 겪을 때 부분적으로 제조된 반도체 기판을 도시한다. 도 2a는 에칭 전 기판 (200) 을 도시한다. 기판 (200) 은 하부 재료 (202) 및 마스크 (204) 를 포함한다. 도 1a 내지 도 1c와 비교하여, 하부 재료 (202) 는 하부 재료 (102) 와 유사하고, 마스크 (204) 는 마스크 (104) 와 유사하다. 일 차이점은 마스크 (204) 가 마스크 (104) 보다 보다 얇을 수도 있다는 것이다. 본 명세서의 방법들은 무한의 선택도를 제공하기 때문에, 마스크는 에칭 결과들을 손상시키지 않고 매우 얇을 수 있다. 도 2b는 피처 (206) 를 형성하도록 수행된, 본 명세서에 기술된 에칭 프로세스 동안 기판 (200) 을 예시한다. 도 2a 및 도 2b를 비교함으로써, 마스크 (204) 가 에칭 프로세스 동안 부식 제거되지 않는다는 것을 알 수 있다. 대신, 도 2b에 예시된 바와 같이, 상부 마스크 보호기 층 (208) 은 마스크 (204) 의 상단 상에 형성되어, 에칭 동안 마스크 (204) 가 부식되는 것을 방지한다. 도 2c는 에칭 후 (또는 도 2b와 비교하여 에칭 프로세스를 더 따른) 기판 (200) 을 도시한다. 여기서, 마스크 (204) 는 에칭 전 및 에칭 동안과 비교하여 여전히 동일한 두께라는 것을 알 수 있다. 피처 (206) 가 도 2c에 도시된 바와 같이 보다 깊게 에칭되기 때문에, 상부 마스크 보호기 층 (208) 은 두께가 증가한다. 이 프로세스는 마스크 (204) 가 에칭되지 않는 동안 하부 재료 (202) 가 특정한 깊이로 에칭되기 때문에 무한의 에칭 선택도를 나타낸다. 여기서, 선택도는 다음과 같이 계산될 것이다: (하부 재료의 에칭 깊이) / (0 인 마스크의 에칭 깊이). 분모는 0이고, 0으로 나눈 모든 수는 무한대이기 때문에, 에칭 선택도는 무한인 것으로 간주된다.
일부 경우들에서, 마스크의 최소량은 에칭 동안, 예를 들어 상부 마스크 보호기 층이 완전히 형성되기 전에 에칭의 맨 처음에 소모될 수도 있다. 그러나, 이러한 마스크 소모는 마스크 층 상의 상부 마스크 보호기 층의 성장에 의해 신속하게 완화되고, 일단 상부 마스크 보호기 층이 형성되면, 하부 마스크 층의 추가 에칭이 없다. 또한, 형성되는 상부 마스크 보호기 층의 양/두께는 제거될 수도 있는 원래 마스크의 최소량/두께보다 보다 크다. 도 2c에 도시된 바와 같이, 상부 마스크 보호기 층은 본질적으로 상부 마스크 보호기 층의 상단까지 마스크의 높이를 연장한다. 이와 같이, (a) 에칭 동안 소모된 마스크의 두께가 시작 마스크 두께의 20 ％ 미만이고, (b) 에칭 후, 최종 상부 마스크 보호기 층 및 마스크가 함께 적어도 시작 마스크 두께만큼 두꺼운 한, 에칭 동안 발생하는 마스크의 어떠한 최소 에칭도 에칭 선택도를 계산할 때 고려되지 않아야 한다. 예를 들어, 에칭 전에 500 ㎚ 두께 마스크로 시작하고 에칭 후 10 ㎚ 이상의 상부 마스크 보호기 층을 갖는 490 ㎚ 두께 마스크로 끝나는 기판은 무한의 에칭 선택도를 갖는 것으로 이해된다. 이 예에서, 마스크의 최소 (10 ㎚ 또는 2 ％) 에칭이 있었지만, 이러한 마스크 소모는 또한 마스크로서 기능하는, 10 ㎚ 또는 보다 두꺼운 상부 마스크 보호기 층의 형성에 의해 완화된다. 이 예에서 에칭 동안 소모된 마스크 두께 (10 ㎚) 는 에칭 동안 증착된 상부 마스크 보호기 층의 두께 (10 ㎚) 와 같지만, 본 명세서의 대부분의 실시 예들에서 증착된 상부 마스크 보호기 층의 두께는 상기 언급된 바와 같이, 적어도 부분적으로 발생하는 모든 에칭이 최소화되기 때문에, 에칭 동안 소모된 마스크의 두께보다 보다 크다. 이러한 경우들에서, 하부 재료 위의 재료의 종료 두께 (예를 들어, 결합된 최종 마스크 및 상부 마스크 보호기 층의 두께) 는 하부 재료 위의 재료의 시작 두께 (예를 들어, 에칭 전 마스크의 두께) 보다 보다 두껍다. 이러한 무한의 선택도는 고 종횡비 피처들을 에칭하는데 매우 유리하다.
도 3은 본 명세서의 다양한 실시 예들에 따른 고 종횡비 피처들을 에칭하는 방법을 기술하는 플로우 차트를 예시한다. 방법은 기판이 반응 챔버 내로 로딩되는 동작 (301) 에서 시작된다. 일 예시적인 반응 챔버가 도 4a 내지 도 4c를 참조하여 이하에 기술된다. 기판은 일부 경우들에서 정전 척과 같은 기판 지지부 내로 로딩될 수도 있다. 방법은 반응 물질 혼합물이 챔버 내로 흐르는 동작 (303) 으로 계속된다. 반응 물질 혼합물은 각각 하나 이상의 목적들을 제공할 수도 있는 다양한 반응 물질들을 포함할 수도 있다. 반응 물질 혼합물은 이하에 더 논의되는 에칭 화학 물질을 포함한다.
다음에, 동작 (305) 에서, 플라즈마가 챔버 내에서 스트라이킹된다 (strike). 플라즈마는 통상적으로 용량 결합 플라즈마이다. 기판은 플라즈마에 노출될 수도 있다. 동작 (307) 에서, 기판이 에칭된다. 기판은 플라즈마 내의 이온들 및/또는 라디칼들을 통해 에칭될 수도 있다. 다음에, 동작 (309) 에서, 플라즈마가 소화되고 기판이 챔버로부터 언로딩된다 (unload). 기판은 반응 챔버로부터 제거 후 추가 프로세싱을 겪을 수도 있다. 예를 들어, 기판은 애싱 반응기로 이송될 수도 있고, 상부 마스크 보호기 층 및 마스크는 애싱 절차에서 기판으로부터 제거될 수도 있다. 동작 (311) 에서, 반응 챔버는 선택 가능하게 (optionally) 세정될 수도 있다. 세정은 기판이 존재하지 않는 동안 발생할 수도 있다. 세정은 예를 들어, 플라즈마의 형태로 제공될 수도 있는 세정 화학 물질에 챔버 표면들을 노출하는 것을 수반할 수도 있다. 동작 (313) 에서, 프로세싱할 부가적인 기판들이 있는지 여부가 결정된다. 그렇다면, 방법은 새로운 기판 상에서 동작 (301) 으로부터 반복된다. 그렇지 않으면 방법이 완료된다.
도 3에 도시된 동작들은 도시된 순서로 발생할 필요는 없다. 일부 동작들은 시간상 오버랩할 수도 있고, 일부 동작들은 도면들에 도시된 것과 비교하여 보다 일찍 또는 나중에 발생할 수도 있다.
IV. 프로세싱 조건들
본 명세서에 기술된 실시 예들을 실시할 때 제어될 수도 있는 다수의 프로세싱 조건들이 있다. 예를 들어, 반응 챔버에 제공된 반응 물질 혼합물은 특정한 반응 물질들을 포함할 수도 있다. 다양한 실시 예들에서, 반응 물질 혼합물은 (1) 수소 (H2) 및 (2) 플루오로메탄 (CH3F), 디플루오로메탄 (CH2F2), 및 트리플루오로메탄 (CHF3) 으로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함한다. 다양한 실시 예들에서, 반응 물질 혼합물은 하나 이상의 비불소 할로겐 소스 (예를 들어, HBr, 등과 같은 브롬 소스; Cl2, SiCl4, 등과 같은 염소 소스; CF3I, 등과 같은 요오드 소스) 를 더 포함할 수도 있다. 반응 물질 혼합물은 또한 하나 이상의 불활성 가스 (예를 들어, Ar, Kr, 등) 를 포함할 수도 있다. 일부 경우들에서, 반응 물질 혼합물은 질소 트리플루오라이드 (NF3), 옥토플루오로프로판 (C3F8), 헥사플루오로부타디엔 (C4F6), 옥타플루오로사이클로부탄 (C4F8), 황 헥사플루오라이드 (SF6), 테트라플루오로메탄 (CF4) 및 메탄 (CH4) 으로 구성된 그룹으로부터의 하나 이상의 첨가제를 포함할 수도 있다. 플라즈마는 반응 혼합물로부터 형성되고, 발생되는 종은 에칭될 하부 재료 (예를 들어, 많은 경우들에서, 실리콘 옥사이드 및 실리콘 나이트라이드, 또는 실리콘 옥사이드 및 폴리실리콘) 와 상호 작용한다. 이 상호 작용은 에칭 프로세스 동안 선택적인 수직으로 배향된 지향성 증착을 형성하는 상부 마스크 보호기 층으로서 본 명세서에 기술된 재료의 형성을 발생시킨다. 상부 마스크 보호기 층은 그래파이트 (graphitic) 특성의 탄소-풍부 폴리머일 수도 있다. 상부 마스크 보호기 층의 탄소-풍부 폴리머는 불소를 포함할 수도 있고, 반응 물질 혼합물의 비불소 할로겐 소스로부터 비롯된 (originating) 비불소 할로겐을 더 포함할 수도 있다. 예를 들어, 비불소 할로겐 소스가 브롬을 포함하는 경우들에서, 상부 마스크 보호기 층은 CxBryFz-기반 재료를 포함할 수도 있다. 비불소 할로겐 소스가 염소를 포함하는 경우들에서, 상부 마스크 보호기 층은 CxClyFz-기반 재료를 포함할 수도 있다. 비불소 할로겐 소스가 요오드를 포함하는 경우들에서, 상부 마스크 보호기 층은 CxIyFz-기반 재료를 포함할 수도 있다.
다양한 실시 예들에서, 반응 물질 혼합물 내 다양한 반응 물질들의 플로우 레이트 (flow rate) 가 제어될 수도 있다. 다양한 경우들에서, H2의 플로우 레이트는 약 10 내지 400 sccm, 또는 약 20 내지 400 sccm일 수도 있다. 이들 또는 다른 경우들에서, CH3F의 플로우 레이트는 약 0 내지 200 sccm일 수도 있다. 이들 또는 다른 경우들에서, CH2F2의 플로우 레이트는 약 0 내지 200 sccm일 수도 있다. 이들 또는 다른 경우들에서, CHF3의 플로우 레이트는 약 0 내지 200 sccm일 수도 있다. CH3F+CH2F2+CHF3의 총 플로우 레이트는 약 20 내지 300 sccm일 수도 있다. 일부 경우들에서, NF3의 플로우 레이트는 약 0 내지 100 sccm일 수도 있다. 이들 또는 다른 경우들에서, SF6의 플로우 레이트는 약 0 내지 20 sccm일 수도 있다. 이들 또는 다른 경우들에서, CF4의 플로우 레이트는 약 0 내지 100 sccm일 수도 있다. 이들 또는 다른 경우들에서, 비불소 할로겐-소스의 플로우 레이트는 약 0 내지 100 sccm일 수도 있다. 이들 또는 다른 경우들에서, C3F8의 플로우 레이트는 약 0 내지 50 sccm일 수도 있다. 이들 또는 다른 경우들에서, C4F8의 플로우 레이트는 약 0 내지 50 sccm일 수도 있다. 이들 또는 다른 경우들에서, C4F6의 플로우 레이트는 약 0 내지 50 sccm일 수도 있다. C3F8+C4F8+C4F6의 총 플로우 레이트는 약 0 내지 50 sccm일 수도 있다. 이들 또는 다른 경우들에서, CH4의 플로우 레이트는 약 0 내지 100 sccm일 수도 있다. 본 명세서에 기술된 임의의 반응 물질들/첨가제들은 적어도 약 1 sccm, 또는 적어도 약 5 sccm, 또는 적어도 약 10 sccm의 레이트로 흐를 수도 있다. 본 명세서에 기술된 플로우 레이트 범위들 중 다수는 최소 0 sccm을 포함하지만, 이들 종은 반응 물질 혼합물에 존재할 수도 있고 존재하지 않을 수도 있고, 존재하는 경우, 적어도 약 1 sccm, 또는 적어도 약 5 sccm 또는 적어도 약 10 sccm의 레이트들로 흐를 수도 있다는 것이 이해된다. 이들 레이트들은 대략 50 리터의 반응기 체적에서 적절하고, 상응하여 (accordingly) 스케일링될 수 있다.
반응 챔버 내의 압력은 에칭 동안 제어될 수도 있다. 다양한 실시 예들에서, 압력은 약 10 내지 80 mTorr, 또는 약 15 내지 40 mTorr일 수도 있다. 반응 챔버 내에서 기판을 지지하도록 사용된 기판 홀더의 온도가 제어될 수도 있다. 이러한 기판 홀더 온도는 에칭 동안 기판의 온도에 영향을 주지만, 기판의 실제 온도는 또한 플라즈마 조건들과 같은 부가적인 요인들에 의해 영향을 받는다. 특정한 구현 예들에서, 기판 홀더는 플라즈마에 대한 노출 전 및/또는 노출 동안 저온으로 냉각될 수도 있다. 이 저온은 약 0 ℃ 이하일 수도 있다. 일부 경우들에서, 이 저온은 약 -100 ℃만큼 낮을 수도 있다.
반응 챔버에 제공된 기판은 도 1a 내지 도 1c 및 도 2a 내지 도 2c와 관련하여 상기 기술된 바와 (통상적으로 하나 이상의 유전체 재료를 포함하는) 하부 재료 및 위에 놓인 마스크를 포함하는 특정한 구조를 갖는다. 다양한 실시 예들에서, 하부 재료는 상기 기술된 DRAM 또는 3D NAND 구조체들을 포함할 수도 있다. 본 명세서에 기술된 방법들은 마스크가 에칭 동안 부식되지 않기 때문에 무한 에칭 선택도를 발생시키기 때문에, 마스크는 이들 적용 예들에서 통상적으로 사용되는 종래의 마스크들보다 실질적으로 보다 얇을 수 있다. 다양한 실시 예들에서, 마스크는 약 100 내지 1000 ㎚의 두께를 가질 수도 있다. 일부 경우들에서, 마스크는 적어도 약 100 ㎚ 두께, 또는 적어도 약 300 ㎚ 두께, 또는 적어도 약 500 ㎚ 두께이다. 이들 또는 다른 경우들에서, 마스크는 약 1000 ㎚ 이하, 또는 약 500 ㎚ 이하, 또는 약 300 ㎚ 이하의 두께를 가질 수도 있다. 이러한 마스크 두께들은 적어도 약 3000 ㎚, 또는 적어도 약 15000 ㎚의 최종 깊이, 및/또는 적어도 약 20, 또는 적어도 약 200의 종횡비를 갖는 피처들을 에칭하는데 적절할 수도 있다. 물론, 종래의 두께 (예를 들어, 3 ㎛보다 큰 마스크 두께) 를 갖는 마스크들이 또한 일부 경우들에서 사용될 수 있다.
플라즈마 생성 조건들은 기판 표면에 특정한 조건들을 제공하도록 제어될 수도 있다. 다양한 실시 예들에서, 기판에서 최대 이온 에너지는 예를 들어 약 1 내지 10 ㎸로 상대적으로 높을 수도 있다. 최대 이온 에너지는 전극 사이즈, 전극 배치, 및 챔버 기하학적 구조의 상세들과 함께 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 듀얼-주파수 RF 전력이 플라즈마를 생성하도록 사용된다. 따라서, RF 전력은 제 1 주파수 컴포넌트 (예를 들어, 약 400 ㎑) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 400 ㎑) 는 약 3 내지 50 ㎾, 또는 약 3 내지 15 ㎾, 예를 들어 약 5 ㎾의 전력으로 제공될 수도 있고, 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 는 상이한 전력, 예를 들어 약 0.5 내지 5 ㎾, 예를 들어 약 4 ㎾으로 제공될 수도 있다. 이들 전력 레벨들은 RF 전력이 단일 300 ㎜ 웨이퍼로 전달된다고 가정한다. 전력 레벨들은 부가적인 기판들 및/또는 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수 있다 (따라서 기판에 전달된 균일한 전력 밀도를 유지한다). 다른 경우들에서, 3-주파수 RF 전력이 플라즈마를 생성하도록 사용될 수도 있다. 다양한 경우들에서, 인가된 RF 전력은 1 내지 20,000 ㎐의 반복 레이트들로 펄싱될 수도 있다. RF 전력은 2 개의 0이 아닌 값들 사이 (예를 들어, 보다 높은 전력 상태와 보다 낮은 전력 상태 사이) 또는 0과 0이 아닌 값 사이 (예를 들어, 오프 상태와 온 상태 사이) 에서 펄싱될 수도 있다. RF 전력이 0이 아닌 2 개의 값들 사이에서 펄싱되는 경우, 상기 언급된 전력들은 보다 높은 전력 상태와 관련될 수도 있고, 보다 낮은 전력 상태는 약 600 W 이하의 RF 전력에 대응할 수도 있다.
타이밍은 상이한 실시 예들 사이에서 가변할 수도 있다. 통상적으로, 보다 깊고 보다 높은 종횡비들을 갖는 피처들은 보다 얕고 보다 낮은 종횡비들을 갖는 피처들과 비교하여 에칭하는데 보다 오래 걸린다. 이와 같이, 기판이 플라즈마에 노출되는 지속 기간은 피처들의 목표된 깊이에 종속될 수도 있고, 보다 깊은 피처들은 보다 긴 플라즈마 노출 지속 기간들을 필요로 한다. 다양한 실시 예들에서, 기판은 약 10 내지 120 분의 지속 기간 동안 플라즈마에 노출될 수도 있다. 유사하게, 총 에칭 깊이는 특정한 적용 예에 종속될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, VNAND) 에 대해 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 15 ㎛ 이하일 수도 있다.
V. 장점들
본 명세서에 기술된 실시 예들은 다수의 장점들을 제공한다. 예를 들어, 상부 마스크 보호기 층의 선택적인 수직으로 배향된 지향성 증착은 무한의 에칭 선택도를 발생시킨다. 이는 에칭 동안 마스크가 소모되지 않는다는 것을 의미한다. 오히려, 상부 마스크 보호기 층이 마스크의 상단 상에 형성되고, 이에 따라 마스크가 에칭 내내 완전한 (full) 시작 두께로 온전하게 유지되는 것을 보장한다.
특히, 무한 에칭 선택도는 종래의 방법들로 이전에 달성 가능한 것보다 보다 깊고, 보다 높은 종횡비 피처들의 형성을 가능하게 한다. 마스크 층이 에칭 동안 소모될 위험이 없기 때문에 보다 깊은 피처들이 형성될 수도 있다. 마스크 소모 문제 및 고 종횡비 피처들을 형성하는 것에 대한 한계들은 상기 도 1a 내지 도 1c와 관련하여 논의되었다. 이러한 문제들은 개시된 방법들에서 발생하지 않는다.
개시된 실시 예들에 의해 달성된 무한 에칭 선택도의 또 다른 장점은 마스크 재료의 양 (예를 들어, 마스크 두께) 이 종래의 에칭 기법들에 필요한 것과 비교하여 감소될 수 있다는 것이다. 마스크 재료의 이러한 감소는 상당한 시간 및 비용 절감을 발생시키기 때문에 유리하다. 예를 들어, 보다 얇은 마스크들은 보다 두꺼운 마스크들보다 보다 신속하게 형성되고, 유사하게 보다 신속하게 패터닝/현상될 수 있다. 이와 같이, 보다 얇은 마스크들은 마스크를 준비하도록 사용된 특정한 프로세싱 장치에 대해 증가된 쓰루풋을 발생시킨다. 또한, 보다 얇은 마스크들은 보다 적은 재료를 필요로 하기 때문에 증착하는데 보다 적은 비용이 든다. 함께, 이들 장점들은 종래의 에칭 기법들에 비해 실질적이고 예기치 않은 개선을 나타낸다.
VI. 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시 예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 용량 결합 한정된 RF 플라즈마 반응기 (400) 의 실시 예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 전극 및 하부 전극 (408, 406) 의 평면 표면들은 전극들 사이의 수직 방향에 실질적으로 평행하고 직교한다. 바람직하게 상부 전극 및 하부 전극 (408, 406) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 대면한다. 이격된 대면 전극 표면들은 그 사이에 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 은 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 필드를 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스는 갭 (410) 에 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다 (excite). 상부 전극 (408) 은 전력 공급되거나 (powered) 접지될 수 있다.
도 4a 내지 도 4c에 도시된 실시 예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.
RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 보울 (432) 상의 하부 전극 (406) 을 지지한다. 보울 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 챔버 벽 플레이트 (418) 내의 개구부를 통해 도관 지지 플레이트 (438) 에 연결된다. 바람직한 실시 예에서, RF 바이어스 하우징 보울 (432) 및 RF 바이어스 하우징 암 (434) 은 일 컴포넌트로서 일체로 형성되지만, 암 (434) 및 보울 (432) 은 또한 함께 볼트 결합되거나 접합된 2 개의 별도의 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (434) 은 RF 전력을 통과시키기 위한 하나 이상의 중공형 통로들 및 설비들, 예컨대 하부 전극 (406) 의 후면 상의 공간에서 진공 챔버 (402) 외부로부터 진공 챔버 (402) 내부로 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어를 위한 케이블들, 전기적 모니터링 및 작동 신호들을 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 로의 RF 전력을 위한 리턴 경로를 제공한다. 설비 도관 (440) 은 설비 컴포넌트들을 위한 통로를 제공한다. 갭 (410) 은 바람직하게 한정 링 어셈블리 또는 슈라우드 (미도시) 에 의해 둘러싸인다. 진공 챔버 (402) 의 내부는 진공 포털 (480) 을 통해 진공 펌프에 연결함으로써 저압으로 유지된다.
도관 지지 플레이트 (438) 는 작동 메커니즘 (actuation mechanism) (442) 에 부착된다. 서보 기계 모터, 스텝퍼 모터 등과 같은 작동 메커니즘 (442) 은 예를 들어, 볼 스크루 및 볼 스크루를 회전시키기 위한 모터와 같은 스크루 기어 (446) 에 의해 수직 선형 베어링 (444) 에 부착된다. 갭 (410) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (442) 은 수직 선형 베어링 (444) 을 따라 이동한다. 도 4a는 작동 메커니즘 (442) 이 작은 갭 (410 a) 을 발생시키는 선형 베어링 (444) 상의 높은 위치에 있을 때의 배열을 예시한다. 도 4b는 작동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 배열을 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 는 모두 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 하부로 이동하여, 중간 사이즈의 갭 (410 b) 을 발생시킨다.
도 4c는 작동 메커니즘 (442) 이 선형 베어링 상의 낮은 위치에 있을 때 큰 갭 (410 c) 을 예시한다. 바람직하게, 상부 전극 및 하부 전극 (408, 406) 은 갭 조정 동안 동축으로 유지되고 갭에 걸친 상부 전극 및 하부 전극의 대면 표면들은 평행하게 유지된다.
이 실시 예는 예를 들어, 300 ㎜ 웨이퍼들 또는 평판 디스플레이들과 같은 큰 직경의 기판에 걸쳐 균일한 에칭을 유지하기 위해, 조정될 다단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (402) 내 하부 전극과 상부 전극 (406, 408) 사이의 갭 (410) 을 허용한다. 특히, 이 챔버는 하부 전극과 상부 전극 (406, 408) 사이에 조정 가능한 갭을 제공하기 위한 선형 운동을 허용하는 기계적 배열에 속한다.
도 4a는 도관 지지 플레이트 (438) 에 대한 근위 단부에서 그리고 챔버 벽 플레이트 (418) 의 단차진 플랜지 (428) 에 대한 원위 단부에서 시일링된 측방향으로 편향된 (deflect) 벨로우즈 (450) 를 예시한다. 단차진 플랜지의 내경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내에 개구부 (412) 를 규정한다 (define). 벨로우즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다.
측방향으로 편향된 벨로우즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 의 수직 이동을 허용하는 동안 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 은 캔틸레버 어셈블리로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로우즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치에 있을 때 측방향으로 편향된 벨로우즈 (450) 를 도시한다.
래비린스 (labyrinth) 시일 (448) 이 벨로우즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐부 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 래비린스 홈 (groove) (460) (슬롯) 을 제공하기 위해 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내측 벽 내부에 고정되게 부착된다. 이동식 차폐 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 남는다.
도시된 실시 예에서, 래비린스 시일 (448) 은 래비린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구부 (412) 의 주변부에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐 플레이트 (458) 는 부착되고 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 연장하고, 여기서 암 (434) 은 챔버 벽 플레이트 (418) 내의 개구부 (412) 를 통과한다. 이동식 차폐부 플레이트 (458) 는 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 래비린스 홈 (460) 내로 연장하여 캔틸레버 어셈블리로 하여금 수직으로 이동하게 한다. 래비린스 시일 (448) 은 진공 챔버 내부 (405) 로 벨로우즈 (450) 로부터 쪼개진 (spall) 입자들의 마이그레이션 (migration) 을 차단하고, 라디칼들이 후속하여 쪼개지는 증착물들을 형성할 수 있는 벨로우즈 (450) 로 프로세스 가스 플라즈마로부터의 라디칼들이 마이그레이팅하는 것을 차단한다.
도 4a는 캔틸레버 어셈블리가 높은 위치 (작은 갭 (410 a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래비린스 홈 (460) 의 보다 높은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치 (큰 갭 (410 c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래비린스 홈 (460) 의 보다 낮은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410 b)) 에 있을 때 래비린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 래비린스 시일 (448) 이 RF 바이어스 하우징 암 (434) 을 중심으로 대칭인 것으로 도시되지만, 다른 실시 예들에서, 래비린스 시일 (448) 은 RF 바이어스 암 (434) 을 중심으로 비대칭적일 수도 있다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 상부에서 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 실시 예들이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 실시 예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시 예들의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
VII. 시스템 제어기
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치 (electronics) 와 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정 사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정 사항들, 진공 설정 사항들, 전력 설정 사항들, 무선 주파수 (RF) 생성기 설정 사항들, RF 매칭 회로 설정 사항들, 주파수 설정 사항들, 플로우 레이트 설정 사항들, 유체 전달 설정 사항들, 위치 및 동작 설정 사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정 사항들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정 사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (Physical Vapor Deposition; PVD) 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, 원자 층 에칭 (Atomic Layer Etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 애싱 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시 예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 상부에 실리콘 나이트라이드 막이 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 하부 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다. 일부 실시 예들에서, 애시 가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 방법들은 본질적으로 예시적인 것이고, 수많은 변형들이 가능하기 때문에 이들 특정한 실시 예들 또는 예들은 제한적인 의미로 고려되지 않는다는 것이 이해되어야 한다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 시퀀스로, 다른 시퀀스들로, 병렬로, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변경될 수도 있다.
본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 작용들, 및/또는 속성들의 모든 신규하고 불분명한 조합들 및 서브-조합들, 뿐만 아니라 이들의 임의의 그리고 모든 등가물들을 포함한다.
VIII. 실험
도 5a 내지 도 5c는 종래의 에칭 기법들의 단점들 및 개시된 방법들을 통해 얻을 수 있는 새롭고 놀라운 결과들을 함께 예시한다. 이들 수치들은 서로에 대해 고려되고 비교되어야 한다. 도 5a는 에칭 전 기판을 도시한다. 기판은 하부 재료 (502) 및 하부 재료 (502) 위에 패터닝된 마스크 (504) 를 포함한다. 도 5b는 종래의 방법들로 에칭한 후 기판을 도시한다. 도 5c는 본 명세서에 기술된 방법으로 에칭한 후 기판을 도시한다. 상이한 기판들의 치수들 (예를 들어, 하부 재료 (502) 의 두께, 마스크 (504) 의 두께, 기판 직경, 등) 은 프로세싱 전에 동일하고, 따라서 결과들은 용이하게 비교될 수 있다. 또한, 결과들은 모두 동일한 스케일로 도시되고, 비교를 더 용이하게 한다. 수평 라인 (520) 은 도 5a 내지 도 5c 모두에 걸쳐 연장한다. 시각적 명확성을 위해, 도 5a는 라인 (520) 을 검정색으로 도시하고, 도 5b 및 도 5c는 라인 (520) 을 흰색으로 도시한다. 라인 (520) 은 에칭 전 마스크 (504) 의 시작 높이를 나타낸다.
도 5b에서, 화살표 (521) 는 종래의 기법들에 따라 에칭할 때 소모된 마스크 (504) 의 두께를 나타낸다. 이 경우, 마스크 (504) 는 에칭 동안 마스크 재료의 25 ％ 초과의 손실과 함께 상당히 부식되었다.
도 5c에서, 화살표 (522) 는 본 명세서에 기술된 실시 예를 실시할 때 에칭 동안 마스크 (504) 의 상단 상에 증착된 상부 마스크 보호기 층 (508) 의 두께를 나타낸다. 여기서, 에칭 동안 마스크 (504) 가 소모되지 않았다는 것을 알 수 있다. 대신, 증착된 상부 마스크 보호기 층 (508) 은 에칭 동안 축적되고, 이에 따라 하부 마스크 (504) 를 부식으로부터 보호한다. 에칭 동안 마스크가 소모되지 않기 때문에, 발생되는 에칭 선택도는 무한이다.
도 5c에 도시된 결과는 놀랍고 예상치 못한 것이다. 이전의 에칭 기법들에서, 마스크는 항상 에칭 동안 소모된다. 이는 에칭 동안 특정한 정도의 증착 (예를 들어, 리세스된 피처들의 측벽들 상의 플루오로카본-기반 폴리머) 이 발생하는 경우들에서도 사실이다. 이전에, 이러한 증착은 도 5c에 도시된 수직으로 배향된 지향성 증착을 유발하기 불충분하였다. 일부 이러한 이전의 경우들에서, 에칭 동안 증착은 재료로 막히게 됨으로써 리세스된 피처들이 좁아지고 폐쇄되게 한다. 이러한 막힘은 도 5c의 결과들에 도시되지 않는다. 또한, 도 5c에 도시된 에칭된 피처들은 어떠한 상당한 보잉도 없이 매우 곧다.
더욱이, 에칭 동안 증착이 선택적이고 수평 마스크 표면으로 제한되기 때문에 결과들은 예상치 못한 것이다. 상기 언급된 바와 같이, 종래의 에칭 기법들은 종종 피처들의 측벽들 상에 재료들의 증착을 발생시킨다. 이러한 측벽 증착은 도 5c의 결과들에서 관찰되지 않았다.
IX. 결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 제한되지 않을 것이다.

Claims (24)

  1. 기판을 프로세싱하기 위한 방법에 있어서, 상기 기판은 하부 재료 (underlying material) 및 마스크를 포함하고, 상기 하부 재료는 적어도 하나의 실리콘 옥사이드 층을 포함하고, 그리고 상기 마스크는 상기 하부 재료 위에 위치되고 상기 하부 재료에서 피처들이 에칭될 위치들을 규정하도록 패터닝되고, 상기 방법은,
    (a) 반응 챔버에서 플라즈마를 생성하는 단계; 및
    (b) 동시에
    (i) 하부 재료에 피처들을 에칭하고, 그리고
    (ii) 마스크 상에 상부 마스크 보호기 층을 증착하도록 상기 반응 챔버 내의 상기 플라즈마에 기판을 노출하는 단계로서, 상기 상부 마스크 보호기 층은 선택적인 수직으로 배향된 지향성 증착에서 상기 마스크의 상단 상에 형성되는, 상기 기판을 노출하는 단계를 포함하는, 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 상부 마스크 보호기 층은 상기 마스크와 비교하여 상기 하부 재료에 대한 에칭 선택도가 무한이도록 에칭 동안 상기 마스크를 부식으로부터 보호하는, 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 상부 마스크 보호기 층은 그래파이트-타입 탄소-풍부 폴리머를 포함하는, 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 상부 마스크 보호기 층은 CxBryFz-기반 재료, CxClyFz-기반 재료, CxIyFz-기반 재료, 또는 이들의 조합을 포함하는, 기판 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 반응 챔버 내에서 상기 플라즈마를 생성하는 단계는 반응 물질 혼합물을 상기 반응 챔버 내로 흘리는 단계 및 상기 반응 물질 혼합물로부터 상기 플라즈마를 생성하는 단계를 포함하고, 상기 반응 물질 혼합물은 (1) 수소 (H2) 및 (2) 플루오로메탄 (CH3F), 디플루오로메탄 (CH2F2), 및 트리플루오로메탄 (CHF3) 으로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함하는, 기판 프로세싱 방법.
  6. 제 5 항에 있어서,
    상기 반응 물질 혼합물은 비불소 할로겐 소스를 더 포함하는, 기판 프로세싱 방법.
  7. 제 6 항에 있어서,
    상기 비불소 할로겐 소스는 HBr, Cl2, SiCl4, 및 CF3I로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함하는, 기판 프로세싱 방법.
  8. 제 5 항에 있어서,
    상기 반응 물질 혼합물은 질소 트리플루오라이드 (NF3), 헥사플루오로부타디엔 (C4F6), 옥토플루오로프로판 (C3F8), 옥타플루오로사이클로부탄 (C4F8), 황 헥사플루오라이드 (SF6), 테트라플루오로메탄 (CF4) 및 메탄 (CH4) 으로 구성된 그룹으로부터의 하나 이상의 첨가제를 더 포함하는, 기판 프로세싱 방법.
  9. 제 5 항에 있어서,
    (i) 상기 반응 챔버 내 압력이 상기 단계 (b) 동안 약 10 내지 80 mT로 유지되고;
    (ii) 상기 단계 (b) 동안 약 0 ℃ 내지 -100 ℃의 온도로 유지되는 기판 홀더 상에 상기 기판이 지지되고;
    (iii) 이온 에너지는 상기 단계 (b) 동안 상기 기판의 표면에서 약 1 내지 10 ㎸이고;
    (iv) 상기 플라즈마를 생성하도록 사용된 RF 에너지는 상기 단계 (b) 동안 약 3 내지 50 ㎾의 전력 레벨로 펄싱되고; 그리고
    (v) 상기 플라즈마는 용량 결합 플라즈마인, 기판 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 플라즈마는 용량 결합 플라즈마인, 기판 프로세싱 방법.
  11. 제 1 항에 있어서,
    상기 마스크는 상기 상부 마스크 보호기 층이 상기 마스크의 상단 상에 형성되기 전에 약 3500 ㎚ 이하의 두께를 갖는, 기판 프로세싱 방법.
  12. 제 11 항에 있어서,
    상기 단계 (b) 에서 에칭된 상기 피처들은 약 20 이상의 깊이:폭 종횡비를 갖고, 그리고 약 100 ㎚ 이상의 최종 깊이를 갖는, 기판 프로세싱 방법.
  13. 제 1 항에 있어서,
    상기 단계 (b) 에서 에칭된 상기 피처들은 리세스된 실린더들 및 리세스된 트렌치들 중 적어도 하나를 포함하는, 기판 프로세싱 방법.
  14. 제 1 항에 있어서,
    상기 선택적인 수직으로 배향된 지향성 증착은 상기 피처들이 상기 하부 재료에서 에칭되는 위치들 위에 상기 상부 마스크 보호기 층을 형성하지 않고 상기 마스크가 존재하는 영역들에서 상기 상부 마스크 보호기 층을 형성하는 것을 발생시키는, 기판 프로세싱 방법.
  15. 제 1 항에 있어서,
    상기 하부 재료는 상기 적어도 하나의 실리콘 옥사이드 층 및 적어도 하나의 실리콘 나이트라이드 층을 포함하는, 기판 프로세싱 방법.
  16. 제 1 항에 있어서,
    상기 하부 재료는 실리콘 옥사이드와 폴리실리콘의 교번하는 층들을 포함하고, 상기 적어도 하나의 실리콘 옥사이드 층은 상기 실리콘 옥사이드의 교번하는 층들 중 하나인, 기판 프로세싱 방법.
  17. 기판을 프로세싱하기 위한 장치에 있어서,
    (a) 반응 챔버;
    (b) 상기 반응 챔버 내에 위치된 기판 지지부;
    (c) 상기 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기;
    (d) 상기 반응 챔버로의 하나 이상의 유입구들; 및
    (e) 적어도 하나의 프로세서를 갖는 제어기를 포함하고, 상기 제어기는,
    (i) 상기 반응 챔버 내에 상기 기판을 위치시키는 단계로서, 상기 기판은 하부 재료 및 상기 하부 재료 위에 위치된 마스크를 포함하고, 상기 하부 재료는 유전체 재료를 포함하는, 상기 기판을 위치시키는 단계;
    (ii) 상기 반응 챔버 내에서 상기 플라즈마를 생성하는 단계; 및
    (iii) 동시에 (i) 상기 기판 상의 상기 하부 재료에 피처들을 에칭하고, 그리고 (ii) 상기 마스크 상에 상부 마스크 보호기 층을 증착하도록 상기 반응 챔버 내의 상기 플라즈마에 상기 기판을 노출하는 단계로서, 상기 상부 마스크 보호기 층은 선택적인 수직으로 배향된 지향성 증착에서 상기 마스크의 상단 상에 형성되는, 상기 기판을 노출하는 단계를 유발하도록 구성되는, 기판 프로세싱 장치.
  18. 제 17 항에 있어서,
    상기 플라즈마 생성기는 용량 결합 플라즈마를 생성하도록 구성되는, 기판 프로세싱 장치.
  19. 제 17 항에 있어서,
    상기 제어기는 상기 상부 마스크 보호기 층이 그래파이트-타입 탄소-풍부 폴리머를 포함하도록 상기 단계 (e) (ii) 를 유발하도록 구성되는, 기판 프로세싱 장치.
  20. 제 17 항에 있어서,
    상기 제어기는 상기 상부 마스크 보호기 층이 CxBryFz-기반 재료, CxClyFz-기반 재료, CxIyFz-기반 재료, 또는 이들의 조합을 포함하도록 상기 단계 (e) (ii) 를 유발하도록 구성되는, 기판 프로세싱 장치.
  21. 제 19 항에 있어서,
    상기 제어기는 반응 물질 혼합물로 하여금 상기 반응 챔버 내로 흐르게 함으로써 그리고 상기 플라즈마가 상기 반응 물질 혼합물로부터 생성되도록 상기 단계 (e) (ii) 를 유발하게 구성되고, 상기 반응 물질 혼합물은, (1) 수소 (H2) 및 (2) 플루오로메탄 (CH3F), 디플루오로메탄 (CH2F2), 및 트리플루오로메탄 (CHF3) 으로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함하는, 기판 프로세싱 장치.
  22. 제 21 항에 있어서,
    상기 반응 물질 혼합물은 비불소 할로겐 소스를 더 포함하는, 기판 프로세싱 장치.
  23. 제 22 항에 있어서,
    상기 비불소 할로겐 소스는, HBr, Cl2, SiCl4, 및 CF3I로 구성된 그룹으로부터 선택된 적어도 하나의 반응 물질을 포함하는, 기판 프로세싱 장치.
  24. 제 23 항에 있어서,
    상기 반응 물질 혼합물은 질소 트리플루오라이드 (NF3), 헥사플루오로부타디엔 (C4F6), 옥토플루오로프로판 (C3F8), 옥타플루오로사이클로부탄 (C4F8), 황 헥사플루오라이드 (SF6), 테트라플루오로메탄 (CF4) 및 메탄 (CH4) 으로 구성된 그룹으로부터의 하나 이상의 첨가제를 더 포함하는, 기판 프로세싱 장치.
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