KR20220148253A - 고 종횡비 3D NAND 에칭을 위한 측벽 노칭 (notching) 감소 - Google Patents

고 종횡비 3D NAND 에칭을 위한 측벽 노칭 (notching) 감소 Download PDF

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KR20220148253A
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닉힐 돌
타쿠미 야나가와
안치 송
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램 리써치 코포레이션
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Abstract

기판 상의 스택에 고 종횡비 (high aspect ratio) 피처를 에칭하기 위한 방법들 및 장치가 제공된다. 피처는 3D NAND 디바이스를 형성하는 프로세스에서 형성될 수도 있다. 통상적으로, 스택은 실리콘 옥사이드와 실리콘 나이트라이드 또는 실리콘 옥사이드와 폴리실리콘과 같은 재료의 교번하는 층들을 포함한다. WF6가 에칭 화학 물질에 제공되어 문제가 있는 (problematic) 측벽 노칭을 실질적으로 감소시킨다. 유리하게, 이 측벽 노칭의 개선은 증가된 보우 (bow), 감소된 선택도, 증가된 캡핑 (cap), 또는 감소된 에칭 레이트와 같은 다른 트레이드 오프들 (tradeoffs) 을 도입하지 않는다.

Description

고 종횡비 3D NAND 에칭을 위한 측벽 노칭 (notching) 감소
본 명세서의 실시 예들은 반도체 디바이스를 제조하기 위한, 보다 구체적으로, 프로파일 트레이드 오프들 (tradeoffs) 없이 감소된 측벽 노칭 (notching) 을 갖는 유전체-함유 재료로 고 종횡비 (high aspect ratio) 피처들을 에칭하기 위한 방법들 및 장치에 관한 것이다.
반도체 디바이스들의 제조 동안 빈번하게 채용된 일 프로세스는 유전체-함유 재료의 스택에 에칭된 실린더 또는 다른 리세스된 피처의 형성이다. 예를 들어, 이러한 프로세스들은 3D NAND (또한 수직 NAND 또는 V-NAND로 지칭됨) 구조체들을 제조하는 것과 같은 메모리 애플리케이션들에서 일반적으로 사용된다. 반도체 산업이 발전하고 디바이스 치수들이 보다 작아짐에 따라, 이러한 피처들은 특히 좁은 폭들 및/또는 깊은 깊이들을 갖는 고 종횡비 실린더들에 대해 균일한 방식으로 에칭하기가 점점 더 어려워진다.
본 명세서에 제공된 배경기술 기술 (description) 은 일반적으로 본 개시의 맥락을 제시하기 위한 목적이다. 본 배경 기술 섹션에 기술된 범위까지, 현재 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인정되지 않을 수도 있는 기술의 양태들은 본 개시에 대한 선행 기술로서 명시적으로 또는 묵시적으로 인정되지 (admit) 않는다.
참조로서 인용
PCT 출원 신청서는 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 출원 양식에서 식별된 바와 같이 우선권의 이익을 주장하는 출원 각각은 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용된다.
본 명세서의 특정한 실시 예들은 유전체 재료를 포함하는 스택에 피처를 에칭하기 위한 방법들 및 장치에 관한 것이다. 통상적으로, 피처는 기판 상에 3D NAND 구조체를 제조하는 동안 스택 내로 에칭된다.
본 명세서의 실시 예들의 일 양태에서, 3D NAND 구조체를 제조하는 동안 유전체 재료를 포함하는 스택에 피처를 에칭하는 방법이 제공되고, 방법은, 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계로서, 기판은 스택 및 스택의 상단 상에 패터닝된 마스크 층을 포함하고, 스택은 (a) 실리콘 옥사이드 (silicon oxide) 와 실리콘 나이트라이드 (silicon nitride) 의 교번하는 층들, 또는 (b) 실리콘 옥사이드와 폴리실리콘 (polysilicon) 의 교번하는 층들을 포함하는, 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계; 및 기판 상의 스택에 피처를 에칭하도록 기판을 반응 챔버 내의 플라즈마에 노출시키는 단계를 포함하고, 플라즈마는 WF6, 하나 이상의 플루오로카본들 (fluorocarbons) 및/또는 하이드로플루오로카본들 (hydrofluorocarbons), 및 하나 이상의 산화제들 (oxidants) 을 포함하는 플라즈마 생성 가스로부터 생성되고, WF6의 플로우 레이트는 약 0.1 내지 10 sccm이고, 플라즈마는 용량 커플링 (capacitively coupled) 플라즈마이고, 기판은 기판 당 약 500 W 내지 20 ㎾의 RF 전력 레벨에서 약 20 ㎑ 내지 1.5 ㎒의 주파수로 바이어스되고 (bias), WF6 및 플루오로카본들 및/또는 하이드로플루오로카본들은 에칭 동안 피처의 측벽들 상에 텅스텐-기반 폴리머 막을 형성하고, 그리고 텅스텐-기반 폴리머 막은 피처의 측벽들이 에칭 동안 노칭되지 않도록 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 사이에서 또는 실리콘 옥사이드와 폴리실리콘의 교번하는 층들 사이에서 균일한 에칭 레이트를 촉진한다.
특정한 실시 예들에서, 에칭 동안, WF6은 텅스텐-함유 단편들 (fragments) 및 불소 (fluorine)-함유 단편들로 해리될 (dissociate) 수도 있고, 텅스텐-함유 단편들은 불소-함유 단편들과 비교하여, 피처의 상단 근방에 상대적으로 보다 집중된 채로 남아 있고, 그리고 불소-함유 단편들은 텅스텐-함유 단편들과 비교하여, 피처 내로 보다 깊게 침투한다 (penetrate). 일부 이러한 실시 예들에서, 텅스텐-기반 폴리머 막은, 피처의 상단 근방의 텅스텐-기반 폴리머 막이 피처의 하단 근방의 텅스텐-기반 폴리머 막과 비교하여, 보다 큰 비율의 텅스텐을 갖도록, 피처의 측벽들을 따라 불균일한 조성을 갖는다.
일부 경우들에서, 특정한 조건들이 프로세싱 동안 사용될 수도 있다. 예를 들어, 플라즈마는 약 20 ㎒ 내지 100 ㎒의 여기 (excitation) 주파수 및 약 6.3 ㎾ 이하의 RF 전력에서 생성될 수도 있다. 이들 또는 다른 경우들에서, 산화제는 O2일 수도 있고, O2의 플로우 레이트는 약 20 내지 150 sccm일 수도 있다. 이들 또는 다른 경우들에서, 플라즈마 생성 가스는 SF6를 더 포함할 수도 있고, SF6의 플로우 레이트는 약 1 내지 20 sccm일 수도 있다. 이들 또는 다른 경우들에서, 플라즈마 생성 가스는 Kr을 더 포함할 수도 있고, Kr의 플로우 레이트는 약 30 내지 120 sccm일 수도 있다. 이들 또는 다른 경우들에서, 플라즈마 생성 가스는 NF3를 더 포함할 수도 있고, NF3의 플로우 레이트는 약 30 sccm 이하일 수도 있다. 이들 또는 다른 경우들에서, 플루오로카본들 또는 하이드로플루오로카본들은 C4F8, C3F8, C4F6, 및 CH2F2 중 하나 이상을 포함할 수도 있고, 그리고 플루오로카본들 및 하이드로플루오로카본들의 총 플로우 레이트는 약 30 내지 240 sccm일 수도 있다. 이들 또는 다른 경우들에서, 기판 지지부는 기판을 에칭하는 동안 약 20 내지 80 ℃의 온도로 유지될 수도 있다. 이들 또는 다른 경우들에서, 반응 챔버 내 압력은 기판을 에칭하는 동안 약 10 내지 80 mTorr로 유지될 수도 있다. 이들 또는 다른 경우들에서, 피처는 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 내로 에칭될 수도 있다. 이들 또는 다른 경우들에서, WF6의 플로우 레이트는 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 10 ％일 수도 있다. 이들 또는 다른 경우들에서, WF6의 플로우 레이트는 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 1 ％일 수도 있다. 이들 또는 다른 경우들에서, WF6의 플로우 레이트는 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 0.5 ％일 수도 있다. 이들 또는 다른 경우들에서, 기판은 약 300 ㎑ 내지 600 ㎑의 RF 주파수로 바이어스될 수도 있다. 예를 들어, 기판은 약 400 ㎑의 RF 주파수로 바이어스될 수도 있다. 이들 또는 다른 경우들에서, 텅스텐-기반 폴리머 막은 실리콘 옥사이드 층들 상에 제 1 두께로 그리고 실리콘 나이트라이드 또는 폴리실리콘 층들 상에 제 2 두께로 형성되고, 제 1 두께 및 제 2 두께는 상이할 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판 상에 3D NAND 구조체를 제조하는 동안 유전체 재료를 포함하는 스택에 피처를 에칭하기 위한 장치가 제공되고, 장치는, 내부에 기판 지지부를 갖는 반응 챔버; 용량 커플링 플라즈마 생성기; 반응 챔버로 재료를 도입하기 위한 유입구; 반응 챔버로부터 재료를 제거하기 위한 유출구; 및 본 명세서에 기술된 임의의 방법들을 유발하도록 구성된 제어기를 포함한다.
예를 들어, 개시된 실시 예들의 특정한 양태에서, 기판 상에 3D NAND 구조체를 제조하는 동안 유전체 재료를 포함하는 스택에 피처를 에칭하기 위한 장치가 제공되고, 장치는, 내부에 기판 지지부를 갖는 반응 챔버; 용량 커플링 플라즈마 생성기; 반응 챔버로 재료를 도입하기 위한 유입구; 반응 챔버로부터 재료를 제거하기 위한 유출구; 및 제어기를 포함하고, 상기 제어기는, 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계로서, 기판은 스택 및 스택의 상단 상에 패터닝된 마스크 층을 포함하고, 스택은 (a) 실리콘 옥사이드 (silicon oxide) 와 실리콘 나이트라이드 (silicon nitride) 의 교번하는 층들, 또는 (b) 실리콘 옥사이드와 폴리실리콘 (polysilicon) 의 교번하는 층들을 포함하는, 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계, WF6, 하나 이상의 플루오로카본들 (fluorocarbons) 및/또는 하이드로플루오로카본들 (hydrofluorocarbons), 및 하나 이상의 산화제들 (oxidants) 을 포함하는 플라즈마 생성 가스로부터 플라즈마를 생성하는 단계로서, WF6의 플로우 레이트는 약 0.1 내지 10 sccm인, 플라즈마 생성 단계, 약 500 W 내지 20 ㎾의 RF 전력 레벨에서 약 20 ㎑ 내지 1.5 ㎒의 주파수로 기판을 바이어스하는 (bias) 단계, 기판 상의 스택에 피처를 에칭하도록 기판을 반응 챔버 내의 플라즈마에 노출시키는 단계를 유발하도록 구성되고, WF6 및 플루오로카본들 및/또는 하이드로플루오로카본들은 에칭 동안 피처의 측벽들 상에 텅스텐-기반 폴리머 막을 형성하고, 그리고 텅스텐-기반 폴리머 막은 피처의 측벽들이 에칭 동안 노칭되지 않도록 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 사이에서 또는 실리콘 옥사이드와 폴리실리콘의 교번하는 층들 사이에서 균일한 에칭 레이트를 촉진한다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1은 상부에 교번하는 재료들의 스택을 갖는 기판을 도시한다.
도 2는 상당한 측벽 노칭을 발생시키는 에칭 프로세스 후의 도 1의 기판을 도시한다.
도 3은 본 명세서의 실시 예에 따른 에칭 프로세스 후의 도 1의 기판을 도시한다.
도 4는 본 명세서의 다양한 실시 예들에 따른 에칭 방법을 기술하는 플로우 차트이다.
도 5a 내지 도 5c는 특정한 실시 예들에 따라 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 1 및 도 2는 고 종횡비 (high aspect ratio) 피처 (102) 가 제 1 재료 (104) 및 제 2 재료 (105) 의 교번하는 층들을 포함하는 스택 (103) 내로 에칭될 때 부분적으로 제조된 3D NAND 구조체를 포함하는 기판 (101) 을 예시한다. 도 1은 에칭 전의 구조체를 도시하고, 도 2는 고 종횡비 피처 (102) 가 에칭된 후의 구조체를 도시한다. 일 예에서, 제 1 재료는 실리콘 옥사이드 (silicon oxide) 이고 제 2 재료는 실리콘 나이트라이드 (silicon nitride) 이다. 또 다른 예에서, 제 1 재료는 실리콘 옥사이드이고 제 2 재료는 폴리실리콘 (polysilicon) 이다. 교번하는 층들은 재료들의 쌍들을 형성한다. 명확성을 위해, 도 1 및 도 2는 재료들의 몇 쌍들만을 에칭 쓰루하는 피처를 도시하지만, 그러나, 에칭 동작은 통상적으로 재료들의 보다 많은 쌍들을 통해 에칭된다는 것이 이해된다. 일부 경우들에서, 재료들의 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 75일 수도 있다. 스택 (103) 의 층 각각은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 스택 (103) 위에는 마스크 층 (106) 이 있다. 마스크 층 (106) 은 고 종횡비 피처들 (102) 이 에칭되는 위치들에서 개구부들을 사용하여 패터닝된다. 예시적인 마스크 재료들은 비정질 (amorphous) 탄소, 폴리실리콘, 및 다른 공통 마스크 재료들을 포함하지만 이에 제한되지 않는다. 마스크 층은 에칭 전에 약 1 내지 2.5 ㎛ 두께일 수도 있다. 스택 (103) 내로 에칭된 고 종횡비 피처 (102) 는 약 3 내지 10 ㎛, 예를 들어 약 5 내지 10 ㎛의 깊이를 가질 수도 있다. 고 종횡비 피처 (102) 는 약 50 내지 150 ㎚, 예를 들어 약 60 내지 110 ㎚의 폭/직경을 가질 수도 있다. 일부 경우들에서 피처의 폭은 약 100 ㎚ 이하일 수도 있다. 인접 피처들 사이의 피치는 약 100 내지 200 ㎚, 예를 들어 약 120 내지 170 ㎚일 수도 있다.
도 1에 도시된 기판 (101) 은 에칭을 위한 반도체 프로세싱 장치에 제공된다. 적절한 장치가 이하에 기술된다. 기판 (101) 이 프로세싱 장치에 도입된 후, 플라즈마가 프로세싱 장치 내에서 생성되고 기판 (101) 이 플라즈마에 노출된다. 일정 시간 후, 플라즈마에 대한 이 노출은 마스크 층 (106) 에 의해 보호되지 않는 영역들에서 기판 (101) 상의 에칭을 유발하여, 도 2에 도시된 바와 같이, 고 종횡비 피처 (102) 를 형성한다. 마스크 층 (106) 이 에칭 화학 물질에 내성이 있지만, 통상적으로 에칭 프로세스 동안 약간의 부식을 경험한다. 이와 같이, 도 2에 도시된 마스크 층 (106) 은 도 1에 도시된 마스크 층 (106) 보다 보다 얇다. 스택 (103) 이 에칭될 때, 패시베이션 층 (107) 이 고 종횡비 피처 (102) 의 측벽들 상에 형성된다. 패시베이션 층 (107) 은 에칭 화학 물질로부터의 하나 이상의 재료들과 결합된 스택 (103) 의 재료들로부터 형성되는 혼합된 층이다. 이와 같이, 패시베이션 층 (107) 의 조성은 패시베이션 층이 형성되는 층의 조성에 종속될 수도 있다. 예를 들어, 실리콘 옥사이드 층의 측벽들 상에 형성되는 패시베이션 층 (107) 의 일부는 통상적으로 적어도 실리콘, 산소 및 탄소를 포함하는 조성을 가질 것이지만, 실리콘 나이트라이드 층의 측벽들 상에 형성되는 패시베이션 층 (107) 의 일부는 통상적으로 적어도 실리콘, 질소, 및 탄소를 포함하는 조성을 가질 것이다. 유사하게, 폴리실리콘 층의 측벽들 상에 형성되는 패시베이션 층 (107) 의 일부는 통상적으로 적어도 실리콘 및 탄소를 포함하는 조성을 가질 것이다. 많은 경우들에서 패시베이션 층은 폴리머성 (polymeric) 일 수도 있는 플루오로카본 (fluorocarbon) 막이다.
도 2는 상대적으로 컨포멀하고 (conformal) 균일하게 증착된 패시베이션 층 (107) 을 도시하지만, 그렇지 않을 수도 있다. 일부 경우들에서, 패시베이션 층 (107) 은 고 종횡비 피처 (102) 의 상단 근방에 집중되어, 피처의 하단 근방에 패시베이션 층 (107) 이 거의 없거나 전혀 없을 수도 있다. 일부 경우들에서, 패시베이션 층 (107) 은 이하에 더 논의된 바와 같이, 제 1 재료 (104) 의 층들과 제 2 재료 (105) 의 층들 사이에 고르지 않게 (unevenly) 형성될 수도 있다.
도 2에 도시된 바와 같이, 교번하는 층들의 스택들을 에칭할 때 발생할 수 있는 일 문제는 2 개의 상이한 층들 사이의 고르지 않은 (uneven) 에칭 레이트이다. 종종, 실리콘 옥사이드 재료는 실리콘 나이트라이드 또는 폴리실리콘 재료들보다 보다 빠르게 수직으로 에칭될 것이다. 옥사이드 재료의 이 높은 수직 에칭 레이트는 옥사이드 층들의 상대적으로 적은 수평 에칭을 발생시킨다. 대조적으로, 나이트라이드 층들은 보다 느리게 수직으로 에칭되고, 보다 큰 정도로 수평으로 에칭된다. 이들 미스매칭된 (mismatch) 에칭 레이트들의 결과로서, 실리콘 나이트라이드 재료들 (또는 폴리실리콘 재료들) 의 측벽들은 오버-에칭되는 (over-etch) 영역들을 형성할 수 있고, 이에 따라 노칭된 측벽을 발생시킨다. 도 2의 예에서, 제 1 재료 (104) (예를 들어, 실리콘 옥사이드) 의 층들은 제 2 재료 (105) (예를 들어, 실리콘 나이트라이드 또는 폴리실리콘) 의 층들보다 보다 적은 정도로 수평으로 에칭된다. 시간이 흐름에 따라, 도 2에 도시된 바와 같이, 이 고르지 않은 에칭의 결과는 노칭된 측벽이다. 이 노칭 (notching) 은 바람직하지 않다. 도 2에는 도시되지 않지만, 노칭은 상당한 이온 산란 (scatter) 을 유발할 수 있고, 이는 큰 보우 (bow) (예를 들어, 피처의 중간 부분이 피처의 상단과 비교하여 오버-에칭됨) 의 형성을 야기할 수 있다. 노칭은 또한 스택의 재료들의 유전체 특성들에 유해한 영향을 줄 수 있다.
도 2는 수직 측벽을 갖는 스택 (103) 의 층 각각을 도시하지만, 항상 그런 것은 아니다. 다양한 구현 예들에서, 수평으로 오버-에칭된 재료 층들 (예를 들어, 옥사이드-나이트라이드 스택의 실리콘 나이트라이드, 또는 옥사이드-폴리실리콘 스택의 폴리실리콘) 은 층의 상단 부분 근방에서 가장 상당하게 (significantly) 오버-에칭되고, 재료의 다른 층 바로 (immediately) 아래에 언더컷 (undercut) 을 형성한다. 오버-에칭된 층들의 하단 부분은 보다 적은 정도로 오버-에칭될 수도 있고, 또는 전혀 오버-에칭되지 않을 수도 있다. 따라서, 오버-에칭된 층들의 측벽들은 기울어지거나 (slant), 커브되거나 (curve), 그렇지 않으면 수직이 아닐 수도 있다.
이론 또는 작용 메커니즘에 얽매이지 않고, 측벽 노칭은 스택 (103) 의 상이한 재료들 상의 패시베이션 층 (107) 의 고르지 않은 형성에 의해 유발될 수도 있다고 여겨진다. 예를 들어, 패시베이션 층 (107) 은 제 2 재료 (105) (예를 들어, 실리콘 나이트라이드 또는 폴리실리콘) 의 층들의 측벽들과 비교하여, 제 1 재료 (104) (예를 들어, 실리콘 옥사이드) 의 층들의 측벽들 상에 보다 큰 두께로 형성될 수도 있다. 보다 두꺼운 패시베이션 층들 (107) 은 측 방향 에칭에 대해 보다 큰 보호를 제공하고, 따라서, 제 1 재료의 층들은 상부에 보다 얇은 패시베이션 층 (107) 을 갖는 제 2 재료의 층들보다 보다 적은 정도로 측 방향으로 에칭된다.
대안적으로 또는 부가적으로, 측벽 노칭은 2 개의 상이한 재료들의 고르지 않은 에칭 레이트에 의해 유발될 수도 있다. 일부 경우들에서, 이는 특히 제 1 레이트로 에칭하는 위에 놓인 층과 상이한 레이트로 에칭하는 아래에 놓인 층 사이의 교차점들 (intersections) 에서 코너들의 형성을 유발할 수도 있다. 이들 코너들은 특히 오버-에칭된 층들의 상단 영역에서 언더컷의 형성을 유발할 수도 있는, 상당한 이온 충격에 노출된다.
측벽 노칭은 또한 2 개의 상이한 타입들의 층들 간의 응력의 차에 의해 유발될 수도 있다. 원인 또는 원인들과 무관하게, 측벽 노칭이 발생한다는 것이 분명하다.
측벽 노칭을 감소시키기 위해 특정한 기법들이 개발되었다. 종종, 이들 기법들은 에칭 화학 물질의 조성을 튜닝하는 (tune) 것을 포함한다. 보다 구체적으로, 에칭 화학 물질은 기판을 에칭하는 플라즈마에서 질소-함유 종, 산소-함유 종, 탄소-함유 종, 및 불소 (fluorine)-함유 종의 비들을 제어함으로써 튜닝되었다. 그러나, 이들 기법들은 통상적으로 에칭된 피처의 프로파일과 관련된 트레이드 오프들 (tradeoffs) 을 도입한다. 예를 들어, 이러한 기법들은 (예를 들어, 피처의 중간 부분이 피처의 상단과 비교하여 오버-에칭되는) 보우의 형성, 감소된 선택도, 증가된 캡핑 (cap), 또는 감소된 에칭 레이트를 발생시킬 수도 있다. 이들 결과들은 모두 바람직하지 않다.
에칭 화학 물질에 텅스텐 헥사플루오라이드 (hexafluoride) (WF6) 의 포함은 보우, 선택도, 캡핑, 또는 에칭 레이트와 관련된 트레이드 오프들의 도입 없이 측벽 노칭을 제거하거나 실질적으로 감소시킨다는 것이 발견되었다. 결과는 에칭된 피처 상의 훨씬 보다 평활한 (smooth) 측벽이다. 이 결과는 매우 바람직하다.
이론 또는 작용 메커니즘에 얽매이지 않고, WF6는 제 1 재료 (예를 들어, 실리콘 옥사이드) 와 제 2 재료 (예를 들어, 실리콘 나이트라이드 또는 폴리실리콘) 사이에 보다 동일한 수직 에칭 레이트 및/또는 수평 에칭 레이트를 발생시킬 수 있다고 여겨진다. 예를 들어, WF6는 제 1 재료의 수직 에칭 레이트를 감소시킬 수도 있고 (예를 들어, 이에 따라 제 1 재료의 수평 에칭 레이트를 상승시킬 수도 있고) 그리고/또는 제 2 재료의 수직 에칭 레이트를 상승시킬 수도 있다 (예를 들어, 이에 따라 제 2 재료의 수평 에칭 레이트를 감소시킬 수도 있다). 대안적으로 또는 부가적으로, WF6는 제 1 재료 (예를 들어, 실리콘 옥사이드) 의 측벽들 상의 패시베이팅 층의 형성 레이트를 감소시킬 수도 있고 그리고/또는 제 2 재료 (예를 들어, 실리콘 나이트라이드 또는 폴리실리콘) 의 측벽들 상의 패시베이팅 층의 형성 레이트를 상승시킬 수도 있다. 대안적으로 또는 부가적으로, WF6는 2 개의 상이한 종류의 층들 사이의 막 응력 또는 다른 특성들의 차이들과 싸울 수도 있다.
WF6는 플라즈마 내의 과잉 F*의 결과로서 제 1 재료와 제 2 재료 사이에 보다 고른 에칭 레이트들을 발생시킬 수도 있다. 대안적으로 또는 부가적으로, WF6는 도 2의 패시베이션 층 (107) 과 유사하게, 텅스텐-기반 (예를 들어, 일부 경우들에서 텅스텐 옥사이드-기반) 측벽 폴리머 막을 생성할 수도 있다. 텅스텐-기반 측벽 폴리머 막은 다양한 층들의 측벽들 위에 평활하게 증착될 수도 있고, 이에 따라 임의의 노칭이 형성되는 것을 방지한다.
WF6는 일반적으로 텅스텐-기반 막을 증착하는데 사용된다. 그러나, WF6는 에칭 화학 물질의 일부로서 일반적으로 사용되지 않는다. 에칭 화학 물질에 WF6의 첨가와 관련하여 관찰된 측벽 노칭의 개선은 예상치 못한 것이다.
도 3은 본 명세서의 실시 예에 따른 에칭 프로세스 후의 도 1의 기판 (101) 을 도시한다. 이 경우, 에칭 화학 물질은 WF6를 포함한다. 그 결과, 제 1 재료 (104) 및 제 2 재료 (105) 는 균일한 레이트로 에칭되고, 발생되는 측벽은 평활하다. 패시베이팅 층 (107) 은 도 3에서 컨포멀하고 균일한 것으로 도시된다. 그러나 항상 그런 것은 아니다. 패시베이팅 층 (107) 은 불균일한 두께 및/또는 조성을 가질 수도 있다. 예를 들어, 피처의 상단 근방에서 상대적으로 보다 두껍고 피처의 하단 근방에서 상대적으로 보다 얇거나 존재하지 않을 수도 있다 (또는 그 반대도 마찬가지임). 일 경우에서, 패시베이팅 층 (107) 은 피처의 상단 근방에서 상대적으로 보다 많은 텅스텐을 갖고 피처의 하단 근방에서 상대적으로 보다 적은 텅스텐을 갖는 조성을 가질 수도 있다 (또는 그 반대도 마찬가지임). 이들 또는 다른 경우들에서, 패시베이팅 층 (107) 은 피처의 상단에서 상대적으로 보다 적은 탄소를 갖고 피처의 하단에서 상대적으로 보다 많은 탄소를 갖는 조성을 가질 수도 있다 (또는 그 반대도 마찬가지임). 특정한 실시 예에서, 패시베이팅 층 (107) 은 2 개의 패시베이팅 층들을 포함할 수도 있고, 이들 중 하나는 텅스텐-기반이고 또 다른 하나는 탄소-기반이다. 2 개의 패시베이팅 층들은 (예를 들어, 별개의 층들로서 또는 혼합된 층으로서) 서로 오버랩할 수도 있고 그리고/또는 (예를 들어, 탄소-기반 패시베이팅 층과 비교하여, 피처의 상단 또는 피처의 하단에 보다 가까운 텅스텐-기반 패시베이팅 층으로) 피처 내 상이한 수직 위치들에서 형성될 수도 있다. 도 2와 관련하여 상기 언급된 바와 같이, 패시베이팅 층 (107) 의 조성은 또한 패시베이팅 층이 형성되는 층의 조성에 종속될 수도 있다.
일 특정한 실시 예에서, 패시베이팅 층 내의 텅스텐은 피처의 하단과 비교하여 피처의 상단을 향해 집중될 수도 있다. 즉, WF6로부터의 대부분의 텅스텐은 피처의 상단 근방에 머무른다 (stay). 이는 일부 경우들에서 마스크 층을 보존하는 것을 도울 수도 있다. 피처의 상단 근방의 텅스텐의 농도는 텅스텐 및 텅스텐-함유 종의 높은 부착 계수 (sticking coefficient) 의 결과일 수도 있다. 이들 높은 부착 계수 종이 측벽과 콘택트할 때, 피처 내로 더 아래로 이동하기 위해 튀어오르는 (bounce) 대신 "부착"할 가능성이 매우 높다. WF6로부터의 불소는 훨씬 보다 낮은 부착 계수를 갖고, 피처의 하단으로 보다 쉽게 침투할 (penetrate) 수 있고, 이는 상승된 에칭 레이트에 기여한다. 이들 인자들 (예를 들어, 피처의 상단 근방에 머무르는 텅스텐-함유 종 및 스택을 더 에칭하기 위해 피처의 하단으로 이동하는 불소-함유 종) 모두는 에칭 선택도가 바람직하게 높게 유지된다는 것을 보장한다.
도 4는 본 명세서의 다양한 실시 예들에 따른 유전체 재료를 함유하는 스택에 피처를 에칭하는 방법을 기술하는 플로우 차트를 도시한다. 방법은 기판이 반응 챔버에 제공되는 동작 (401) 으로 시작된다. 기판은 예를 들어, 도 1과 관련하여 기술된 기판일 수도 있다. 다음에, 동작 (403) 에서, 플라즈마가 플라즈마 생성 가스로부터 생성된다. 플라즈마 생성 가스는 적어도 WF6를 포함한다. 플라즈마 생성 가스는 또한 스택에 재료들을 에칭하기 위해 적절한 에칭 화학 물질을 포함한다. 다양한 예들에서, 에칭 화학 물질은 예를 들어, 하나 이상의 산소-함유 종, 하나 이상의 탄소-함유 종, 및 하나 이상의 불소-함유 종을 포함한다. 에칭 화학 물질에서 일반적으로 사용되는 예시적인 재료들은, 이에 제한되는 것은 아니지만, C3F8, C4F8, C4F6, CH2F2, CH3F, CHF3, C5F8, C6F6, 등과 같은 플루오로카본들 (fluorocarbons) 및 하이드로플루오로카본들 (hydrofluorocarbons), O2, O3, CO, CO2, COS 등과 같은 산화제들 (oxidants), 및 NF3을 포함한다. 불활성 종은 또한 플라즈마 생성 가스에 제공될 수도 있다.
플라즈마 생성 가스에서 WF6의 플로우 레이트는 적어도 약 0.1 sccm, 또는 적어도 약 0.2 sccm, 또는 적어도 약 0.5 sccm, 또는 적어도 약 1 sccm일 수도 있다. 이들 또는 다른 경우들에서, WF6의 플로우 레이트는 약 20 sccm 이하, 예를 들어 약 10 sccm 이하, 또는 약 5 sccm 이하, 또는 약 2 sccm 이하, 또는 약 1 sccm 이하, 또는 약 0.5 sccm 이하일 수도 있다. 특정한 실시 예에서, WF6의 플로우 레이트는 약 0.1 내지 10 sccm일 수도 있다. 플라즈마 생성 가스의 전체 플로우 레이트는 적어도 약 1 sccm, 적어도 약 10 sccm, 적어도 약 50 sccm, 또는 적어도 약 80 sccm일 수도 있다. 이들 또는 다른 경우들에서, 플라즈마 생성 가스의 전체 플로우 레이트는 약 600 sccm 이하, 또는 약 500 sccm 이하, 또는 약 300 sccm 이하, 또는 약 200 sccm 이하, 또는 약 100 sccm 이하, 또는 약 50 sccm 이하일 수도 있다. 일부 경우들에서, 하나 이상의 플루오로카본 소스들은 예를 들어 목표된 비의 탄소 및 불소를 제공하도록 (반응 챔버로의 전달 전 또는 후에) 혼합될 수도 있다. 일부 예들에서, C4F8 및/또는 C3F8 및/또는 C4F6의 플로우 레이트는 약 20 내지 120 sccm일 수도 있다. 이들 또는 다른 예들에서, CH2F2의 플로우 레이트는 약 10 내지 120 sccm일 수도 있다. 다양한 실시 예들에서, 플루오로카본들 및 하이드로플루오로카본들의 총 플로우 레이트는 약 30 내지 240 sccm일 수도 있다. 이들 또는 다른 예들에서, NF3의 플로우 레이트는 약 0 내지 30 sccm일 수도 있다. 이들 또는 다른 예들에서, O2의 플로우 레이트는 약 20 내지 150 sccm일 수도 있다. 이들 또는 다른 예들에서, SF6의 플로우 레이트는 약 1 내지 20 sccm일 수도 있다. 이들 또는 다른 예들에서, Kr의 플로우 레이트는 약 30 내지 120 sccm일 수도 있다. 다양한 경우들에서, WF6는 적어도 약 0.02 ％, 또는 적어도 약 0.05 ％, 또는 적어도 약 0.1 ％, 또는 적어도 약 0.5 ％, 또는 적어도 약 1 ％, 또는 적어도 약 3 ％의 플라즈마 생성 가스의 체적 플로우 레이트를 나타낼 수도 있다. 이들 또는 다른 경우들에서, WF6는 약 10 ％ 이하, 또는 약 5 ％ 이하, 또는 약 1 ％ 이하, 또는 약 0.5 ％ 이하의 플라즈마 생성 가스의 체적 플로우 레이트를 나타낼 수도 있다.
다양한 경우들에서, 플라즈마를 생성하기 위해 다음의 조건들이 사용될 수도 있다. 플라즈마는 용량 커플링 (capacitively coupled) 플라즈마일 수도 있다. 플라즈마는 300 ㎜ 기판 당 약 0 W 내지 6.3 ㎾의 전력 레벨에서 약 13 내지 169 ㎒, 예를 들어 약 20 내지 100 ㎒ (예를 들어, 특정한 경우에서 60 ㎒) 의 여기 (excitation) 주파수로 생성될 수도 있다. 다양한 경우들에서, 플라즈마를 생성하도록 사용된 전력 레벨은, 예를 들어, 300 ㎜ 기판 당 약 5 ㎾ 이상, 또는 약 6 ㎾ 이상으로 특히 높을 수도 있다. 예를 들어, 고 수직 에칭 레이트를 촉진하기 위해 상대적으로 고 바이어스 (bias) 가 기판에 인가될 수도 있다. 바이어스는 300 ㎜ 기판 당 약 500 W 내지 20 ㎾, 또는 300 ㎜ 기판 당 약 2 내지 10 ㎾인 전력 레벨에서, 약 20 ㎑ 내지 1.5 ㎒, 또는 약 200 ㎑ 내지 1.5 ㎒, 또는 약 300 ㎑ 내지 600 ㎑ (예를 들어, 특정한 경우에 약 400 ㎑) 의 주파수로 기판에 인가될 수도 있다. 특정한 실시 예에서, 기판은 약 500 W 내지 20 ㎾의 전력 레벨에서 400 ㎑로 바이어스된다. 반응 챔버 내 압력은 적어도 약 10 mTorr 또는 적어도 약 30 mTorr일 수도 있다. 이들 또는 다른 경우들에서, 반응 챔버 내 압력은 약 500 mTorr 이하, 예를 들어 100 mTorr 이하, 또는 약 80 mTorr 이하, 또는 약 30 mTorr 이하일 수도 있다. 일부 경우들에서, 압력은 에칭 동안 상대적으로 낮게 유지될 수도 있지만 (예를 들어, 10 내지 80 mTorr), 반응 챔버의 내부 벽들을 세정하기 위한 세정 동작을 위해 보다 높은 압력 (예를 들어, 100 내지 500 mTorr, 또는 300 내지 500 mTorr, 또는 400 내지 500 mTorr) 으로 상승될 수도 있다. 기판이 제공되는 기판 지지부는 (예를 들어, 가열 및/또는 냉각을 통해) 약 -80 ℃ 내지 130 ℃의 온도로 유지될 수도 있다. 일부 경우들에서, 기판 지지부는 적어도 약 -80 ℃, 또는 적어도 약 -50 ℃, 또는 적어도 약 -20 ℃, 또는 적어도 약 0 ℃, 또는 적어도 약 20 ℃, 또는 적어도 약 50 ℃, 또는 적어도 약 70 ℃의 온도로 유지된다. 이들 또는 다른 경우들에서, 기판 지지부는 약 130 ℃ 이하, 또는 약 120 ℃ 이하, 또는 약 100 ℃ 이하, 또는 약 80 ℃ 이하, 또는 약 50 ℃ 이하, 또는 약 20 ℃ 이하, 또는 약 0 ℃ 이하, 또는 약 -20 ℃ 이하, 또는 약 -50 ℃ 이하의 온도로 유지될 수도 있다. 특정한 경우에서, 기판 지지부는 약 20 내지 80 ℃의 온도로 유지될 수도 있다. 이들 온도들은 기판이 플라즈마에 노출되는 동안 기판 지지부의 제어된 온도와 관련될 수도 있다.
일정 시간 후, 피처가 스택에 형성되기 시작한다. 피처가 최종 에칭 깊이에 도달한 후, 도 3에 도시된 바와 같이, 기판은 동작 (405) 에서 반응 챔버로부터 제거된다. 종래의 접근법들과 비교하여, 도 4와 관련하여 기술된 방법은 노칭이 상대적으로 보다 적은 (또는 없는) 깊은 피처들을 형성할 수 있다. 플라즈마 생성 가스에 WF6의 포함은 적절한 플로우 레이트로 그리고 적절한 플라즈마 조건들 하에서 제공될 때, 측벽 노칭을 실질적으로 감소시키거나 제거한다. 유리하게, 이 측벽 노칭의 감소는 피처 보우, 선택도, 캡핑, 또는 에칭 레이트면에서 트레이드 오프들을 도입하지 않는다.
장치
본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 본 실시 예들에 따른 프로세스 동작들을 달성하기 위한 하드웨어 및 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시 예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
도 5a 내지 도 5c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 용량 커플링 한정된 RF 플라즈마 반응기 (500) 의 실시 예를 예시한다. 도시된 바와 같이, 진공 챔버 (502) 는 하부 전극 (506) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (504) 을 포함한다. 챔버 (502) 의 상부 부분에서 상부 전극 (508) 은 하부 전극 (506) 으로부터 수직으로 이격된다. 상부 전극 (508) 및 하부 전극 (506) 의 평면 표면들은 실질적으로 평행하고 전극들 사이의 수직 방향에 직교한다 (orthogonal). 바람직하게 상부 전극 (508) 및 하부 전극 (506) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (508) 의 하부 표면은 하부 전극 (506) 의 상부 표면과 대면한다. 이격된 대면 전극 표면들은 그 사이에 조정 가능한 갭 (510) 을 규정한다. 동작 동안, 하부 전극 (506) 은 RF 전력 공급부 (매칭부) (520) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (522), RF 스트랩 (524) 및 RF 전력 부재 (526) 를 통해 하부 전극 (506) 에 공급된다. 접지 차폐부 (536) 는 하부 전극 (506) 에 보다 균일한 RF 필드를 제공하도록 RF 전력 부재 (526) 를 둘러쌀 수도 있다. 전체 내용이 본 명세서에 참조로서 인용된, 공동 소유 미국 특허 번호 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (582) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (506) 상의 갭 (510) 내에 지지되고, 프로세스 가스는 갭 (510) 으로 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (508) 은 전력 공급되거나 접지될 수 있다.
도 5a 내지 도 5c에 도시된 실시 예에서, 하부 전극 (506) 은 하부 전극 지지 플레이트 (516) 상에 지지된다. 하부 전극 (506) 과 하부 전극 지지 플레이트 (516) 사이에 개재된 절연체 링 (514) 은 지지 플레이트 (516) 로부터 하부 전극 (506) 을 절연한다.
RF 바이어스 하우징 (530) 은 RF 바이어스 하우징 보울 (532) 상의 하부 전극 (506) 을 지지한다. 보울 (532) 은 RF 바이어스 하우징 (530) 의 암 (arm) (534) 에 의해 챔버 벽 플레이트 (518) 내의 개구부를 통해 도관 지지 플레이트 (538) 에 연결된다. 바람직한 실시 예에서, RF 바이어스 하우징 보울 (532) 및 RF 바이어스 하우징 암 (534) 은 일 컴포넌트로서 일체로 형성되지만, 암 (534) 및 보울 (532) 은 또한 함께 볼트 결합되거나 (bolt) 접합된 (join) 2 개의 별개의 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (534) 은 RF 전력 및 설비들, 예컨대 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어 위한 케이블들, 전기적 모니터링 및 작동 (actuating) 신호들을 하부 전극 (506) 의 후면 상의 공간에서 진공 챔버 (502) 외부로부터 진공 챔버 (502) 내부로 통과시키기 위한 하나 이상의 중공형 (hollow) 통로들을 포함한다. RF 공급 도관 (522) 은 RF 바이어스 하우징 암 (534) 으로부터 절연되고, RF 바이어스 하우징 암 (534) 은 RF 전력 공급부 (520) 로의 RF 전력에 대한 리턴 경로 (return path) 를 제공한다. 설비들 도관 (540) 은 설비 컴포넌트들을 위한 통로를 제공한다. 미국 특허 번호 제 5,948,704 호 및 제 7,732,728 호에 기술된 설비 컴포넌트들의 추가 상세들은 기술의 간략함을 위해 본 명세서에 도시되지 않았다. 갭 (510) 은 바람직하게 한정 (confinement) 링 어셈블리 또는 슈라우드 (shroud) (미도시) 에 의해 둘러싸이고, 그 상세들은 본 명세서에 참조로서 인용된 공동 소유 공개된 미국 특허 번호 제 7,740,736 호에서 찾을 수 있다. 진공 챔버 (502) 의 내부는 진공 포털 (580) 을 통해 진공 펌프에 연결함으로써 저압으로 유지된다.
도관 지지 플레이트 (538) 는 작동 메커니즘 (542) 에 부착된다. 작동 메커니즘의 상세들은 상기에 인용된 공동 소유 미국 특허 번호 제 7,732,728 호에 기술된다. 서보 (servo) 기계 모터, 스텝퍼 (stepper) 모터 등과 같은 작동 메커니즘 (542) 은 예를 들어, 볼 스크루 (ball screw) 및 볼 스크루를 회전시키기 위한 모터와 같은 스크루 기어 (546) 에 의해 수직 선형 베어링 (544) 에 부착된다. 갭 (510) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (542) 은 수직 선형 베어링 (544) 을 따라 이동한다. 도 5a는 작동 메커니즘 (542) 이 작은 갭 (510a) 을 발생시키는 선형 베어링 (544) 상의 높은 포지션에 있을 때의 배치를 예시한다. 도 5b는 작동 메커니즘 (542) 이 선형 베어링 (544) 상의 중간 포지션에 있을 때의 배치를 예시한다. 도시된 바와 같이, 하부 전극 (506), RF 바이어스 하우징 (530), 도관 지지 플레이트 (538), RF 전력 공급부 (520) 는 모두 챔버 하우징 (504) 및 상부 전극 (508) 에 대해 하부로 이동하여, 중간 사이즈의 갭 (510b) 을 발생시킨다.
도 5c는 작동 메커니즘 (542) 이 선형 베어링 상의 낮은 포지션에 있을 때의 큰 갭 (510c) 을 예시한다. 바람직하게, 상부 전극 (508) 및 하부 전극 (506) 은 갭 조정 동안 동축으로 유지되고 갭에 걸친 상부 전극 및 하부 전극의 대면 표면들은 평행하게 유지된다.
이 실시 예는 예를 들어, 300 ㎜ 웨이퍼들 또는 평판 디스플레이들과 같은 큰 직경의 기판에 걸쳐 균일한 에칭을 유지하기 위해, 다단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (502) 내의 상부 전극 (508) 과 하부 전극 (506) 사이의 갭 (510) 으로 하여금 조정되게 한다. 특히, 이 챔버는 하부 전극 (506) 과 상부 전극 (508) 사이에 조정 가능한 갭을 제공하는데 필요한 선형 운동을 허용하는 기계적 배치에 속한다.
도 5a는 도관 지지 플레이트 (538) 에 대한 근위 (proximate) 단부에서 그리고 챔버 벽 플레이트 (518) 의 단차진 플랜지 (528) 에 대한 원위 (distal) 단부에서 시일링된 (seal) 측 방향으로 편향된 (deflect) 벨로우즈 (bellows) (550) 를 예시한다. 단차진 플랜지의 내경은 RF 바이어스 하우징 암 (534) 이 통과하는 챔버 벽 플레이트 (518) 내에 개구부 (512) 를 규정한다. 벨로우즈 (550) 의 원위 단부는 클램프 링 (552) 에 의해 클램핑된다.
측 방향으로 편향된 벨로우즈 (550) 는 RF 바이어스 하우징 (530), 도관 지지 플레이트 (538) 및 작동 메커니즘 (542) 의 수직 운동을 허용하는 동안 진공 시일 (seal) 을 제공한다. RF 바이어스 하우징 (530), 도관 지지 플레이트 (538) 및 작동 메커니즘 (542) 은 캔틸레버 (cantilever) 어셈블리로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (520) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (538) 에 부착될 수 있다. 도 5b는 캔틸레버 어셈블리가 중간 포지션에 있을 때 중립 포지션에 있는 벨로우즈 (550) 를 도시한다. 도 5c는 캔틸레버 어셈블리가 낮은 포지션에 있을 때 측 방향으로 편향된 벨로우즈 (550) 를 도시한다.
래버린스 (labyrinth) 시일 (548) 은 벨로우즈 (550) 와 플라즈마 프로세싱 챔버 하우징 (504) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (556) 는 이동식 차폐부 플레이트 (558) 가 캔틸레버 어셈블리의 수직 운동을 수용하기 위해 수직으로 이동하는 래버린스 홈 (560) (슬롯) 을 제공하도록 챔버 벽 플레이트 (518) 에서 챔버 하우징 (504) 의 내측 벽 내부에 움직이지 않게 부착된다. 이동식 차폐 플레이트 (558) 의 외측 부분은 하부 전극 (506) 의 모든 수직 포지션들에서 슬롯 내에 남아 있다.
도시된 실시 예에서, 래버린스 시일 (548) 은 래버린스 홈 (560) 을 규정하는 챔버 벽 플레이트 (518) 내의 개구부 (512) 의 주변부에서 챔버 벽 플레이트 (518) 의 내측 표면에 부착된 고정된 차폐부 (556) 를 포함한다. 이동식 차폐 플레이트 (558) 는 RF 바이어스 하우징 암 (534) 에 부착되고 암 (534) 으로부터 방사상으로 연장되고, 암 (534) 이 챔버 벽 플레이트 (518) 내의 개구부 (512) 를 통과한다. 이동식 차폐 플레이트 (558) 는 제 1 갭만큼 고정된 차폐부 (556) 로부터 이격되고 제 2 갭만큼 챔버 벽 플레이트 (518) 의 내부 표면으로부터 이격되는 동안 래버린스 홈 (560) 내로 연장되어 캔틸레버 어셈블리로 하여금 수직으로 이동하게 한다. 래버린스 시일 (548) 은 벨로우즈 (550) 로부터 쪼개진 (spall) 입자들의 마이그레이션 (migration) 이 진공 챔버 내부 (505) 로 들어가는 것을 차단하고, 프로세스 가스 플라즈마로부터 라디칼들이 후속하여 쪼개진 증착물들을 형성할 수 있는 벨로우즈 (550) 로 마이그레이션하는 것을 차단한다.
도 5a는 캔틸레버 어셈블리가 높은 포지션 (작은 갭 (510a)) 에 있을 때 RF 바이어스 하우징 암 (534) 위의 래버린스 홈 (560) 의 보다 높은 포지션에 있는 이동식 차폐 플레이트 (558) 를 도시한다. 도 5c는 캔틸레버 어셈블리가 낮은 포지션에 있을 때 (큰 갭 (510c)) RF 바이어스 하우징 암 (534) 위의 래버린스 홈 (560) 의 하부 포지션에 있는 이동식 차폐 플레이트 (558) 를 도시한다. 도 5b는 캔틸레버 어셈블리가 중간 포지션 (중간 갭 (510b)) 에 있을 때 래버린스 홈 (560) 내 중립 또는 중간 포지션의 이동식 차폐 플레이트 (558) 를 도시한다. 래버린스 시일 (548) 이 RF 바이어스 하우징 암 (534) 에 대해 대칭 (symmetrical) 으로 도시되지만, 다른 실시 예들에서 래버린스 시일 (548) 은 RF 바이어스 암 (534) 에 대해 비대칭일 수도 있다.
도 6은 진공 이송 모듈 (vacuum transfer module; VTM) (638) 과 인터페이싱하는 (interface) 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 기판들을 "이송"하기 위한 이송 모듈들의 배치는 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 로드 록 또는 이송 모듈로도 공지된 에어록 (630) 은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는, 4 개의 프로세싱 모듈들 (620a 내지 620d) 을 갖는 VTM (638) 에 도시된다. 예로서, 프로세싱 모듈들 (620a 내지 620d) 은 기판 에칭, 증착, 이온 주입 (implantation), 기판 세정, 스퍼터링 (sputter), 및/또는 다른 반도체 프로세스들뿐만 아니라 레이저 계측 (metrology) 및 다른 결함 검출 및 결함 식별 방법들을 수행하도록 구현될 수도 있다. 프로세싱 모듈들 중 하나 이상 (620a 내지 620d 중 어느 하나) 이 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하기 위해 구현될 수도 있다. 에어록 (630) 및 프로세스 모듈들 (620a 내지 620d) 은 "스테이션들" 로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (638) 에 인터페이싱하는 패싯 (facet) (636) 을 갖는다. 패싯들 각각 내부에서, 센서 1 내지 센서 18은 각각의 스테이션들 사이에서 이동될 때 기판 (626) 의 통과를 검출하도록 사용된다.
로봇 (622) 은 스테이션들 사이에서 기판들을 이송한다. 일 구현 예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현 예에서, 로봇은 2 개의 암들을 가질 수도 있고, 암 각각은 이송을 위해 기판들을 픽킹하기 (pick) 위한 엔드 이펙터 (624) 를 갖는다. 대기 이송 모듈 (atmospheric transfer module; ATM) (640) 의 프론트-엔드 로봇 (632) 은 카세트 또는 로드 포트 모듈 (Load Port Module; LPM) (642) 의 전면 개방 통합 포드 (Front Opening Unified Pod; FOUP) (634) 로부터 기판들을 에어록 (630) 으로 이송하도록 사용될 수도 있다. 프로세스 모듈들 (620a 내지 620d) 내부의 모듈 중심 (628) 은 기판을 배치하기 위한 일 위치일 수도 있다. ATM (640) 의 정렬기 (aligner) (644) 는 기판들을 정렬하기 위해 사용될 수도 있다.
예시적인 프로세싱 방법에서, 기판은 LPM (642) 내의 FOUP들 (634) 중 하나에 배치된다. 프론트-엔드 로봇 (632) 은 기판을 FOUP (634) 로부터 정렬기 (644) 로 이송하거나, 기판 (626) 이 에칭되거나, 증착되거나, 달리 프로세싱되기 전에 적절히 센터링되게 한다. 정렬된 후, 기판은 프론트-엔드 로봇 (632) 에 의해 에어록 (630) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 환경을 매칭하는 능력을 갖기 때문에, 기판은 손상되지 않고 2 개의 압력 환경들 사이에서 이동할 수 있다. 에어 록 모듈 (630) 로부터, 기판은 로봇 (622) 에 의해 VTM (638) 을 통해 그리고 프로세스 모듈들 (620a 내지 620d) 중 하나, 예를 들어 프로세스 모듈 (620a) 내로 이동된다. 이러한 기판 이동을 달성하기 위해, 로봇 (622) 은 그의 암들 각각 상의 엔드 이펙터들 (624) 을 사용한다. 프로세스 모듈 (620a) 에서, 기판은 기술된 바와 같이 에칭을 겪는다 (undergo). 다음에, 로봇 (622) 은 기판을 프로세싱 모듈 (620a) 로부터 다음 목표된 포지션으로 이동시킨다.
기판 이동을 제어하는 컴퓨터는 클러스터 아키텍처에 국부적일 수 있거나, 제작 플로어의 클러스터 아키텍처 외부에, 또는 원격 위치에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.
일부 구현 예들에서, 제어기는 상기-기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 특정한 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치와 통합될 수도 있다. 전자 장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 서브 부품들을 제어할 수 있는 "제어기"로 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, DSPs (digital signal processors), ASICs (application specific integrated circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 또는 이의 일부일 수도 있다. 예를 들면, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들 (metrics) 을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 통신될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 수행될 프로세스의 타입 및 제어기가 인터페이싱하거나 제어하도록 구성된 툴의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기는 예를 들어, 함께 네트워킹되고 공통 목적, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 향해 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 결합하는 (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치된 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비제한적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
부가적인 실시 예들
상기 기술된 다양한 하드웨어 및 방법 실시 예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 작동될 것이다.
막의 리소그래피 패터닝은 통상적으로 다음의 단계들 중 일부 또는 전부를 포함하고, 단계 각각은 다수의 가능한 툴들을 사용하여 인에이블된다: (1) 스핀-온 또는 스프레이-온 툴을 사용하여, 워크피스, 예를 들어, 실리콘 나이트라이드 막이 상부에 형성된 기판 상에 포토레지스트의 도포하는 단계; (2) 핫 플레이트 또는 퍼니스 또는 다른 적합한 경화 툴을 사용한 포토레지스트의 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시 광선 또는 UV 광 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거하여 습식 벤치 또는 스프레이 현상액과 같은 툴을 사용하여 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조된 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계. 일부 실시 예들에서, 애시 가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 접근법들은 본질적으로 예시적인 것이고, 수많은 변형들이 가능하기 때문에 이들 특정한 실시 예들 또는 예들은 제한적인 의미로 고려되지 않는다는 것이 이해되어야 한다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 시퀀스로, 다른 시퀀스들로, 병렬로 수행될 수도 있고, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변경될 수도 있다. 특정한 참조 문헌들은 본 명세서에 참조로서 인용되었다. 이러한 참조 문헌들에서 이루어진 모든 부인 또는 부정이 본 명세서에 기술된 실시 예들에 반드시 적용되는 것은 아니라는 것이 이해된다. 유사하게, 이러한 참조 문헌들에서 필요하다고 기술된 임의의 특징들은 본 명세서의 실시 예들에서 생략될 수도 있다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위의 집적 회로 제조의 많은 스테이지들 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용되는 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 상기 상세한 기술은 실시 예들이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 실시 예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시 예들의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다. 특정한 파라미터에 대해 달리 규정되지 않는 한, 본 명세서에 사용된 용어 "약" 및 "대략"은 관련 값에 대해 ± 10 ％를 의미하도록 의도된다.
상기의 기술에서, 제시된 실시 예들의 완전한 이해를 제공하도록 다수의 특정한 상세들이 제시된다. 개시된 실시 예들은 이들 특정한 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시 예들이 특정한 실시 예들과 함께 기술되지만, 개시된 실시 예들을 제한하도록 의도되지는 않는다는 것이 이해된다. 본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 동작들, 및/또는 속성들의 모든 신규하고 불분명한 조합들 및 서브-조합들뿐만 아니라 이들의 임의의 그리고 모든 등가물들을 포함한다.

Claims (19)

  1. 3D NAND 구조체를 제조하는 동안 유전체 재료를 포함하는 스택에 피처를 에칭하는 방법에 있어서,
    반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계로서, 상기 기판은 스택 및 상기 스택의 상단 상에 패터닝된 마스크 층을 포함하고, 상기 스택은 (a) 실리콘 옥사이드 (silicon oxide) 와 실리콘 나이트라이드 (silicon nitride) 의 교번하는 층들, 또는 (b) 실리콘 옥사이드와 폴리실리콘 (polysilicon) 의 교번하는 층들을 포함하는, 상기 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계; 및
    상기 기판 상의 상기 스택에 피처를 에칭하도록 상기 기판을 상기 반응 챔버 내의 플라즈마에 노출시키는 단계를 포함하고,
    상기 플라즈마는 WF6, 하나 이상의 플루오로카본들 (fluorocarbons) 및/또는 하이드로플루오로카본들 (hydrofluorocarbons), 및 하나 이상의 산화제들 (oxidants) 을 포함하는 플라즈마 생성 가스로부터 생성되고, WF6의 플로우 레이트는 약 0.1 내지 10 sccm이고,
    상기 플라즈마는 용량 커플링 (capacitively coupled) 플라즈마이고,
    상기 기판은 기판 당 약 500 W 내지 20 ㎾의 RF 전력 레벨에서 약 20 ㎑ 내지 1.5 ㎒의 주파수로 바이어스되고 (bias),
    상기 WF6 및 상기 플루오로카본들 및/또는 하이드로플루오로카본들은 에칭 동안 상기 피처의 측벽들 상에 텅스텐-기반 폴리머 막을 형성하고, 그리고 상기 텅스텐-기반 폴리머 막은 상기 피처의 상기 측벽들이 에칭 동안 노칭되지 않도록 상기 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 사이에서 또는 상기 실리콘 옥사이드와 폴리실리콘의 교번하는 층들 사이에서 균일한 에칭 레이트를 촉진하는, 스택의 피처를 에칭하는 방법.
  2. 제 1 항에 있어서,
    에칭 동안, 상기 WF6은 텅스텐-함유 단편들 (fragments) 및 불소 (fluorine)-함유 단편들로 해리되고 (dissociate), 상기 텅스텐-함유 단편들은 상기 불소-함유 단편들과 비교하여, 상기 피처의 상단 근방에 상대적으로 보다 집중된 채로 남아 있고, 그리고 상기 불소-함유 단편들은 상기 텅스텐-함유 단편들과 비교하여, 상기 피처 내로 보다 깊게 침투하는 (penetrate), 스택의 피처를 에칭하는 방법.
  3. 제 2 항에 있어서,
    상기 텅스텐-기반 폴리머 막은, 상기 피처의 상기 상단 근방의 상기 텅스텐-기반 폴리머 막이 상기 피처의 하단 근방의 상기 텅스텐-기반 폴리머 막과 비교하여, 보다 큰 비율의 텅스텐을 갖도록, 상기 피처의 상기 측벽들을 따라 불균일한 조성을 갖는, 스택의 피처를 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마는 약 20 ㎒ 내지 100 ㎒의 여기 (excitation) 주파수 및 약 6.3 ㎾ 이하의 RF 전력에서 생성되는, 스택의 피처를 에칭하는 방법.
  5. 제 4 항에 있어서,
    상기 산화제는 O2이고, 그리고 상기 O2의 플로우 레이트는 약 20 내지 150 sccm인, 스택의 피처를 에칭하는 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 생성 가스는 SF6를 더 포함하고, 그리고 상기 SF6의 플로우 레이트는 약 1 내지 20 sccm인, 스택의 피처를 에칭하는 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 생성 가스는 Kr을 더 포함하고, 그리고 상기 Kr의 플로우 레이트는 약 30 내지 120 sccm인, 스택의 피처를 에칭하는 방법.
  8. 제 7 항에 있어서,
    상기 플라즈마 생성 가스는 NF3를 더 포함하고, 그리고 상기 NF3의 플로우 레이트는 약 30 sccm 이하인, 스택의 피처를 에칭하는 방법.
  9. 제 8 항에 있어서,
    상기 플루오로카본들 또는 하이드로플루오로카본들은 C4F8, C3F8, C4F6, 및 CH2F2 중 하나 이상을 포함하고, 그리고 상기 플루오로카본들 및 하이드로플루오로카본들의 총 플로우 레이트는 약 30 내지 240 sccm인, 스택의 피처를 에칭하는 방법.
  10. 제 9 항에 있어서,
    상기 기판 지지부는 상기 기판을 에칭하는 동안 약 20 내지 80 ℃의 온도로 유지되는, 스택의 피처를 에칭하는 방법.
  11. 제 10 항에 있어서,
    상기 반응 챔버 내 압력은 상기 기판을 에칭하는 동안 약 10 내지 80 mTorr로 유지되는, 스택의 피처를 에칭하는 방법.
  12. 제 11 항에 있어서,
    상기 피처는 상기 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 내로 에칭되는, 스택의 피처를 에칭하는 방법.
  13. 제 11 항에 있어서,
    상기 WF6의 플로우 레이트는 상기 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 10 ％인, 스택의 피처를 에칭하는 방법.
  14. 제 13 항에 있어서,
    상기 WF6의 플로우 레이트는 상기 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 1 ％인, 스택의 피처를 에칭하는 방법.
  15. 제 14 항에 있어서,
    상기 WF6의 플로우 레이트는 상기 플라즈마 생성 가스의 총 플로우 레이트의 약 0.02 ％ 내지 0.5 ％인, 스택의 피처를 에칭하는 방법.
  16. 제 1 항에 있어서,
    상기 기판은 약 300 ㎑ 내지 600 ㎑의 RF 주파수로 바이어스되는, 스택의 피처를 에칭하는 방법.
  17. 제 16 항에 있어서,
    상기 기판은 약 400 ㎑의 RF 주파수로 바이어스되는, 스택의 피처를 에칭하는 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 텅스텐-기반 폴리머 막은 상기 실리콘 옥사이드 층들 상에 제 1 두께로 그리고 상기 실리콘 나이트라이드 또는 폴리실리콘 층들 상에 제 2 두께로 형성되고, 상기 제 1 두께 및 상기 제 2 두께는 상이한, 스택의 피처를 에칭하는 방법.
  19. 기판 상에 3D NAND 구조체를 제조하는 동안 유전체 재료를 포함하는 스택에 피처를 에칭하기 위한 장치에 있어서,
    내부에 기판 지지부를 갖는 반응 챔버;
    용량 커플링 플라즈마 생성기;
    상기 반응 챔버로 재료를 도입하기 위한 유입구;
    상기 반응 챔버로부터 재료를 제거하기 위한 유출구; 및
    제어기를 포함하고, 상기 제어기는,
    상기 반응 챔버 내의 상기 기판 지지부 상에 기판을 수용하는 단계로서, 상기 기판은 스택 및 상기 스택의 상단 상에 패터닝된 마스크 층을 포함하고, 상기 스택은 (a) 실리콘 옥사이드 (silicon oxide) 와 실리콘 나이트라이드 (silicon nitride) 의 교번하는 층들, 또는 (b) 실리콘 옥사이드와 폴리실리콘 (polysilicon) 의 교번하는 층들을 포함하는, 상기 반응 챔버 내의 기판 지지부 상에 기판을 수용하는 단계,
    WF6, 하나 이상의 플루오로카본들 (fluorocarbons) 및/또는 하이드로플루오로카본들 (hydrofluorocarbons), 및 하나 이상의 산화제들 (oxidants) 를 포함하는 플라즈마 생성 가스로부터 플라즈마를 생성하는 단계로서, WF6의 플로우 레이트는 약 0.1 내지 10 sccm인, 플라즈마 생성 단계,
    약 500 W 내지 20 ㎾의 RF 전력 레벨에서 약 20 ㎑ 내지 1.5 ㎒의 주파수로 상기 기판을 바이어스하는 (bias) 단계,
    상기 기판 상의 상기 스택에 피처를 에칭하도록 상기 기판을 상기 반응 챔버 내의 상기 플라즈마에 노출시키는 단계를 유발하도록 구성되고,
    상기 WF6 및 상기 플루오로카본들 및/또는 하이드로플루오로카본들은 에칭 동안 상기 피처의 측벽들 상에 텅스텐-기반 폴리머 막을 형성하고, 상기 텅스텐-기반 폴리머 막은 상기 피처의 상기 측벽들이 에칭 동안 노칭되지 않도록 상기 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들 사이에서 또는 상기 실리콘 옥사이드와 폴리실리콘의 교번하는 층들 사이에서 균일한 에칭 레이트를 촉진하는, 스택의 피처를 에칭하기 위한 장치.
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