CN105374756B - 多层膜的蚀刻方法 - Google Patents

多层膜的蚀刻方法 Download PDF

Info

Publication number
CN105374756B
CN105374756B CN201510484931.8A CN201510484931A CN105374756B CN 105374756 B CN105374756 B CN 105374756B CN 201510484931 A CN201510484931 A CN 201510484931A CN 105374756 B CN105374756 B CN 105374756B
Authority
CN
China
Prior art keywords
gas
film
multilayer film
mask
method described
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201510484931.8A
Other languages
English (en)
Other versions
CN105374756A (zh
Inventor
斋藤祐介
石田竜宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN105374756A publication Critical patent/CN105374756A/zh
Application granted granted Critical
Publication of CN105374756B publication Critical patent/CN105374756B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Plasma Technology (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及多层膜的蚀刻方法。[课题]在多层膜的蚀刻中,可以抑制掩模开口的闭塞且提高形成于多层膜的空间的垂直性。[解决手段]多层膜包含交替层叠的第1膜和第2膜且第1膜和第2膜具有相互不同的介电常数。多层膜的蚀刻方法包括以下工序:(a)在等离子体处理装置的处理容器内准备被处理体的工序,所述被处理体具有多层膜和设置于该多层膜上的掩模;以及(b)对多层膜进行蚀刻的工序,并且在该工序中使含有氢气、氢氟烃气体、含氟气体、烃气体、三氯化硼气体和氮气的处理气体在所述处理容器内激发。

Description

多层膜的蚀刻方法
技术领域
本发明涉及一种多层膜的蚀刻方法。
背景技术
作为半导体装置的一种,已知具有三维结构的NAND型闪存设备。在具有三维结构的NAND型闪存设备的制造中,进行以下工序:对通过交替地设置介电常数不同的两层而构成的多层膜进行蚀刻,在该多层膜形成深孔。关于这样的蚀刻,记载在下述的专利文献1中。
具体而言,在专利文献1中记载了以下方法:将多层膜上具有掩模的被处理体暴露于含有HBr气体、C4F8气体和BCl3气体的处理气体的等离子体中,由此对该多层膜进行蚀刻。在专利文献1中所记载的方法中,利用源自于HBr气体的活性种对多层膜中的多晶硅膜进行蚀刻,利用源自于C4F8气体的活性种对多层膜中的氧化硅膜进行蚀刻,进而在多层膜的利用蚀刻形成的侧壁面形成源自于BCl3气体的保护膜。这样,抑制了多层膜的与其层叠方向(即,垂直方向)正交的方向(即,水平方向)上的蚀刻。由此,提高形成于多层膜上的孔等空间的垂直性。
现有技术文献
专利文献
专利文献1:国际公开第2014/010499号
发明内容
发明要解决的问题
在专利文献1所记载的蚀刻方法中,存在掩模开口的尺寸变小且根据情况掩模的开口闭塞的情况。另外,需要通过形成更牢固的保护膜而使形成于多层膜的空间的垂直性进一步提高。
因此,在本技术领域中,要求抑制掩模开口的闭塞且提高了形成于多层膜的空间的垂直性。
用于解决问题的方案
在一个实施方式中,提供一种多层膜的蚀刻方法。多层膜包含交替层叠的第1膜和第2膜且第1膜和第2膜具有相互不同的介电常数。该方法包括以下工序:(a)在等离子体处理装置的处理容器内准备被处理体的工序,所述被处理体具有多层膜和设置于该多层膜上的掩模;以及(b)对多层膜进行蚀刻的工序,并且在该工序中使含有氢气、氢氟烃气体、含氟气体、烃气体、三氯化硼气体和氮气的处理气体在前述处理容器内激发。
上述方法中所使用的处理气体含有氮气。源自于该氮气的氮的活性种对沉积于掩模的含有碳的沉积物进行切削从而抑制由该沉积物导致的掩模开口的闭塞。另外,氮的活性种使划分形成于多层膜上的空间的侧壁面上所形成的保护膜即含有硼的保护膜氮化。由此,使保护膜变质为更牢固的保护膜。因此,可以进一步提高形成于多层膜的空间的垂直性。
在一个实施方式中,氢氟烃气体也可以是CH2F2气体、CH3F气体或CHF3气体。在一个实施方式中,含氟气体也可以是NF3气体或SF6气体。在一个实施方式中,烃气体也可以是CH4气体。
在一个实施方式中,可以是第1膜为氧化硅膜,第2膜为氮化硅膜。在一个实施方式中,也可以是第1膜为氧化硅膜,第2膜为多晶硅膜。在一个实施方式中,也可以将第1膜与第2膜总计层叠24层以上。
另外,在一实施方式中,掩模也可以是无定形碳制。
发明的效果
如以上说明那样,可以抑制掩模开口的闭塞且提高形成于多层膜的空间的垂直性。
附图说明
图1是表示一个实施方式的多层膜的蚀刻方法的流程图。
图2是表示在工序ST1中准备的晶圆的一个例子的图。
图3是示意地表示等离子体处理装置的一个例子的图。
图4是详细地表示图3所示的阀组、流量控制器组和气体源组的图。
图5是表示在工序ST2中正在进行蚀刻的晶圆的图。
图6是用于说明在实验例和比较实验例中求出的倾斜角的图。
图7是用于说明在实验例和比较实验例中求出的中心线的偏移量的图。
附图标记说明
10…等离子体处理装置、12…处理容器、16…下部电极、30…上部电极、62…第1高频电源、64…第2高频电源、Cnt…控制部、W…晶圆、MSK…掩模、IL…多层膜、IL1…电介质膜、IL2…电介质膜、SP…空间、SW…侧壁面、PF…保护膜。
具体实施方式
以下,参照附图来详细说明各种实施方式。需要说明的是,在各附图中,对于相同或等同的部分标注相同的附图标记。
图1是表示一个实施方式的多层膜的蚀刻方法的流程图。对于图1所示的方法MT,例如可以用于具有三维结构的NAND闪存的制造,并且包括工序ST1和工序ST2。
工序ST1是准备被处理体(以下,称为“晶圆W”)的工序。图2是表示在工序ST1中准备的晶圆W的一个例子的图。图2所示的晶圆W具有基底层UL、多层膜IL和掩模MSK。基底层UL可以是设置于基板上的多晶硅制的层。在该基底层UL上设有多层膜IL。多层膜IL具有介电常数不同的两个电介质膜IL1与IL2交替地层叠的结构。在一个实施方式中,可以是电介质膜IL1为氧化硅膜,电介质膜IL2为氮化硅膜。在另一个实施方式中,可以是电介质膜IL1为氧化硅膜,电介质膜IL2为多晶硅膜。电介质膜IL1的厚度例如是5nm~50nm,电介质膜IL2的厚度例如是10nm~75nm。也可以将电介质膜IL1与IL2总计层叠24层以上。在多层膜IL上设有掩模MSK。掩模MSK具有用于对多层膜IL形成孔等空间的图案。掩模MSK例如可以是无定形碳制。或者,掩模MSK也可以由有机聚合物构成。
再次参照图1。在方法MT的工序ST1中,在等离子体处理装置的处理容器内准备晶圆W。在一个例子中,等离子体处理装置可以是电容耦合型等离子体处理装置。以下,针对可以用于实施方法MT的等离子体处理装置的一个例子进行说明。图3是示意地表示等离子体处理装置的一个例子的图,表示该等离子体处理装置的纵向剖面的结构。
图3所示的等离子体处理装置10是电容耦合型等离子体蚀刻装置,具备大致圆筒状的处理容器12。处理容器12的内壁面由经阳极氧化处理的铝构成。该处理容器12被保护接地。
在处理容器12的底部上设有由绝缘材料构成的大致圆筒状的支撑部14。在处理容器12内,支撑部14从处理容器12的底部在铅垂方向延伸。支撑部14支撑处理容器12内所设置的载置台PD。具体而言,如图3所示,支撑部14可以在该支撑部14的内壁面上支撑载置台PD。
载置台PD在其上表面保持晶圆W。载置台PD可以包括下部电极16和支撑部18。下部电极16例如由铝等金属构成,呈大致圆盘形状。在该下部电极16的上表面上设有支撑部18。
支撑部18支撑晶圆W且包含基座部18a和静电卡盘18b。基座部18a例如由铝等金属制构成,呈大致圆盘形状。基座部18a被设置于下部电极16上,与下部电极16电连接。静电卡盘18b设置在基座部18a上。静电卡盘18b具有将作为导电膜的电极配置在一对绝缘层或绝缘片之间的结构。静电卡盘18b的电极与直流电源22电连接。该静电卡盘18b可以利用来自直流电源22的直流电压所产生的库仑力等的静电力来吸附保持晶圆W。
在支撑部18的基座部18a的边缘部上,以包围晶圆W的边缘和静电卡盘18b的方式配置有聚焦环FR。聚焦环FR是用于使蚀刻的均匀性提高而设置的。聚焦环FR是由根据蚀刻对象膜的材料而适当选择的材料构成的,例如可以由石英构成。
在基座部18a的内部设有制冷剂流路24。制冷剂流路24构成一个实施方式的调温机构。在制冷剂流路24中,经由配管26a、26b循环供给来自设置于外部的冷水单元的规定温度的制冷剂。通过控制如此循环的制冷剂的温度,对由支撑部18上支撑的晶圆W的温度进行控制。
另外,等离子体处理装置10中设有气体供给管线28。气体供给管线28向静电卡盘18b的上表面与晶圆W的背面之间供给来自导热气体供给机构的导热气体、例如He气体。
另外,等离子体处理装置10具备上部电极30。上部电极30在载置台PD的上方与该载置台PD相对配置。下部电极16与上部电极30相互大致平行地设置。在该上部电极30与下部电极16之间,划分出用于对晶圆W进行等离子体处理的处理空间S。
上部电极30隔着绝缘性保护部件32被处理容器12的上部支撑。该上部电极30可以包含电极板34和电极支撑体36。电极板34面向处理空间S,划分出多个气体喷出孔34a。该电极板34可以由焦耳热小、低电阻的导电体或半导体构成。
电极支撑体36装卸自由地支撑电极板34,可以由例如铝等导电性材料构成。该电极支撑体36可以具有水冷结构。在电极支撑体36的内部设有气体扩散室36a。与气体喷出孔34a连通的多个气体流通孔36b从该气体扩散室36a向下方延伸。另外,在电极支撑体36上形成有向气体扩散室36a导入处理气体的气体导入口36c,该气体导入口36c与气体供给管38相连接。
气体供给管38通过阀组42和流量控制器组44与气体源组40相连接。图4是详细地表示图3所示的阀组、流量控制器组和气体源组的图。如图4所示,气体源组40包含N个(N为自然数)气体源401~406。气体源401~406分别是氢气(H2气体)、氢氟烃气体、含氟气体、烃气体、三氯化硼(BCl3)气体和氮气(N2气体)的源。作为氢氟烃气体,可例示出CH2F2气体、CH3F气体或CHF3气体。作为含氟气体,可例示出NF3气体或SF6气体。作为烃气体,可例示出CH4。此外,气体源组也可以进一步具有Ar气体这样的稀有气体等的各种气体源。
流量控制器组44包含N个流量控制器441~446。流量控制器441~446控制从对应的气体源供给的气体的流量。这些流量控制器441~446可以是质量流量控制器(MFC),也可以是FCS(flow control systems)。阀组42包含N个阀421~426。气体源401~406分别通过流量控制器441~446和阀421~426与气体供给管38相连接。气体源401~406的气体自气体供给管38至气体扩散室36a,通过气体流通孔36b和气体喷出孔34a,向处理空间S喷出。
返回图3,等离子体处理装置10可以进一步具备接地导体12a。接地导体12a呈大致圆筒状,由处理容器12的侧壁向上部电极30的高度位置上方延伸地设置。
另外,在等离子体处理装置10中,沿处理容器12的内壁装卸自由地设有沉积物屏蔽件46。沉积物屏蔽件46也被设置于支撑部14的外周。沉积物屏蔽件46用于防止蚀刻副产物(沉积物)附着于处理容器12,可以通过在铝材上覆盖Y2O3等陶瓷而构成。
在处理容器12的底部侧且支撑部14与处理容器12的内壁之间设置有排气板48。排气板48可以通过例如在铝材上覆盖Y2O3等陶瓷而构成。在该排气板48的下方,处理容器12设置有排气口12e。排气口12e通过排气管52与排气装置50相连接。排气装置50具有涡轮分子泵等真空泵,可以将处理容器12内减压至所希望的真空度。另外,在处理容器12的侧壁上设有晶圆W的输入输出口12g,该输入输出口12g利用闸阀54打开、关闭。
在处理容器12的内壁上设有导电性部件(GND组块)56。导电性部件56以在高度方向上位于与晶圆W大致相同高度的位置地安装于处理容器12的内壁。该导电性部件56直流地(DC,direct current)接地,发挥防止异常放电的效果。需要说明的是,导电性部件56只要设置于等离子体生成区域即可,其设置位置不限于图3所示的位置。
另外,等离子体处理装置10进一步具备第1高频电源62和第2高频电源64。第1高频电源62是产生用于生成等离子体的第1高频电力的电源,产生27~100MHz的频率的电力,作为一个例子产生40MHz的高频电力。第1高频电源62通过匹配器66与下部电极16相连接。匹配器66是用于使第1高频电源62的输出阻抗与负载侧(下部电极16侧)的输入阻抗匹配的电路。需要说明的是,第1高频电源62也可以通过匹配器66与上部电极30连接。
第2高频电源64是产生用于向晶圆W引入离子的第2高频电力,即产生高频偏置电力的电源,产生400kHz~13.56MHz范围内的频率的电力,作为一个例子产生3MHz的高频电力。第2高频电源64通过匹配器68与下部电极16相连接。匹配器68是用于使第2高频电源64的输出阻抗与负载侧(下部电极16侧)的输入阻抗相匹配的电路。
另外,等离子体处理装置10进一步具备直流电源部70。直流电源部70与上部电极30相连接。直流电源部70产生负的直流电压并对该上部电极30施加该直流电压。
另外,在一个实施方式中,等离子体处理装置10可以进一步具备控制部Cnt。该控制部Cnt是具备处理器、存储部、输入装置、显示装置等的计算机,对等离子体处理装置10的各部进行控制。在该控制部Cnt中,操作者可以利用输入装置进行命令的输入操作等用于管理等离子体处理装置10,并且通过显示装置可视化地显示等离子体处理装置10的运行状况。另外,在控制部Cnt的存储部中,存储有用于通过处理器对等离子体处理装置10中执行的各种处理进行控制的控制程序、和用于根据处理条件对等离子体处理装置10的各部执行处理的程序即处理制程。
具体而言,控制部Cnt执行以下控制:向流量控制器441~446、阀421~426、排气装置50输出控制信号,在工序ST2的蚀刻时,向处理容器12内供给处理气体且使该处理容器12内的压力达到所设定的压力。
另外,控制部Cnt能够向第1高频电源62和第2高频电源64输出控制信号以向下部电极16供给来自第1高频电源62和第2高频电源64的高频电力。在一实施方式中,控制部Cnt可以向第1高频电源62和第2高频电源64输出控制信号以使高频电力的接通(ON)与断开(OFF)被切换成脉冲状地向下部电极16供给。另外,控制单元Cnt能够向直流电源部70输出控制信号,不是在高频电力变为ON的期间而是在高频电力变为OFF的期间对上部电极30施加绝对值大的负的直流电压。需要说明的是,第1高频电源62和第2高频电源64的高频电力的ON和OFF的频率例如为1kHz~40kHz。此处,高频电力的ON和OFF的频率是指:将包括第1高频电源62和第2高频电源64的高频电力成为ON的期间和成为OFF的期间的期间设为1个周期的频率。另外可以期待,在1个周期内高频电力为ON的期间占有的占空比例如为50%~90%。另外,直流电源部的直流电压值的切换,能够同时进行第1高频电源62和第2高频电源64的高频电力的ON和OFF的切换。
再次参照图1,继续进行方法MT的说明。在工序ST1中,在等离子体处理装置的处理容器内准备晶圆W。当使用等离子体处理装置10时,通过静电卡盘18b来吸附保持载置台PD上所配置的晶圆W。接着,在方法MT中,进行工序ST2。
在工序ST2中,进行多层膜的蚀刻。因此,在工序ST2中,向等离子体处理装置的处理容器内供给处理气体,并将处理容器内的压力设为规定的压力。当使用等离子体处理装置10时,向处理容器12内供给来自气体源组40的处理气体,并使排气装置50工作,由此将处理容器12内的空间的压力设为规定的压力。
在工序ST2中所使用的处理气体含有氢气(H2气体)、氢氟烃气体、含氟气体、烃气体、三氯化硼(BCl3)气体和氮气(N2气体)。作为氢氟烃气体,可例示出CH2F2气体、CH3F气体或CHF3气体。作为含氟气体,可例示出NF3气体或SF6气体。作为烃气体,可例示出CH4。需要说明的是,处理气体也可以进一步含有Ar气体等稀有气体。
另外,在工序ST2中,使向处理容器内供给的处理气体被激发。当使用等离子体处理装置10时,向下部电极16施加来自第1高频电源62和第2高频电源64的高频电力。
工序ST2中的各种条件例如设为以下所示范围内的条件。
·H2气体的流量:50~300sccm
·CH2F2气体的流量:40~80sccm
·NF3气体的流量:50~100sccm
·CH4气体的流量:5~50sccm
·BCl3气体的流量:5~30sccm
·N2气体的流量:10~200sccm
·第1高频电源62的高频电力的频率:27~100MHz
·第1高频电源62的高频电力:500~2700W
·第2高频电源64的高频电力的频率:0.4~13MHz
·第2高频电源64的高频电力:1000~4000W
·处理容器12内的压力:2.66~13.3Pa(20~100mT)
另外,在一个实施方式中,在工序ST2中,第1高频电源62和第2高频电源64的高频电力的ON和OFF也可以切换成脉冲状。另外,也可以同时进行第1高频电源62和第2高频电源64的高频电力的ON和OFF的切换,如上所述,可以对施加于上部电极30的负的直流电压的绝对值的大小进行切换。在本实施方式中,高频电力为ON时生成等离子体,高频电力为OFF时晶圆W上方的等离子体消失。另外,通过在高频电力为OFF时向上部电极30施加的负的直流电压,正离子被引入至上部电极30,与该上部电极30相碰撞。由此,由上部电极30放出二次电子。放出的二次电子改性掩模层MSK并提高掩模层MSK的蚀刻耐性。另外,二次电子中和晶圆W的带电状态,结果提高离子向形成于多层膜IL的孔内的直行性。需要说明的是,关于第1高频电源62和第2高频电源64的高频电力的ON和OFF的切换的条件,以及施加于上部电极30的负的直流电压的条件例如如下所示。
·高频电力的ON和OFF的频率:1~40kHz
·一个周期内高频电力为ON期间占有的占空比:50~90%
·高频电力为ON期间的负的直流电压的绝对值:150~500V
·高频电力为OFF期间的负的直流电压的绝对值:350~1000V
在该工序ST2中,处理气体被激发而产生等离子体。并且,通过使晶圆W暴露于处理气体中所含的分子或原子的活性种中,由此,如图5所示,对晶圆W的多层膜IL进行蚀刻。另外,在工序ST2的蚀刻中,源自于处理气体中所含的碳的沉积物DP在掩模MSK上沉积。该沉积物DP可以使掩模MSK的开口闭塞。然而,通过处理气体中所含的氮,使沉积物DP的厚度减少。结果,抑制掩模MSK的开口的闭塞。
另外,在工序ST2的蚀刻中,三氯化硼中的硼与构成多层膜的原子例如氧和/或氮的化合物生成,在划分多层膜IL上所形成的空间SP的侧壁面SW上形成含有该化合物的保护膜PF。另外,该保护膜PF被处理气体中所含的氮氮化。因此,相对于有助于多层膜IL的蚀刻的活性种,具有更优异的耐性,即,形成更牢固的保护膜PF。由此,可以使形成于多层膜IL上的空间SP的垂直性提高。
另外,在工序ST2中所使用的处理气体中含有氢气。通过该氢气掩模MSK被改性。结果,可以直至工序ST2的蚀刻结束为止均维持掩模的形状。即,可以改善涉及多层膜IL的蚀刻的掩模选择比。
(实验例和比较例)
以下,针对使用方法MT进行的实验例以及为了比较而进行的比较实验例进行说明。
在实验例中,对于图2所示的晶圆W,使用等离子体处理装置10并应用了方法MT。另一方面,在比较实验例中,使用不含有N2气体且含有HBr气体而代替BCl3气体的处理气体,进行图2所的晶圆W的多层膜IL的蚀刻。此外,比较实验例的蚀刻中的其他条件与实验例的蚀刻条件相同。
对于实验例的蚀刻所应用的晶圆W与比较实验例的蚀刻所应用的晶圆W的二者,取得包含经由蚀刻所形成的空间的多层膜IL的剖面图像,利用该剖面图像观察空间的形状。具体而言,通过该剖面图像求出空间SP的倾斜角θ和中心线的偏移量D。对于倾斜角θ,如图6所示,求出在剖面图像中划分空间SP的一对管线Ls间的中心线Lp与沿垂直方向穿过该空间的上端开口的中心的虚拟线Li构成的角度,从而得到。此外,一对管线Ls与在剖面图像中从两侧对空间SP进行划分的多层膜IL的侧壁面相对应。另外,对于中心线的偏移量D,如图7所示,在不同的多个位置求出中心线Lp与虚拟线Li之间的水平方向的距离Ld,并计算出所求得的距离Ld的3σ,从而得到。另外,在晶圆W的径向的中心、边缘、以及中心与边缘的中间的各个位置上,求出倾斜角θ与中心线的偏移量D。
表1是表示在实验例和比较实验例中求出的倾斜角与中心线的偏移量的表。
[表1]
在表1中示出在实验例和比较实验例中所求出的倾斜角θ和中心线的偏移量D。如表1所示,经由比较实验例的蚀刻所形成的空间的倾斜角θ和中心线的偏移量D为相当大的值。在比较实验例中所形成的空间的倾斜角θ和中心线的偏移量D较大的原因,被推测是因为利用保护膜对侧壁面的保护不充分,利用斜射入空间的的离子对形成于多层膜的侧壁面在水平方向上进行切削。另外,在比较实验例中,所形成的空间的中心线的偏移量D较大的原因,被推测是因为随着蚀刻时间的经过,掩模开口的尺寸变小,随着进入到多层膜的深部,空间的宽度变小。另一方面,通过实验例的蚀刻所形成的空间的倾斜角θ和中心线的偏移量D明显小于经由比较实验例的蚀刻所形成的空间的倾斜角θ和中心线的偏移量D。由此,可以确认通过不使用HBr而使用含有BCl3和N2气体的处理气体,能够抑制掩模开口的缩小并且可以提高形成于多层膜的空间的垂直性。
以上,对于实施方式进行了说明,但可以不限于上述实施方式而构成各种变形的实施方式。例如,对于等离子体处理装置,不限于电容耦合型等离子体处理装置,可以是电感耦合型等离子体处理装置,或者也可以是通过导波管和天线将微波导入至处理容器内而形成等离子体的等离子体处理装置。

Claims (10)

1.一种蚀刻方法,其为对多层膜进行蚀刻的方法,所述多层膜包含具有相互不同的介电常数并且交替层叠的第1膜和第2膜,所述方法包括以下工序:
在等离子体处理装置的处理容器内准备被处理体的工序,所述被处理体具有所述多层膜和设置于该多层膜上的掩模;以及
对所述多层膜进行蚀刻的工序,并且在该工序中使含有氢气、氢氟烃气体、含氟气体、烃气体、三氯化硼气体和氮气的处理气体在所述处理容器内激发,
所述含氟气体是NF3气体或SF6气体。
2.根据权利要求1所述的方法,其中,所述氢氟烃气体是CH2F2气体、CH3F气体或CHF3气体。
3.根据权利要求2所述的方法,其中,所述烃气体是CH4气体。
4.根据权利要求1~3中任一项所述的方法,其中,所述第1膜是氧化硅膜,所述第2膜是氮化硅膜。
5.根据权利要求1~3中任一项所述的方法,其中,所述第1膜是氧化硅膜,所述第2膜是多晶硅膜。
6.根据权利要求4所述的方法,其中,所述第1膜与所述第2膜总计层叠24层以上。
7.根据权利要求5所述的方法,其中,所述第1膜与所述第2膜总计层叠24层以上。
8.根据权利要求1~3中任一项所述的方法,其中,所述掩模是无定形碳制。
9.根据权利要求6所述的方法,其中,所述掩模是无定形碳制。
10.根据权利要求7所述的方法,其中,所述掩模是无定形碳制。
CN201510484931.8A 2014-08-08 2015-08-07 多层膜的蚀刻方法 Expired - Fee Related CN105374756B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014162809A JP6454492B2 (ja) 2014-08-08 2014-08-08 多層膜をエッチングする方法
JP2014-162809 2014-08-08

Publications (2)

Publication Number Publication Date
CN105374756A CN105374756A (zh) 2016-03-02
CN105374756B true CN105374756B (zh) 2019-01-15

Family

ID=55267936

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510484931.8A Expired - Fee Related CN105374756B (zh) 2014-08-08 2015-08-07 多层膜的蚀刻方法

Country Status (5)

Country Link
US (1) US9263239B1 (zh)
JP (1) JP6454492B2 (zh)
KR (1) KR101835683B1 (zh)
CN (1) CN105374756B (zh)
SG (1) SG10201506214XA (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6604911B2 (ja) * 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
JP7158252B2 (ja) * 2018-02-15 2022-10-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP2020068221A (ja) * 2018-10-22 2020-04-30 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
KR102314450B1 (ko) * 2018-10-26 2021-10-19 주식회사 히타치하이테크 플라스마 처리 장치 및 플라스마 처리 방법
JP2022172753A (ja) 2021-05-07 2022-11-17 東京エレクトロン株式会社 基板処理方法および基板処理装置
TW202407797A (zh) 2022-03-01 2024-02-16 日商東京威力科創股份有限公司 電漿處理方法及電漿處理裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032851A (ja) * 2003-07-09 2005-02-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658972A (en) * 1979-10-16 1981-05-22 Chiyou Lsi Gijutsu Kenkyu Kumiai Dry etching method
JPH0536645A (ja) * 1991-07-25 1993-02-12 Sony Corp ドライエツチング方法
TW383427B (en) * 1998-04-03 2000-03-01 United Microelectronics Corp Method for etching tantalum oxide
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
US20070221616A1 (en) * 2006-03-24 2007-09-27 Yi-Tyng Wu Etching method
CN100428416C (zh) * 2006-04-03 2008-10-22 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP6056136B2 (ja) * 2011-09-07 2017-01-11 セントラル硝子株式会社 ドライエッチング方法
CN102738074B (zh) * 2012-07-05 2014-07-02 中微半导体设备(上海)有限公司 半导体结构的形成方法
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9396960B2 (en) * 2012-11-01 2016-07-19 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
JP6035117B2 (ja) * 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032851A (ja) * 2003-07-09 2005-02-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2016039309A (ja) 2016-03-22
JP6454492B2 (ja) 2019-01-16
SG10201506214XA (en) 2016-03-30
CN105374756A (zh) 2016-03-02
KR101835683B1 (ko) 2018-03-07
KR20160018366A (ko) 2016-02-17
US20160042918A1 (en) 2016-02-11
US9263239B1 (en) 2016-02-16

Similar Documents

Publication Publication Date Title
CN105374674B (zh) 多层膜的蚀刻方法
CN105374756B (zh) 多层膜的蚀刻方法
KR102426264B1 (ko) 에칭 방법
CN106206286B (zh) 蚀刻方法
KR102266267B1 (ko) 반도체 장치의 제조 방법
KR102038174B1 (ko) 반도체 장치의 제조 방법
CN106057666B (zh) 蚀刻方法
CN107068557B (zh) 半导体器件的制造方法
JP6529357B2 (ja) エッチング方法
KR101937727B1 (ko) 에칭 방법
CN105097498B (zh) 蚀刻被蚀刻层的方法
CN104867827A (zh) 蚀刻方法
CN106067417A (zh) 蚀刻有机膜的方法
KR20160140469A (ko) 에칭 방법
CN106158619B (zh) 被处理体的处理方法
CN105810582A (zh) 蚀刻方法
JP2016092102A (ja) 有機膜をエッチングする方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190115