CN100428416C - 半导体器件的制造方法 - Google Patents
半导体器件的制造方法 Download PDFInfo
- Publication number
- CN100428416C CN100428416C CNB200610025422XA CN200610025422A CN100428416C CN 100428416 C CN100428416 C CN 100428416C CN B200610025422X A CNB200610025422X A CN B200610025422XA CN 200610025422 A CN200610025422 A CN 200610025422A CN 100428416 C CN100428416 C CN 100428416C
- Authority
- CN
- China
- Prior art keywords
- etching
- gas
- ono
- mist
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明半导体器件制造方法在刻蚀SONOS器件的ONO叠层结构时，采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体作为主刻蚀气体，取代HBr和C2F6的混合气体；采用三氟甲烷(CHF3)作为过刻蚀气体，取代CH2F2/SF6混合气体。采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体一次完成主刻蚀和过刻蚀的步骤，简化了刻蚀工艺。由于上述刻蚀气体良好的刻蚀选择性和合适的刻蚀速率，使得刻蚀气体的等离子体对ONO叠层结构的刻蚀作用得到控制和缓冲。在对极薄栅极氧化层进行刻蚀的过程中，能够精确控制刻蚀的深度，使刻蚀完美地停止在ONO的下层氧化层表面，而且能够完全消除在多晶硅栅极侧壁和根部被横向刻蚀导致凹陷现象。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别涉及一种半导体SONOS(silicon-oxide-nitirde-oxide-silicon硅-氧化物-氮化物硅-氧化物-硅)器件栅极结构的制造方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展。SONOS(silicon-oxide-nitirde-oxide-silicon硅-氧化物-氮化物-氧化物-硅)器件作为新一代低电压高密度非挥发性半导体闪存器件，以其优良的按比例缩小特性日益受到关注。SONOS器件中核心结构是在多晶硅栅极和硅衬底表面之间形成的氧化层-氮化层-氧化层(oxide-nitirde-oxide ONO)叠层结构，ONO的各层厚度只有10nm左右，且长度变得较以往更短，载流子被储存在氮化层中。采用厚度较薄的ONO层，可以增强栅电极与沟道载流子的耦合，使器件的运算速度更快。
申请号为200310102359.1的中国专利申请介绍了一种场效应晶体管的栅极结构制造方法。半导体存储器件的制造工艺首先是在硅衬底上形成场氧化绝缘层，例如氧化硅膜和氮化硅膜，图案化绝缘层并通过光刻和刻蚀工艺在绝缘层上形成开口，开口具有与界定出有源区的隔离区相对应的形状。通过利用氮化硅膜作为掩膜，刻蚀硅衬底以形成有源区之间的STI隔离沟槽，然后利用化学气相淀积(CVD)等方法沉积如氧化硅膜的绝缘层，以将该绝缘层埋入或者嵌入STI隔离沟槽中。利用化学机械研磨方法(CMP)将沉积在氮化硅膜上的不必要的绝缘膜去除。在接下来的工艺步骤中，去除用作掩膜的氮化硅膜，并且进行必要的离子注入。之后，在有源区的表面上形成ONO层和多晶硅层。图1为SONOS器件ONO叠层结构的剖面示意图。如图1所示，ONO叠层结构首先在衬底的有源区100表面形成一层厚度极薄(约
左右)的栅极氧化层(oxide)110，随后在栅极氧化层110表面形成一层厚度更薄(约
左右)的氮化层(nitirde)120，然后在该氮化层表面再形成一层氧化层(oxide)130，厚度约
左右。然后在氧化层130上利用CVD等工艺淀积多晶硅栅极140。利用氮氧化硅(SiON)150作为掩膜，通过光刻工艺将多晶硅层140图案化，然后利用各向异性干法刻蚀工艺，采用含溴Br和氯Cl2的刻蚀气体刻蚀多晶硅栅极140和栅极氧化层(ONO)，以形成被绝缘的栅电极。通过高精度的图案化能够形成具有极短栅极长度的栅电极。在离子被注入栅电极两侧的区中以形成扩展区之后，沉积如氧化硅膜的绝缘膜并进行各向异性刻蚀以形成侧壁间隔层。通过利用栅电极和侧壁间隔层作为掩膜，进行离子注入以形成高杂质浓度的或深的源/漏极区和防止短沟道效应的LDD(低掺杂漏区)，然后进行退火以激活注入的杂质离子形成源极和漏极。
在ONO叠层的刻蚀中通常采用等离子体干法刻蚀工艺，传统的等离子干法刻蚀工艺是在在反应室内通入刻蚀气体，例如溴化氢HBr/六氟乙烷C2F6和二氟甲烷CH2F2/六氟化硫SF6的混合气体，在一定的温度和压力下，利用高频功率源以一定的功率提供高频电压，在等离子体生成空间中将混合气体激发成为等离子体状态。在激发状态，高能等离子体氟轰击晶片表面的栅极氧化层，刻蚀氧化层和氮化层并将其转化为挥发性成分由真空系统排出。图2为传统ONO刻蚀工艺导致缺陷的剖面示意图。如图2所示，在SONOS器件的制造过程中，需要将氧化层130和氮化层120刻蚀掉而保留厚度极薄的栅极氧化层110，并且要求ONO叠层不能有翘脚或凹陷，同时不能对裸露的多晶硅栅极有任何损伤。而在传统的刻蚀工艺中，由于溴化氢HBr/C2F6的混合气体在刻蚀过程中对氮化硅和氧化硅的刻蚀选择性不高，导致栅极氧化层110被刻蚀掉或者ONO叠层有明显的翘脚问题。同时SF6的高刻蚀率和较差的各向异性刻蚀选择性，常导致多晶硅栅极140的侧壁和根部被横向刻蚀导致凹陷的缺陷，尤其是根部，不仅有凹陷而且还具有翘脚的问题。对传统的技术节点，例如0.13um器件，栅极氧化层厚度大约70-
凹陷对于0.13um的CMOS器件来说不会影响器件的性能。然而，对于65nm乃至45nm的工艺节点，栅极氧化层的厚度只有
左右，其被刻蚀掉以及多晶硅栅极根部的横向凹陷将不可避免地使器件性能降低，LDD的深度将难以控制。
发明内容
因此，本发明的目的在于提供一种半导体栅极结构的制造方法，在等离子刻蚀工艺中，通过采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体对ONO叠层进行刻蚀，以解决现有技术中栅极氧化层被刻蚀以及多晶硅栅极根部横向凹陷的问题。
为达到上述目的，本发明提供的一种半导体器件的制造方法，包括：
a提供一半导体衬底，在衬底上形成介质叠层；
b在所述第一介质层上形成多晶硅层；
c使用第一气体刻蚀所述多晶硅层形成多晶硅栅极；
d使用第二气体刻蚀所述介质叠层。
所述介质叠层为氧化物-氮化物-氧化物(ONO)叠层。
所述第二气体为四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体的等离子体。
所述混合气体中，三氟甲烷(CHF3)所占比例为5％～20％。
所述第一气体为溴化氢HBr、溴气Br2、氯气Cl2、氧气O2、氦气He2、氮气N2、氩气Ar和氖气Ne气体中至少其中之一气体的等离子体。
步骤d所述的刻蚀过程与步骤c所述刻蚀过程在相同或不同的反应室内进行。
所述反应室内压力为50-100mT。
所述反应室内射频电源输出功率为100-300W。
所述刻蚀时间10-20秒。
所述多晶硅栅极为金属栅电极。
所述金属栅电极至少包括下列中的一种：钛Ti，、钽Ta、钨W、氮化钛TiN、氮化钽TaN和氮化钨WN。
与现有技术相比，本发明具有以下优点：
本发明的栅极结构的制造方法在刻蚀SONOS器件的ONO叠层结构时，采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体作为主刻蚀气体，取代溴化氢HBr和C2F6的混合气体；采用三氟甲烷(CHF3)作为过刻蚀气体，取代CH2F2/SF6混合气体。采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体一次完成主刻蚀和过刻蚀的步骤，简化了刻蚀工艺。由于上述刻蚀气体良好的刻蚀选择性和合适的刻蚀速率，使得刻蚀气体的等离子体对ONO叠层结构的刻蚀作用得到控制和缓冲。在对极薄栅极氧化层进行刻蚀的过程中，能够精确控制刻蚀的深度，使刻蚀完美地停止在ONO的下层氧化层表面。而且能够完全消除在多晶硅栅极根部产生的凹陷现象。本发明的半导体栅极结构制造方法对于在90nm、65nm甚至45nm及以下工艺节点精确控制ONO叠层刻蚀非常有效。
附图说明
图1为SONOS器件ONO叠层结构示意图；
图2为说明传统刻蚀工艺ONO叠层结构导致缺陷的示意图；
图3和图4为说明本发明半导体器件制造方法的SONOS器件ONO叠层结构示意图；
图5为本发明半导体器件制造方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明揭示了一种半导体栅极结构的制造方法。对于65nm及以下的SONOS器件的ONO叠层结构的刻蚀具有很高的精度。本方法可以用来制造下一代低电压高密度非挥发性半导体闪存器件。
图3和图4为说明本发明半导体栅极结构制造方法的SONOS器件ONO叠层结构示意图。SONOS(silicon-oxide-nitirde-oxide-silicon硅-氧化物-氮化物-氧化物-硅)器件作为新一代非挥发性大容量半导体存储器件，其核心结构为在多晶硅栅极140和半导体衬底100之间形成的ONO叠层结构。如图3所示，首先在衬底上生长场效应晶体管的结构层，生长完晶体管结构层后利用离子注入的方法形成的有源区，其中有源区中包括源区和轻掺杂漏区(LDD)，用于防止短沟效应。衬底100对应的区域为有源区域。所述ONO叠层结构的形成过程首先在衬底100表面形成的一层栅极氧化层(oxide)110，氧化层110通常采用二氧化硅(SiO2)、氮氧化硅(SiON)等材料或其组合。本实施例中栅极氧化层110采用二氧化硅材料，厚度约为
值得注意的是，在不同的实施例中，栅极氧化层110可以采用不同的材料，采用不同的厚度。栅极介质层110的生长方法可以是任何常规真空镀膜技术，比如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等。接着，在栅极氧化层110表面形成的一层氮化层(nitirde)120，本实施例中氮化层120为氮化硅，其厚度更薄，约为
左右；然后，在氮化硅120表面形成的一层氧化层(oxide)130，氧化层130通常采用二氧化硅(SiO2)、氮氧化硅(SiON)等材料或其组合。本实施例中氧化层130采用二氧化硅材料厚度约为
在形成ONO结构之后，利用HDP-CVD(高密度等离子化学气相淀积)等工艺淀积多晶硅层。一般，多晶硅层采用掺杂多晶硅材料，厚度500-
多晶硅层可至少包括一种金属(比如钛Ti，钽Ta，钨w等)以及金属化合物(比如氮化钛TiN，氮化钽TaN，氮化钨WN等)。在接下来的工艺步骤中，利用氮氧化硅(SiON)150作为掩膜，通过光刻工艺将多晶硅层图案化。然后，采用等离子体各向异性干法刻蚀工艺，以形成被绝缘的多晶硅栅电极140。工艺的持续时间根据刻蚀时间，等离子体的特定反射波长，激光干涉，以及其它技术来控制。为刻蚀多晶硅层，采用含溴Br和氯Cl2的混合气体作为刻蚀气体。混合气体可以包括比如氯气Cl2、氧气O2、氮气N2、氦气He和氧气O2的混合气体，或者氦气-氧气He-O2，以及惰性气体或其混合气体(比如氢气Ar、氖气Ne、氦气He等等)，或其组合。在刻蚀期间，刻蚀的方向性可以通过控制阴极(也就是衬底)偏压功率来实现。通过控制偏压功率可以控制刻蚀时间。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率1000W。在上述工艺过成中，刻蚀形成由掩膜150限定的多晶硅栅极140，并通过控制刻蚀时间使刻蚀停止在ONO结构上层氧化硅130的表面。
在接下来的工艺步骤中，对ONO叠层结构进行刻蚀。ONO叠层结构包括在衬底100上形成的一层氧化硅层110，中间的氮化硅层120和上面的一层氧化硅层130。如前所述，在以往的采用等离子体干法刻蚀ONO叠层的过程中，通常是在反应室内通入刻蚀气体，在住刻蚀步骤中采用HBr/C2F6的混合气体作为刻蚀气体，在过刻蚀步骤中采用CH2F2/SF6混合气体作为刻蚀气体，在一定的温度和压力下，在等离子体生成空间中将混合气体激发成为等离子体状态对ONO结构进行刻蚀。由于HBr/C2F6的混合气体在刻蚀过程中对氮化硅和氧化硅的刻蚀选择性不高，导致栅极氧化层110被刻蚀掉或者ONO叠层有明显的翘脚问题。同时SF6的高刻蚀率和较差的各向异性刻蚀选择性，常导致多晶硅栅极140的侧壁和根部被横向刻蚀导致凹陷的缺陷，尤其是根部，不仅有凹陷而且还具有翘脚的问题。本发明的半导体器件的制造方法采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体作为主刻蚀气体，取代溴化氢HBr和C2F6的混合气体；采用三氟甲烷(CHF3)作为过刻蚀气体，取代CH2F2/SF6混合气体。本发明的半导体器件的制造方法采用四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体，对ONO的上部氧化层130和氮化层120一次完成主刻蚀和过刻蚀过程。刻蚀时的刻蚀气体还包括氧气O2、氮气N2、氦气He和氧气O2的混合气体，或者氦气一氧气He-O2，以及惰性气体或其混合气体(比如氢气Ar、氖气Ne、氦气He等等)，或其组合。四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体中，CHF3占混合气体的比例为5％～20％。等离子射频电源输出功率100-300W，衬底温度控制在20℃和80℃之间，反应室内压力控制在50-100mTorr。对ONO叠层结构的上层氧化硅130和中间层氮化硅层120的刻蚀时间控制在10～20S之间。这样，由于等离子刻蚀很好的方向性和刻蚀气体很好的刻蚀选择性，对ONO叠层结构的上层氧化硅130和中间层氮化硅层120的刻蚀过程完美地停止在ONO下层氧化硅110的表面，而且对多晶硅栅极140的根部不会造成横向刻蚀的现象，如图4所示。
图5为本发明半导体器件制造方法的流程图。如图5所示，本发明提供的半导体器件的制造方法，包括：
a提供一半导体衬底，在衬底上形成介质叠层；
b在所述第一介质层上形成多晶硅层；
c使用第一气体刻蚀所述多晶硅层形成多晶硅栅极；
d使用第二气体刻蚀所述介质叠层。
其中介质叠层为氧化物-氮化物-氧化物(ONO)叠层，步骤d中的第二气体为四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体的等离子体。在混合气体中，三氟甲烷(CHF3)所占比例为5％～20％。步骤c中的第一气体为溴化氢HBr、溴气Br2、氯气Cl2、氧气O2、氦气He2、氮气N2、氩气Ar和氖气Ne气体中至少其中之一气体的等离子体。步骤d所述的刻蚀过程与步骤c所述刻蚀过程在相同或不同的反应室内进行，反应室内压力为50-100mT，反应室内射频电源输出功率为100-300W，刻蚀时间10-20秒。所述多晶硅栅极为金属栅电极，金属栅电极至少包括下列中的一种：钛Ti，、钽Ta、钨W、氮化钛TiN、氮化钽TaN和氮化钨WN。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1、一种半导体器件的制造方法，包括：
a提供一半导体衬底，在衬底上形成介质叠层，所述介质叠层包括上层氧化硅-中间氮化硅-下层氧化硅；
b在所述介质叠层上上形成多晶硅层；
c使用第一气体刻蚀所述多晶硅层形成多晶硅栅极；
d使用第二气体对所述上层氧化硅和中间氮化硅执行主刻蚀操作；
e使用CHF3对所述中间氮化硅执行过刻蚀操作。
2、如权利要求1所述的方法，其特征在于：所述第二气体为四氟化碳(CF4)和三氟甲烷(CHF3)的混合气体的等离子体。
3、如权利要求2所述的方法，其特征在于：所述混合气体中，三氟甲烷(CHF3)所占比例为5％～20％。
4、如权利要求1所述的方法，其特征在于：所述第一气体为溴化氢HBr、溴气Br2、氯气Cl2、氧气O2、氦气He2、氮气N2、氩气Ar和氖气Ne气体中至少其中之一气体的等离子体。
5、如权利要求1、2或3所述的方法，其特征在于：步骤d所述的刻蚀过程与步骤c所述刻蚀过程在相同或不同的反应室内进行。
6、如权利要求5所述的方法，其特征在于：各所述反应室内压力为50-100mT。
7、如权利要求5所述的方法，其特征在于：所述反应室内射频电源输出功率为100-300W。
8、如权利要求5所述的方法，其特征在于：所述刻蚀时间10-20秒。
9、如权利要求1所述的方法，其特征在于：所述多晶硅栅极为金属栅电极。
10、如权利要求9所述的方法，其特征在于：所述金属栅电极至少包括下列中的一种：钛Ti，、钽Ta、钨W、氮化钛TiN、氮化钽TaN和氮化钨WN。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB200610025422XA CN100428416C (zh) | 2006-04-03 | 2006-04-03 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB200610025422XA CN100428416C (zh) | 2006-04-03 | 2006-04-03 | 半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101051610A CN101051610A (zh) | 2007-10-10 |
| CN100428416C true CN100428416C (zh) | 2008-10-22 |
Family
ID=38782924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610025422XA Expired - Fee Related CN100428416C (zh) | 2006-04-03 | 2006-04-03 | 半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100428416C (zh) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101593692B (zh) * | 2008-05-29 | 2011-05-04 | 中芯国际集成电路制造(北京)有限公司 | 刻蚀方法 |
| CN102054675B (zh) * | 2009-11-02 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | 偏移侧墙及mos晶体管的形成方法 |
| CN102386122B (zh) * | 2011-11-02 | 2017-06-09 | 上海华虹宏力半导体制造有限公司 | 采用硬掩膜形成隔离沟槽的方法 |
| CN102592990A (zh) * | 2011-11-08 | 2012-07-18 | 上海华力微电子有限公司 | 一种65/55nm产品第二侧墙刻蚀工艺 |
| CN102915911B (zh) * | 2012-09-24 | 2014-12-10 | 中国电子科技集团公司第五十五研究所 | 一种改善碳化硅台面底部的刻蚀方法 |
| CN103050396B (zh) * | 2012-12-31 | 2016-08-03 | 中微半导体设备(上海)有限公司 | 多层介质刻蚀方法 |
| CN103489757A (zh) * | 2013-10-16 | 2014-01-01 | 信利半导体有限公司 | 一种用于叠层绝缘薄膜的刻蚀方法 |
| WO2015112327A1 (en) * | 2014-01-21 | 2015-07-30 | Applied Materials, Inc. | Dielectric-metal stack for 3d flash memory application |
| CN103822812B (zh) * | 2014-03-10 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 半导体器件测试样品的制作方法 |
| CN103928310B (zh) * | 2014-04-28 | 2018-04-06 | 上海集成电路研发中心有限公司 | 打开多晶硅栅极的方法 |
| JP6454492B2 (ja) * | 2014-08-08 | 2019-01-16 | 東京エレクトロン株式会社 | 多層膜をエッチングする方法 |
| US9997366B2 (en) * | 2016-10-19 | 2018-06-12 | Lam Research Corporation | Silicon oxide silicon nitride stack ion-assisted etch |
| CN110649152A (zh) * | 2019-09-27 | 2020-01-03 | 江苏鲁汶仪器有限公司 | 一种铌基超导器件刻蚀方法 |
| CN113140505B (zh) * | 2021-03-18 | 2023-08-11 | 上海华力集成电路制造有限公司 | 通孔的制造方法 |
| CN118028775A (zh) * | 2024-02-01 | 2024-05-14 | 上海稷以科技有限公司 | 石英腔内表面sin膜的去除方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1411040A (zh) * | 2001-09-21 | 2003-04-16 | 旺宏电子股份有限公司 | 一种用于制造半导体组件的干式蚀刻方法 |
| US6660573B2 (en) * | 2001-06-29 | 2003-12-09 | Samsung Electronics Co., Ltd. | Method of forming a gate electrode in a semiconductor device and method of manufacturing a non-volatile memory device using the same |
| US20040053484A1 (en) * | 2002-09-16 | 2004-03-18 | Applied Materials, Inc. | Method of fabricating a gate structure of a field effect transistor using a hard mask |
| CN1708838A (zh) * | 2002-10-31 | 2005-12-14 | 应用材料股份有限公司 | 含硅介电材料的蚀刻方法 |
-
2006
- 2006-04-03 CN CNB200610025422XA patent/CN100428416C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6660573B2 (en) * | 2001-06-29 | 2003-12-09 | Samsung Electronics Co., Ltd. | Method of forming a gate electrode in a semiconductor device and method of manufacturing a non-volatile memory device using the same |
| CN1411040A (zh) * | 2001-09-21 | 2003-04-16 | 旺宏电子股份有限公司 | 一种用于制造半导体组件的干式蚀刻方法 |
| US20040053484A1 (en) * | 2002-09-16 | 2004-03-18 | Applied Materials, Inc. | Method of fabricating a gate structure of a field effect transistor using a hard mask |
| CN1708838A (zh) * | 2002-10-31 | 2005-12-14 | 应用材料股份有限公司 | 含硅介电材料的蚀刻方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101051610A (zh) | 2007-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100428416C (zh) | 半导体器件的制造方法 | |
| US6664160B2 (en) | Gate structure with high K dielectric | |
| US7012027B2 (en) | Zirconium oxide and hafnium oxide etching using halogen containing chemicals | |
| KR100674971B1 (ko) | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 | |
| US6632739B2 (en) | Method for fabricating a semiconductor device | |
| US20070004187A1 (en) | Method of forming self-aligned contacts and local interconnects | |
| KR100539275B1 (ko) | 반도체 장치의 제조 방법 | |
| TWI248639B (en) | Method of manufacturing a semiconductor device | |
| US20030100155A1 (en) | Method for fabricating semiconductor devices having dual gate oxide layers | |
| KR100567624B1 (ko) | 반도체 장치의 제조 방법 | |
| CN105632908A (zh) | 半导体结构形成方法 | |
| US9437705B2 (en) | Method of manufacturing a spacer for dual gate electronic memory cell and associated electronic memory cell | |
| CN100459053C (zh) | 半导体器件栅极结构的制造方法 | |
| US7307027B1 (en) | Void free interlayer dielectric | |
| US7498222B1 (en) | Enhanced etching of a high dielectric constant layer | |
| KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
| KR100800379B1 (ko) | 비휘발성 메모리 소자의 게이트 제조방법 | |
| US7060627B2 (en) | Method of decreasing charging effects in oxide-nitride-oxide (ONO) memory arrays | |
| KR101062835B1 (ko) | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 | |
| KR100672164B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100620232B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100652383B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100671607B1 (ko) | 플래시 메모리 제조방법 | |
| JP2004253571A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20060112772A (ko) | 반도체 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111108 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081022 Termination date: 20190403 |