CN103928310B - 打开多晶硅栅极的方法 - Google Patents

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Abstract

本发明公开了一种打开多晶硅栅极的方法，属于半导体技术领域。该方法包括：对硅片表面的金属前介质膜进行处理，使硅片上的金属前介质膜平坦化；根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极。选择性刻蚀工艺可以有效地控制刻蚀量，在实现多晶硅栅极被充分打开的同时保证一定的表面平整度，并不影响后续的薄膜沉积工艺，因此，解决了现有技术中单纯使用化学机械研磨抛光工艺打开栅极导致的晶片表面缺陷、切应力对栅极栈堆的负面影响，避免了多晶硅栅极的变形，提高了产品的良率。

Description

打开多晶硅栅极的方法
技术领域
本发明属于半导体技术领域，具体地说，涉及一种打开多晶硅栅极的方法。
背景技术
多晶硅-二氧化硅-硅作为标准的场效应管(MOSFET)栅极栈堆结构，长期应用于超大规模集成电路(ULSIC)制造，并一直遵循着摩尔定律，栅极栈堆尺寸不断缩小，栅极氧化层厚度不断减薄。然而近些年，栅极氧化层厚度已减薄至物理极限，由此导致实现太薄的SiO2介质膜层遇到了无法克服的技术难题。因此，业界普遍在32nm及以下技术开始采用金属-高介电常数介质-硅的新型栅极栈堆结构，以进一步减薄有效栅氧厚度，提高器件性能，且具有与传统栅极结构接近的可靠性。金属-高介电常数介质-硅技术有效的推动了了CMOS技术向32nm及以下技术代前进。
金属-高介电常数介质-硅技术主要有两大技术方案，即前栅极Gate-first工艺和后栅极Gate-last工艺。前栅极Gate-first工艺是在对硅片进行漏/源区离子注入操作以及随后的退火工步完成之前便生成金属栅极。后栅极Gate-last工艺是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极。
目前，后栅极Gate-last工艺制造的芯片，功耗更低、漏电更少，高频(即高性能)运行状态也更稳定，因此，业界已经公认Gate-last技术方案具备可持续应用潜力，满足32nm及以下技术代、甚至新器件结构FinFET的技术要求。
后栅极Gate-last工艺类似大马士革技术，先完成了所有前道器件工艺；再沉积金属前介质；然后采用化学机械抛光工艺将多晶硅栅极打开，采用刻蚀工艺将多晶硅去除；接着进行高介电常数介质和双金属电极的沉积工艺；最后采用化学机械抛光工艺将表面金属磨掉，实现金属栅极之间的隔离。该技术避开源/漏高温工艺再沉积金属电极，对nMOS管和pMOS管采用不同的金属电极材料，达到对阈值电压的有效控制。但其引入了牺牲栅电极技术，工艺较复杂，成本较高。
在上述打开多晶硅栅极的过程中，利用选择合适的研磨液进行化学机械抛光工艺来实现。其存在如下技术缺陷：
(1)多晶硅上方有多层介质膜，包括SiO2硬掩膜、Si3N4高应力膜、掺杂SiO2金属前介质膜。因此，在抛光的过程中，化学机械抛光工艺很难控制二氧化硅、氮化硅和多晶硅的抛除选择比，可能造成表面缺陷，影响产品的良率。
(2)化学机械抛光工艺的切应力可能对栅极栈堆有负面影响，甚至降低应变工程(Strain silicon)提高迁移率的实际效果。同时，高的切应力还可能引起多晶硅栅极变形，增加后续清洗工艺和沉积工艺的难度。
发明内容
本发明所要解决的技术问题是提供一种打开多晶硅栅极的方法，用以解决现有技术中单纯使用化学机械研磨抛光工艺打开栅极导致的晶片表面缺陷、切应力对栅极栈堆的负面影响，避免多晶硅栅极的变形，提高产品的良率。
为了解决上述技术问题，本发明提供了一种打开多晶硅栅极的方法，其包括：
对硅片表面的金属前介质膜进行化学机械抛光处理，使硅片上的金属前介质膜平坦化，并使平坦化后的所述金属前介质膜预留设定的厚度，向后续选择性刻蚀提供工艺窗口；
根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极；其中，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜进行刻蚀，以停留在与所述金属前介质膜相邻的一层介质膜上。
优选地，在本发明的一实施例中，所述平坦化后的所述金属前介质膜预留设定的厚度为60～100纳米。
优选地，在本发明的一实施例中，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：
根据设定的刻蚀工艺参数，对与所述金属前介质膜相邻的一层介质膜进行刻蚀处理，停留在与所述硅片中的多晶硅栅极相邻的一层介质膜上。
优选地，在本发明的一实施例中，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：
根据设定的刻蚀工艺参数，对与所述硅片中的多晶硅栅极相邻的一层介质膜进行刻蚀处理，停留在所述硅片中的多晶硅栅极表面，以打开所述硅片中的所述多晶硅栅极。
优选地，在本发明的一实施例中，所述设定的刻蚀工艺参数包括：为达到所需刻蚀选择比设定的刻蚀气体组分及其流量、刻蚀功率、刻蚀气压。
优选地，在本发明的一实施例中，所述刻蚀选择比大于25:1，所述刻蚀气体组分及其流量为：3-7sccm的CF4、1-4sccm的C4F8、200-250sccm的CO和400-500sccm的Ar，所述刻蚀功率为2000-3000瓦，所述刻蚀气压为30-50mtorr。
优选地，在本发明的一实施例中，所述刻蚀选择比大于15:1，所述刻蚀气体组分及其流量为：5-9sccm的H2、4-8sccm的CH3F、80-130sccm的N2和400-500sccm的Ar，所述刻蚀功率为800-1200瓦，所述刻蚀气压为60-80mtorr。
优选地，在本发明的一实施例中，所述刻蚀选择比大于25:1，所述刻蚀气体组分及其流量为：2-6sccm的CF4、2-5sccm的C4F8、220-300sccm的CO和400-500sccm的Ar，所述刻蚀功率为1500-2500瓦，所述刻蚀气压为35-55mtorr。
与现有的方案相比，根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极。选择性刻蚀工艺可以有效地控制刻蚀量，在实现多晶硅栅极被充分打开的同时保证一定的表面平整度，并不影响后续的薄膜沉积工艺，因此，解决了现有技术中单纯使用化学机械研磨抛光工艺打开栅极导致的晶片表面缺陷、切应力对栅极栈堆的负面影响，避免了多晶硅栅极的变形，提高了产品的良率。
附图说明
图1为本发明实施例一打开多晶硅栅极的方法流程示意图；
图2为本发明实施例一中未平坦化之前晶片结构示意图；
图3为本发明实施例一中平坦化后晶片结构示意图；
图4为本发明实施例一中步骤S102的具体流程示意图；
图5为本发明实施例一中经过步骤S112刻蚀后的晶片结构示意图；
图6为本发明实施例一中经过步骤S122刻蚀后的晶片结构示意图；
图7为本发明实施例一中经过步骤S132刻蚀后的晶片结构示意图。
具体实施方式
以下结合附图和优选实施例对本发明的技术方案进行详细地阐述。应该理解，以下列举的实施例仅用于说明和解释本发明，而不构成对本发明技术方案的限制。
本发明下述实施例中，根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极。选择性刻蚀工艺可以有效地控制刻蚀量，在实现多晶硅栅极被充分打开的同时保证一定的表面平整度，并不影响后续的薄膜沉积工艺，因此，解决了现有技术中单纯使用化学机械研磨抛光工艺打开栅极导致的晶片表面缺陷、切应力对栅极栈堆的负面影响，避免了多晶硅栅极的变形，提高了产品的良率。
本发明的核心思想：
本发明下述实施例提供的打开多晶硅栅极的方法，其核心为：首先，对硅片表面的金属前介质膜进行化学机械抛光工艺，使硅片上的金属前介质膜平坦化；之后，根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极。
上述核心思想中，所述设定的刻蚀工艺参数可以包括：为达到所需刻蚀选择比设定的刻蚀气体组分及其流量、刻蚀功率、刻蚀气压。
上述核心思想中，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀可以包括对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的每层介质膜进行先后刻蚀处理，或者，如果具备了选择性的刻蚀某一层或者若干层介质膜的工艺窗口话，则仅选择性的刻蚀某一层或者若干层介质膜进行刻蚀处理。详细请参加下述实施例相关说明。
图1为本发明实施例一打开多晶硅栅极的方法流程示意图；如图1所示，其可以包括：
S101、对硅片表面的金属前介质膜进行化学机械抛光工艺，使硅片上的金属前介质膜平坦化；
金属前介质膜(Pre Metal Dieletric，简称PMD)的作用是提供器件和互连金属层间的隔离层以及使器件免受杂质粒子污染的保护层。该金属前介质膜中通常为有掺杂的SiO2，比如掺杂有硼、磷、氟等非金属。
图2为本发明实施例一中未平坦化之前晶片结构示意图；如图2所示，衬底101之上分别为Si3N4高应力介质膜层101、栅极结构102、SiO2硬掩膜介质膜层103、金属前介质膜104。其中，金属前介质膜104凸凹不平。
本实施例中，为了向后续所述选择性刻蚀提供工艺窗口，在对硅片表面的金属前介质膜PMD进行化学机械抛光(Chemical-Mechanical Planarization,CMP)工艺时，减薄金属前介质，平坦化后的所述金属前介质膜预留设定的厚度，比如，在抛光处理后，控制在多晶硅栅极上方的金属前介质厚度为60～100纳米，参见图3，图3为本发明实施例一中平坦化后晶片结构示意图。
S102、根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极。
本实施例中，所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜从下到上包括：SiO2硬掩膜介质膜层、Si3N4高应力介质膜层。但是，需要说明的是，所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜不局限于SiO2硬掩膜介质膜层、Si3N4高应力介质膜层，也可以包括其他膜层。
刻蚀工艺包括干法刻蚀和湿法刻蚀，不同的刻蚀工艺对应不同的刻蚀工艺参数，不同的刻蚀设备对应不同的刻蚀参数，不同的被刻蚀膜层对应不同的刻蚀工艺参数。因此，在设定刻蚀工艺参数时，可以结合具体的刻蚀工艺、刻蚀设备、被刻蚀膜层来进行综合设定。
本实施例的步骤102中，以干法刻蚀工艺、LAM公司的刻蚀机台为例进行说明。
本实施例的步骤102中，以对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的每层介质膜进行先后刻蚀处理为例进行说明。
参见图4，图4为本发明实施例一中步骤S102的具体流程示意图，其可以具体包括：
步骤S112、根据设定的对金属前介质膜进行刻蚀的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜进行刻蚀，以停留在与所述金属前介质膜相邻的Si3N4高应力介质膜层上；
本实施例在对平坦化处理后的所述金属前介质膜进行刻蚀时，可以设置一组刻蚀工艺参数，使得SiO2/Si3N4刻蚀选择比大于25:1，以在该设置下，对金属前介质膜和Si3N4高应力介质膜层进行刻蚀。为达到该刻蚀选择比，所述刻蚀气体组分及其流量为：3-7sccm的CF4、1-4sccm的C4F8、200-250sccm的CO和400-500sccm的Ar，所述刻蚀功率为2000-3000瓦，所述刻蚀气压为30-50mtorr。参见图5，图5为本发明实施例一中经过步骤S112刻蚀后的晶片结构示意图。
步骤S122、根据设定的对与所述金属前介质膜相邻的Si3N4高应力介质膜层进行刻蚀的刻蚀工艺参数，对与所述金属前介质膜相邻的Si3N4高应力介质膜层进行刻蚀处理，停留在与所述硅片中的多晶硅栅极相邻的SiO2硬掩膜介质膜层上；
本实施例中，在对与所述金属前介质膜相邻的Si3N4高应力介质膜层进行刻蚀处理时，可设置另一组刻蚀工艺参数，使得Si3N4高应力介质膜层、SiO2介质膜层的刻蚀选择比大于15:1，其中，SiO2介质膜包括SiO2硬掩膜介质膜层和金属前介质膜。为达到该刻蚀选择比，所述刻蚀气体组分及其流量为：5-9sccm的H2、4-8sccm的CH3F、80-130sccm的N2和400-500sccm的Ar，所述刻蚀功率为800-1200瓦，所述刻蚀气压为60-80mtorr，参见图6，图6为本发明实施例一中经过步骤S122刻蚀后的晶片结构示意图。
步骤S132、根据设定的对与所述硅片中的多晶硅栅极相邻的SiO2介质膜层进行刻蚀的刻蚀工艺参数，对与所述硅片中的多晶硅栅极相邻的SiO2介质膜层进行刻蚀处理，停留在所述硅片中的多晶硅栅极表面，以打开所述硅片中的所述多晶硅栅极。
本实施例中，在对与所述硅片中的多晶硅栅极相邻的SiO2介质膜层进行刻蚀处理时，可设置再一组刻蚀工艺参数中，使SiO2介质膜层、多晶硅的所述刻蚀选择比大于25:1，以及使SiO2介质膜层、Si3N4高应力介质膜层的所述刻蚀选择比大于25:1，其中，SiO2介质膜包括SiO2硬掩膜介质膜层和金属前介质膜。为达到这两个刻蚀选择比，所述刻蚀气体组分及其流量为：2-6sccm的CF4、2-5sccm的C4F8、220-300sccm的CO和400-500sccm的Ar，所述刻蚀功率为1500-2500瓦，所述刻蚀气压为35-55mtorr，参见图7，图7为本发明实施例一中经过步骤S132刻蚀后的晶片结构示意图。
上述流量中，sccm是体积流量单位，其英文全称：standard-statecubiccentimeter per minute,中文释义为：标况毫升每分。Torr是压强单位,中文释义：托，mTorr表示毫托。
上述步骤S112-S132中，可以但不局限于调节刻蚀气体和刻蚀功率来优化刻蚀选择比，通过终点检测技术(end point detection，简称EPD)和刻蚀时间来精确控制介质刻蚀量，从而控制刻蚀的停留介质膜层。
需要说明的是，在本发明的另外一实施例中，如果在步骤S122刻蚀之前，已经通过其他工艺使晶圆的结构如5所示，那么步骤S102只要可以包括步骤S122和S132即可。
类似地，在本发明的再一实施例中，如果在步骤S132刻蚀之前，已经通过其他工艺使晶圆的结构如6所示，那么步骤S102只要包括S132即可。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种打开多晶硅栅极的方法，其特征在于，包括：
对硅片表面的金属前介质膜进行化学机械抛光处理，使硅片上的金属前介质膜平坦化，并使平坦化后的所述金属前介质膜预留设定的厚度，向后续选择性刻蚀提供工艺窗口；
根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀，以打开所述硅片中的所述多晶硅栅极；其中，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：根据设定的刻蚀工艺参数，对平坦化处理后的所述金属前介质膜进行刻蚀，以停留在与所述金属前介质膜相邻的一层介质膜上。
2.根据权利要求1所述的方法，其特征在于，所述平坦化后的所述金属前介质膜预留设定的厚度为60～100纳米。
3.根据权利要求1所述的方法，其特征在于，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：
根据设定的刻蚀工艺参数，对与所述金属前介质膜相邻的一层介质膜进行刻蚀处理，停留在与所述硅片中的多晶硅栅极相邻的一层介质膜上。
4.根据权利要求1所述的方法，其特征在于，所述对平坦化处理后的所述金属前介质膜与所述硅片中的多晶硅栅极之间的多层介质膜进行选择性刻蚀包括：
根据设定的刻蚀工艺参数，对与所述硅片中的多晶硅栅极相邻的一层介质膜进行刻蚀处理，停留在所述硅片中的多晶硅栅极表面，以打开所述硅片中的所述多晶硅栅极。
5.根据权利要求1所述的方法，其特征在于，所述设定的刻蚀工艺参数包括：为达到所需刻蚀选择比设置的刻蚀气体组分及其流量、刻蚀功率、刻蚀气压。
6.根据权利要求5所述的方法，其特征在于，所述刻蚀选择比大于25:1，所述刻蚀气体组分及其流量为：3-7sccm的CF4、1-4sccm的C4F8、200-250sccm的CO和400-500sccm的Ar，所述刻蚀功率为2000-3000瓦，所述刻蚀气压为30-50mtorr。
7.根据权利要求5所述的方法，其特征在于，所述刻蚀选择比大于15:1，所述刻蚀气体组分及其流量为：5-9sccm的H2、4-8sccm的CH3F、80-130sccm的N2和400-500sccm的Ar，所述刻蚀功率为800-1200瓦，所述刻蚀气压为60-80mtorr。
8.根据权利要求5所述的方法，其特征在于，所述刻蚀选择比大于25:1，所述刻蚀气体组分及其流量为：2-6sccm的CF4、2-5sccm的C4F8、220-300sccm的CO和400-500sccm的Ar，所述刻蚀功率为1500-2500瓦，所述刻蚀气压为35-55mtorr。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928310B (zh) * 2014-04-28 2018-04-06 上海集成电路研发中心有限公司 打开多晶硅栅极的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051610A (zh) * 2006-04-03 2007-10-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN102044437A (zh) * 2009-10-21 2011-05-04 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102569050A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN102737974A (zh) * 2011-04-12 2012-10-17 台湾积体电路制造股份有限公司 制造多个栅极结构的方法
CN103681844A (zh) * 2012-09-17 2014-03-26 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US6180501B1 (en) * 1999-10-14 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method to fabricate a double-polysilicon gate structure for a sub-quarter micron self-aligned-titanium silicide process
JP5548224B2 (ja) * 2012-03-16 2014-07-16 富士フイルム株式会社 半導体基板製品の製造方法及びエッチング液
CN103928310B (zh) * 2014-04-28 2018-04-06 上海集成电路研发中心有限公司 打开多晶硅栅极的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051610A (zh) * 2006-04-03 2007-10-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN102044437A (zh) * 2009-10-21 2011-05-04 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102569050A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN102737974A (zh) * 2011-04-12 2012-10-17 台湾积体电路制造股份有限公司 制造多个栅极结构的方法
CN103681844A (zh) * 2012-09-17 2014-03-26 中国科学院微电子研究所 半导体器件及其制造方法

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