CN106024622B - 自对准硅化物阻挡层的制造方法 - Google Patents
自对准硅化物阻挡层的制造方法 Download PDFInfo
- Publication number
- CN106024622B CN106024622B CN201610596123.5A CN201610596123A CN106024622B CN 106024622 B CN106024622 B CN 106024622B CN 201610596123 A CN201610596123 A CN 201610596123A CN 106024622 B CN106024622 B CN 106024622B
- Authority
- CN
- China
- Prior art keywords
- barrier layer
- self
- aligned silicide
- silicide barrier
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 92
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 90
- 230000004888 barrier function Effects 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 29
- 230000008569 process Effects 0.000 claims abstract description 28
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000001301 oxygen Substances 0.000 claims abstract description 20
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 7
- 239000008367 deionised water Substances 0.000 claims description 4
- 229910021641 deionized water Inorganic materials 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 230000008439 repair process Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 6
- 229920000642 polymer Polymers 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 10
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052914 metal silicate Inorganic materials 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229920002449 FKM Polymers 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种自对准硅化物阻挡层的制造方法,采用不大于180W的刻蚀功率以及5sccm~7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀,可以减少刻蚀过程中的等离子体损伤,降低刻蚀产生的聚合物向半导体衬底边缘的扩散,达到兼顾刻蚀速率和刻蚀均匀性的效果,从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层,以避免器件性能设计指标偏移,提高产品良率。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种自对准硅化物阻挡层的制造方法。
背景技术
在半导体器件制造过程中,在形成半导体器件层之后,需要在特定区域形成金属硅化物,用于降低接触电阻。在此过程中,通常需要采用自对准硅化物生成阻挡层(Self-aligned silicide block layer,SAB)来保护半导体器件层上不需要形成金属硅化物的区域。业界目前广泛使用的自对准硅化物方案有氧化硅型SAB层和氧化硅/氮化硅组合型SAB层。
按照半导体器件的制备工艺,在自对准硅化物阻挡层形成之后,要对其进行干法等离子体刻蚀,从而使其达到预设定的图案和厚度。图1为一种用于自对准硅化物阻挡层刻蚀的典型的反应腔体的剖面结构示意图,晶圆20下面是提供静电吸引的下电极11(ESC),晶圆20旁边有通过橡胶盘(viton disk)15与下电极11密封连接的三条聚焦环(foucus ring)12、13、14,三条聚焦环的主要用于聚焦等离子体,使等离子体尽量用来刻蚀而不被抽走,以及改善晶圆边缘的刻蚀速率。在反应腔体中进行自对准硅化物阻挡层刻蚀过程中,如果采用较高的刻蚀功率,例如大于300W,则自对准硅化物阻挡层的蚀刻速率较快,但是这会使得反应腔体壁以及晶圆20顶部的聚焦环12(top ring)的温度比晶圆20高,刻蚀产生的聚合物(polymer)会扩散到晶圆20的边缘,造成晶圆20中间区域和边缘区域之间存在较大的厚度差,导致后续制程无法完全去除某些区域的自对准硅化物阻挡层,使得该区域无法形成金属硅化物,造成器件失效,或者造成某些器件区产生等离子体损伤(plasma damage),使得器件性能偏移设计指标(例如阈值电压偏移),这都会严重影响到最终器件的性能以及良率。
因此,需要一种新的自对准硅化物阻挡层的制造方法,能够消除高功率干法刻蚀产生的缺陷,得到均匀的、性能良好的自对准硅化物阻挡层。
发明内容
本发明的目的在于提供一种自对准硅化物阻挡层的制造方法,能够消除高功率干法刻蚀产生的等离子体损伤缺陷,得到均匀的、性能良好的自对准硅化物阻挡层,以避免器件性能设计指标偏移,提高产品良率。
为解决上述问题,本发明提出一种自对准硅化物阻挡层的制造方法,包括以下步骤:
提供半导体衬底,在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层;
以所述图形化光阻层为掩膜,采用功率不大于180W、氧气流量为5sccm~7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层,以形成图形化的自对准硅化物阻挡层。
进一步的,所述干法刻蚀工艺中,在射频电极的两极之间施加强度为0的磁场。
进一步的,所述自对准硅化物阻挡层为富硅氧化物(silicon rich oxide,SRO),正硅酸乙酯(TEOS),氧化硅(SiO2),氮化硅(SiN),氮氧化硅(SiON),或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-氮化物-氧化物(ONO)结构。
进一步的,所述自对准硅化物阻挡层的厚度为
进一步的,在所述半导体衬底表面上形成自对准硅化物阻挡层之后、形成所述图形化光阻层之前,对具有所述自对准硅化物阻挡层的半导体衬底进行去离子水清洗,并进行退火处理。
进一步的,在形成图形化的自对准硅化物阻挡层之后,采用灰化工艺去除所述图形化光阻层并对灰化工艺后的器件进行湿法清洗。
进一步的,所述半导体衬底上已形成有多晶硅栅极,且所述多晶硅栅极两侧的半导体衬底中已形成有源区和漏区,所述图形化的自对准硅化物阻挡层暴露出所述源区和漏区以及所述多晶硅栅极。
进一步的,提供所述半导体衬底的过程包括:
在半导体衬底上定义有源区和隔离区;在有源区的表面依次形成栅氧化层、多晶硅栅极,以及位于栅氧化层和多晶硅栅极两侧的侧墙;以所述多晶硅栅极和侧墙为掩膜,对所述多晶硅栅极两侧的有源区进行源漏区离子掺杂,形成源区和漏区;进行高温热退火处理,对源区和漏区的离子进行激活并对源区和漏区的晶格进行修复。
进一步的,所述干法刻蚀工艺中,采用功率为120W~180W。
进一步的,所述干法刻蚀工艺中,采用功率为150W。
与现有技术相比,本发明的技术方案具有以下效果:
1、采用不大于180W的刻蚀功率以及5sccm~7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀,可以减少刻蚀过程中的等离子体损伤,降低刻蚀产生的聚合物向半导体衬底边缘的扩散,达到兼顾刻蚀速率和刻蚀均匀性的效果,从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层,以避免器件性能设计指标偏移,提高产品良率。
2、此外,在刻蚀过程中施加0磁场,可以进一步减少刻蚀过程中等离子体向半导体衬底边缘的聚集,进一步减少刻蚀过程中的等离子体损伤,提高器件性能和产品良率。
附图说明
图1是现有的一种用于自对准硅化物阻挡层刻蚀的典型的反应腔体的剖面结构示意图;
图2是本发明具体实施例的自对准硅化物阻挡层的制造方法流程图;
图3A至3B是本发明具体实施例的自对准硅化物阻挡层的制造方法中的器件结构剖面示意图;
图4是本发明具体实施例的自对准硅化物阻挡层的制造过程中测试出的氧气流量与刻蚀速率、均一性的关系曲线图。
具体实施方式
为使本发明的目的、特征更明显易懂,下面结合附图对本发明的具体实施方式作进一步的说明,然而,本发明可以用不同的形式实现,不应只是局限在所述的实施例。
请参考图2,本发明提供一种自对准硅化物阻挡层的制造方法,包括以下步骤:
S1,提供半导体衬底,在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层;
S2,以所述图形化光阻层为掩膜,采用功率不大于180W、氧气流量为5sccm~7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层,以形成图形化的自对准硅化物阻挡层。
请参考图3A,在步骤S1中,提供的半导体衬底300表面上形成有多晶硅栅极304,且所述多晶硅栅极304两侧的半导体衬底300中已形成有源区306和漏区307,提供所述半导体衬底300的过程具体包括:
首先,通过在半导体衬底300中注入杂质离子形成阱区,来定义有源区;
然后,在有源区两侧的区域制作浅沟槽隔离区301,浅沟槽隔离区301的上表面高度可以高于半导体衬底300;
接着,在具有有源区的半导体衬底300表面上,顺序形成栅氧化层303、多晶硅栅极304以及位于栅氧化层303和多晶硅栅极304两侧的侧墙305;
然后,以多晶硅栅极304和侧墙305为掩膜,对多晶硅栅极304两侧的有源区进行源漏区离子注入,形成源区306、漏区307。
接着,进行高温热退火处理,对源区306、漏区307中的离子进行激活并对源区306、漏区307的晶格进行修复。
请继续参考图3A,在步骤S1中,在具有源区306、漏区307以及多晶硅栅极304的半导体衬底300表面依次形成自对准硅化物阻挡层308以及图形化光阻层309,具体过程包括:
首先,利用化学气相沉积(CVD)等方法在具有源区306、漏区307以及多晶硅栅极304的半导体衬底300表面形成一层自对准硅化物阻挡层308(即SAB DEP工艺),所述自对准硅化物阻挡层308可以为富硅氧化物(silicon rich oxide,SRO),正硅酸乙酯(TEOS),氧化硅(SiO2),氮化硅(SiN),氮氧化硅(SiON),或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-氮化物-氧化物(ONO)堆叠结构,例如采用单硅烷(SiH4)、氧气(O2)和稀有气体如氩(Ar)的气体混合物作为制备气体,并将SiH4和O2的比率设置成高于形成常规氧化硅的所用比率,来通过等离子体化学气相沉积方法在半导体衬底300表面形成一层富硅氧化物作为自对准硅化物阻挡层308;或者可以使用如二硅烷(Si2H6)气体和四乙氧基硅烷(TEOS)气体取代单硅烷气体,使用含氧气体如一氧化二氮(N2O)气体或者臭氧(O3)取代氧气,来通过等离子体化学气相沉积方法在半导体衬底300表面形成一层常规氧化硅作为自对准硅化物阻挡层308;
接着,对具有所述自对准硅化物阻挡层308的半导体衬底300进行去离子水清洗,并进行快速退火处理,其中去离子水清洗可以去除沉积的自对准硅化物阻挡层308表面的杂质等,快速热退火工艺可以使自对准硅化物阻挡层308变得致密,其中自对准硅化物阻挡层308的厚度可以为例如为
然后,在自对准硅化物阻挡层308表面上涂覆光刻胶,以覆盖自对准硅化物阻挡层308的表面,经曝光、显影工艺后,去除多余光刻胶,于自对准硅化物阻挡层308的表面上形成图形化光阻层309(SAB Photo工艺),且该图形化光阻层309定义了半导体衬底300上用于生成自对准金属硅化物的位置,即覆盖在半导体衬底300的非自对准金属硅化物区域上方的自对准硅化物阻挡层308上。
请参考图3B,以图形化光阻层309为掩膜,对其下方的自对准硅化物阻挡层308进行氧等离子体干法刻蚀,以获得图形化的自对准硅化物阻挡层,具体地:在氧化物刻蚀腔(oxide etch chamber)内经辉光放电生成氧气等离子体,并用所述氧气等离子体对自对准硅化物阻挡层308进行轰击,以完成反应离子刻蚀,同时起到清除光刻胶浮渣的作用。氧等离子体干法刻蚀工艺中,氧气的流量为5sccm~7sccm,功率不大于180W,例如为120W~180W,在射频电极的两极之间施加的磁场(B-Field)为0。如图4所示,经测试,采用该工艺条件,氧等离子体轰击对晶圆片造成的等离子体损伤小,且刻蚀选择比较高,能够兼顾自对准硅化物阻挡层308的刻蚀速率(ER)以及刻蚀均一性(3-sigma),从而能够得到均匀的、性能良好的图形化的自对准硅化物阻挡层,以避免器件性能设计指标偏移,提高产品良率。例如,在氧气的流量为5sccm,功率为150W,磁场为0的干法刻蚀工艺条件下,自对准硅化物阻挡层308的刻蚀速率(ER)为刻蚀均一性(3-sigma)为13%;在氧气的流量为7sccm,功率为150W,磁场为0的干法刻蚀工艺条件下,自对准硅化物阻挡层308的刻蚀速率(ER)为刻蚀均一性(3-sigma)为10%;而在氧气的流量为3sccm,功率为150W,磁场为0的干法刻蚀工艺条件下,自对准硅化物阻挡层308的刻蚀速率(ER)为刻蚀均一性(3-sigma)为30%;在氧气的流量为10sccm,功率为150W,磁场为0的干法刻蚀工艺条件下,自对准硅化物阻挡层308的刻蚀速率(ER)为刻蚀均一性(3-sigma)为18%。
本实施例中步骤S2对自对准硅化物阻挡层308的氧等离子体干法刻蚀可以将自对准硅化物阻挡层308完全刻蚀到位,也可以仅仅去除大部分多余自对准硅化物阻挡层308,并未完全打开自对准硅化物阻挡层308,因此获得的图形化的自对准硅化物阻挡层可以完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面,也可以还未完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面。
之后,可以采用灰化工艺(ashing)去除所述图形化光阻层309(即干法去胶过程),并对灰化工艺后的器件进行湿法清洗(即湿法去胶过程),以去除残留的图形化光阻层309以及刻蚀自对准硅化物阻挡层308产生的残留物。优选的,当步骤S2中图形化的自对准硅化物阻挡层308未完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面时,在湿法清洗之后,可以继续采用稀氢氟酸(DHF)湿法刻蚀对图形化的自对准硅化物阻挡层308进行快速刻蚀,以彻底去除多余自对准硅化物阻挡层308,完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面。
之后,可以在图形化的自对准硅化物阻挡层表面以及暴露出的半导体层衬底300表面依次沉积TiN或TaN粘附层、金属层,并于退火工艺后去除多余的金属层,从而在暴露出的半导体层衬底300表面上形成自对准金属硅化物。其中沉积的金属层的材料可以包括Ti、Ta、Ni、Pt、Co、W、Mn中的一种或多种。
综上所述,本发明的自对准硅化物阻挡层的制造方法,采用不大于180W的刻蚀功率以及5sccm~7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀,可以减少刻蚀过程中的等离子体损伤,降低刻蚀产生的聚合物向半导体衬底边缘的扩散,达到兼顾刻蚀速率和刻蚀均匀性的效果,从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层,以避免器件性能设计指标偏移,提高产品良率。此外,在刻蚀过程中施加0磁场,可以进一步减少刻蚀过程中等离子体向半导体衬底边缘的聚集,进一步减少刻蚀过程中的等离子体损伤,提高器件性能和产品良率。
显然,本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种自对准硅化物阻挡层的制造方法,其特征在于,包括以下步骤:
提供半导体衬底,在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层;
以所述图形化光阻层为掩膜,采用功率不大于180W、氧气流量为5sccm~7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层,以形成图形化的自对准硅化物阻挡层;
在所述半导体衬底表面上形成自对准硅化物阻挡层之后、形成所述图形化光阻层之前,对具有所述自对准硅化物阻挡层的半导体衬底进行去离子水清洗,并进行退火处理。
2.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,所述干法刻蚀工艺中,在射频电极的两极之间施加强度为0的磁场。
3.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,所述自对准硅化物阻挡层为富硅氧化物,正硅酸乙酯,氧化硅,氮化硅,氮氧化硅,或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-氮化物-氧化物结构。
4.如权利要求1或3所述的自对准硅化物阻挡层的制造方法,其特征在于,所述自对准硅化物阻挡层的厚度为
5.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,在形成图形化的自对准硅化物阻挡层之后,采用灰化工艺去除所述图形化光阻层并对灰化工艺后的器件进行湿法清洗。
6.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,所述半导体衬底上已形成有多晶硅栅极,且所述多晶硅栅极两侧的半导体衬底中已形成有源区和漏区,所述图形化的自对准硅化物阻挡层暴露出所述源区和漏区以及所述多晶硅栅极。
7.如权利要求6所述的自对准硅化物阻挡层的制造方法,其特征在于,提供所述半导体衬底的过程包括:
在半导体衬底上定义有源区和隔离区;在有源区的表面依次形成栅氧化层、多晶硅栅极,以及位于栅氧化层和多晶硅栅极两侧的侧墙;以所述多晶硅栅极和侧墙为掩膜,对所述多晶硅栅极两侧的有源区进行源漏区离子掺杂,形成源区和漏区;进行高温热退火处理,对源区和漏区的离子进行激活并对源区和漏区的晶格进行修复。
8.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,所述干法刻蚀工艺中,采用功率为120W~180W。
9.如权利要求1所述的自对准硅化物阻挡层的制造方法,其特征在于,所述干法刻蚀工艺中,采用功率为150W。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610596123.5A CN106024622B (zh) | 2016-07-27 | 2016-07-27 | 自对准硅化物阻挡层的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610596123.5A CN106024622B (zh) | 2016-07-27 | 2016-07-27 | 自对准硅化物阻挡层的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106024622A CN106024622A (zh) | 2016-10-12 |
CN106024622B true CN106024622B (zh) | 2019-04-19 |
Family
ID=57115387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610596123.5A Active CN106024622B (zh) | 2016-07-27 | 2016-07-27 | 自对准硅化物阻挡层的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106024622B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108630659B (zh) * | 2017-03-15 | 2020-05-15 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的检测结构及其制备方法、检测方法 |
CN107492484A (zh) * | 2017-08-15 | 2017-12-19 | 上海华虹宏力半导体制造有限公司 | Sab层图形结构的制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101834131A (zh) * | 2010-02-05 | 2010-09-15 | 上海宏力半导体制造有限公司 | 金属硅化物阻挡结构形成方法 |
CN102446857A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种用于提高半导体器件性能的硅化物掩模刻蚀方法 |
CN103441072A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 用于硅化物阻挡氧化物层的刻蚀方法 |
CN105742237A (zh) * | 2016-02-26 | 2016-07-06 | 上海华力微电子有限公司 | 双结构接触孔同步刻蚀工艺 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040028245A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
2016
- 2016-07-27 CN CN201610596123.5A patent/CN106024622B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101834131A (zh) * | 2010-02-05 | 2010-09-15 | 上海宏力半导体制造有限公司 | 金属硅化物阻挡结构形成方法 |
CN102446857A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种用于提高半导体器件性能的硅化物掩模刻蚀方法 |
CN103441072A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 用于硅化物阻挡氧化物层的刻蚀方法 |
CN105742237A (zh) * | 2016-02-26 | 2016-07-06 | 上海华力微电子有限公司 | 双结构接触孔同步刻蚀工艺 |
Also Published As
Publication number | Publication date |
---|---|
CN106024622A (zh) | 2016-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101691717B1 (ko) | 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법 | |
US20080045022A1 (en) | Semiconductor Device Manufacturing Method | |
RU2498446C2 (ru) | Способ получения многослойной затворной структуры и ее устройство | |
US20130005081A1 (en) | METHOD OF IGZO AND ZNO TFT FABRICATION WITH PECVD SiO2 PASSIVATION | |
TW201438110A (zh) | 調整低溫多晶矽電晶體閥值電壓的方法 | |
US20040214448A1 (en) | Method of ashing a photoresist | |
CN104183477B (zh) | 一种制作半导体器件的方法 | |
JP2007096002A (ja) | 半導体装置の製造方法および半導体装置 | |
CN106024622B (zh) | 自对准硅化物阻挡层的制造方法 | |
US6686237B1 (en) | High precision integrated circuit capacitors | |
WO2013181905A1 (zh) | 晶体管、阵列基板及其制造方法、液晶面板和显示装置 | |
CN103545185A (zh) | 一种采用伪栅极制造半导体器件的方法 | |
CN109962018A (zh) | 半导体结构及其制造方法 | |
TWI584375B (zh) | 提高氧化物蝕刻選擇性的方法 | |
CN109300781B (zh) | Ono膜层的制造方法 | |
CN105742177A (zh) | 一种去除虚拟栅极介质层的方法 | |
TWI255016B (en) | Method of manufacturing flash memory devices | |
CN106847745A (zh) | 一种低温多晶硅基板的制作方法和低温多晶硅基板 | |
CN102332401B (zh) | Mos器件形成方法 | |
CN107437494B (zh) | 半导体结构的形成方法 | |
KR100691943B1 (ko) | 반도체 소자의 제조 방법 | |
KR100548579B1 (ko) | 반도체소자의 제조방법 | |
KR20010008616A (ko) | 반도체장치의 게이트절연막 형성방법 | |
TW396455B (en) | Semiconductor process for improving non-uniform etching thickness by providing etch stop layer | |
KR20040001493A (ko) | 게이트전극의 저항을 감소시키는 반도체소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |