CN105742237A - 双结构接触孔同步刻蚀工艺 - Google Patents
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Abstract
本发明提供了一种双结构接触孔同步刻蚀工艺，通过增加感光区氧化硅层的厚度，来增大逻辑区和感光区的接触孔层间差距，然后反复利用不同刻蚀气体组合的氧化硅和氮化硅的不同刻蚀选择比，来依次完成对感光区氮化硅阻挡层，感光区氧化硅层，逻辑区氮化硅阻挡层的逐步刻蚀，最终完成双结构接触孔同步刻蚀工艺；达到在形成双结构接触孔的同时，减少逻辑区无边界接触孔在STI上的氧化硅损失的目的，避免了由于逻辑区无边界接触孔在STI过深的氧化硅损失，在钨塞填充后电流越过离子注入的结合区与衬底硅形成通路而造成的漏电，而且这种工艺方法使接触孔对有源区的图形对准工艺窗口更大，增加了工艺的可靠性和稳定性。
Description
技术领域
本发明涉及半导体MOS器件的制造领域，特别涉及一种双结构接触孔同步刻蚀工艺。
背景技术
目前，氧化硅接触孔的刻蚀是刻蚀工艺中的关键步骤，其工艺难点之一是孔径小，刻蚀深度深，且刻蚀深度随图案(device)表面形貌变化大，尤其是CIS(CMOSImageSensor)产品，其高深宽比特性更加特殊。
CIS产品上同时具有感光区(Pixel)和逻辑区(Logic)，使其接触孔制造工艺与传统逻辑或记忆芯片有很多不同之处，被称为双结构接触孔同步刻蚀工艺。图1是传统的制备CIS产品的器件结构示意图。如图1所示，衬底1上设置有逻辑区11和感光区12，位于逻辑区11的衬底1中设置有浅沟道隔离槽(STI)111，位于逻辑区11的衬底1上设置有硅化镍层112和第一栅极结构113，位于感光区12的衬底1上设置有氧化硅阻挡层121和第二栅极结构122；氮化硅阻挡层(CESL)13覆盖硅化镍层112、第一栅极结构113、浅沟槽隔离结构111和氧化硅阻挡层121的表面，在氮化硅阻挡层13上依次沉积有高深宽比介质层(HARP)14、正硅酸乙酯层(TEOS)15、顶层氧化硅层(capoxide)16以及底部抗反射层(BARC)17，并且在底部抗反射层17的表面上形成光阻图案18。
逻辑区11和感光区12具有以下区别：(1)同逻辑区11相比，感光区12在有源区(AA)和栅极(Gate)上没有金属硅化物(即硅化镍层112)，而是覆盖了一层氧化硅阻挡层121，氧化硅阻挡层121上面覆盖的是和逻辑区11相同的氮化硅阻挡层13，并且氮化硅阻挡层13以上的沉积层结构相同；(2)逻辑区11由于设置有浅沟槽隔离结构111，使其图形密集，面积小，特别是在逻辑区11中存在图形集成度最高的静态随机存储器器(SRAM)，为保持较高的图形密度又降低工艺难度，需要具有无边界接触孔(borderlesscontact)的设计，即接触孔底部大部分接触有源区，小部分会接触浅沟槽隔离结构111，而感光区12由于图形密度不高，一般不需要无边界接触孔的设计。
传统的双结构接触孔同步刻蚀工艺一般分为七个步骤：(1)各绝缘层沉积和光刻胶涂布和显影；(2)BARC刻蚀，(3)介电绝缘层氧化硅(包括顶层氧化硅层16、正硅酸乙酯层15以及高深宽比介质层14)主刻蚀，(4)介电绝缘层氧化硅过刻蚀，(5)光刻胶灰化去除，(6)氮化硅阻挡层13刻蚀，(7)感光区底层氧化硅阻挡层121刻蚀。这种工艺方法可以利用一张光罩，同时完成两个区域的不同结构的接触孔刻蚀，但这种刻蚀方法，在进行步骤(7)感光区底层氧化硅阻挡层刻蚀工艺时，会对逻辑区11进行同步刻蚀，在STI上形成深孔，如图2所示，使得接触孔在钨塞填充之后电流会越过离子注入的结合区(junction)与衬底硅形成通路而造成漏电(leakage)，导致器件失效。
要解决这个问题，一般的做法是从图形排版(layout)上做修改，避免使用无边界接触孔，并使逻辑区接触孔的尺寸(CD)比AA的尺寸小很多，以保证有足够的图形对准(overlay)工艺窗口，但是如果将有源区图形放大，会使器件集成度降低；如果将接触孔尺寸缩小，会大大增加接触孔的工艺难度和成本。
发明内容
本发明的目的在于提供一种双结构接触孔同步刻蚀工艺，无边界接触孔的底部停在STI的氧化硅上，不会形成太大的氧化硅损失，避免了由于接触孔与衬底硅的非正常导通而漏电的问题。
本发明的技术方案是一种双结构接触孔同步刻蚀工艺，包括以下步骤：
S1：提供一半导体衬底，所述半导体衬底包括逻辑区和感光区；其中，位于所述逻辑区的半导体衬底上设置有浅沟道隔离槽，位于所述逻辑区的半导体衬底的表面上设置有第一栅极结构和硅化镍层，位于所述感光区的半导体衬底的表面上设置有第二栅极结构和氧化硅层；所述氧化硅层的厚度不小于
S2：制备氮化硅阻挡层覆盖所述第一栅极结构、硅化镍层和氧化硅层的表面；
S3：依次沉积介电绝缘层、底部抗反射层覆盖所述氮化硅阻挡层的表面；
S4：旋涂光刻胶覆盖所述底部抗反射层的表面，曝光、显影后，去除多余的光刻胶，形成光阻；
S5：以所述光阻为掩膜对所述底部抗反射层进行刻蚀；
S6：以所述光阻为掩膜对所述介电绝缘层进行主刻蚀与过刻蚀；
S7：以所述光阻为掩膜对所述感光区的氮化硅阻挡层进行刻蚀；
S8：去除所述光阻；
S9：对所述感光区的氧化硅层进行过刻蚀；
S10：对所述逻辑区的氮化硅阻挡层进行刻蚀。
进一步的，所述氧化硅层的厚度不大于
进一步的，所述氧化硅层的厚度为
进一步的，所述介电绝缘层依次包括高深宽比介质层、正硅酸乙酯层以及保护层。
进一步的，采用氧化硅对氮化硅刻蚀速率选择比不高的气体对所述介电绝缘层进行主刻蚀。
进一步的，所述氧化硅对氮化硅刻蚀速率选择比不高的气体为由CF4、C4F8、Ar和O2组成的混合气体。
进一步的，采用氧化硅对氮化硅刻蚀速率选择比高的气体对所述介电绝缘层进行过刻蚀。
进一步的，所述氧化硅对氮化硅刻蚀速率选择比高的气体为由C4F6、Ar和O2组成的混合气体。
进一步的，所述氧化硅对氮化硅刻蚀速率选择比为8:1。
进一步的，采用氮化硅对氧化硅刻蚀速率选择比高的气体对所述感光区的氮化硅阻挡层进行过刻蚀。
进一步的，所述氮化硅对氧化硅刻蚀速率选择比高的气体为由CH3F、Ar和O2组成的混合气体。
进一步的，所述氮化硅对氧化硅刻蚀速率选择比为15:1。
进一步的，采用氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体对所述感光区的氧化硅层进行过刻蚀。
进一步的，所述氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体为由C4F6、Ar和O2组成的混合气体。
进一步的，所述氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比为8～25:1。
进一步的，采用氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体对所述逻辑区的氮化硅阻挡层进行过刻蚀。
进一步的，所述氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体为由CH3F、Ar和O2组成的混合气体。
进一步的，所述氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比为15～30:1。
发明人经研究发现，在实际的工艺生产中，感光区底层氧化硅阻挡层的厚度会达到为去除这氧化硅阻挡层，该刻蚀步骤必须有的总氧化硅刻蚀去除量，以保证足够的工艺过刻蚀窗口，这样就会对逻辑区的无边界接触孔底部的STI中的氧化硅进行同步刻蚀，在STI上形成深达的深孔，这一深度大大超过有源区离子注入的阱深(大约)，使接触孔在钨塞填充之后电流会越过离子注入的结合区(junction)与衬底硅形成通路而造成漏电(leakage)，使器件失效。发明人经过创造性劳动，获得了一种双结构接触孔同步刻蚀工艺。
与现有技术相比，本发明具有以下优点：
本发明通过增加感光区氧化硅层的厚度，来增大逻辑区和感光区的接触孔层间差距，然后反复利用不同刻蚀气体组合的氧化硅和氮化硅的不同刻蚀选择比，来依次完成对感光区氮化硅阻挡层，感光区氧化硅层，逻辑区氮化硅阻挡层的逐步刻蚀，最终完成双结构接触孔同步刻蚀工艺。达到在形成双结构接触孔的同时，减少逻辑区无边界接触孔在STI上的氧化硅损失的目的，避免了由于逻辑区无边界接触孔在STI过深的氧化硅损失，在钨塞填充后电流越过离子注入的结合区与衬底硅形成通路而造成的漏电，而且这种工艺方法使接触孔对有源区的图形对准工艺窗口更大，增加了工艺的可靠性和稳定性。
附图说明
图1为传统的制备CIS产品的器件结构示意图。
图2为传统的双结构接触孔同步刻蚀工艺实际生产中的结构示意图。
图3为本发明一实施例中双结构接触孔同步刻蚀工艺的方法流程图。
图4～14为本发明一实施例中双结构接触孔同步刻蚀工艺的各步骤结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
本发明的核心思想是：增加感光区氧化硅层的厚度，来增大逻辑区和感光区的接触孔层间差距，然后反复利用不同刻蚀气体组合的氧化硅和氮化硅的不同刻蚀选择比，来依次完成对感光区氮化硅阻挡层，感光区氧化硅层，逻辑区氮化硅阻挡层的逐步刻蚀，最终完成双结构接触孔同步刻蚀工艺。
图3为本发明一实施例中双结构接触孔同步刻蚀工艺的方法流程图，如图3所示，本发明提出一种双结构接触孔同步刻蚀工艺，包括以下步骤：
步骤S1：提供一半导体衬底，所述半导体衬底包括逻辑区和感光区；其中，位于所述逻辑区的半导体衬底上设置有浅沟道隔离槽，位于所述逻辑区的半导体衬底的表面上设置有第一栅极结构和硅化镍层，位于所述感光区的半导体衬底的表面上设置有第二栅极结构和氧化硅层；所述氧化硅层的厚度不小于
步骤S2：制备氮化硅阻挡层覆盖所述第一栅极结构、硅化镍层和氧化硅层的表面；
步骤S3：依次沉积介电绝缘层、底部抗反射层覆盖所述氮化硅阻挡层的表面；
步骤S4：旋涂光刻胶覆盖所述底部抗反射层的表面，曝光、显影后，去除多余的光刻胶，形成光阻；
步骤S5：以所述光阻为掩膜对所述底部抗反射层进行刻蚀；
步骤S6：以所述光阻为掩膜对所述介电绝缘层进行主刻蚀与过刻蚀；
步骤S7：以所述光阻为掩膜对所述感光区的氮化硅阻挡层进行刻蚀；
步骤S8：去除所述光阻；
步骤S9：对所述感光区的氧化硅层进行过刻蚀；
步骤S10：对所述逻辑区的氮化硅阻挡层进行刻蚀。
图4～14为本发明一实施例中双结构接触孔同步刻蚀工艺的各步骤结构示意图，请参考图3所示，并结合图4～图14，详细说明本发明提出的双结构接触孔同步刻蚀工艺：
在步骤S1中，提供一半导体衬底2，所述半导体衬底2包括逻辑区21和感光区22；位于所述逻辑区21的半导体衬底2上设置有浅沟道隔离槽211，位于所述逻辑区21的半导体衬底2的表面上设置有第一栅极结构212和硅化镍层213，所述硅化镍层213覆盖于逻辑区21中未被第一栅极结构212覆盖的半导体衬底2的表面和第一栅极结构212中栅极的上表面；位于所述感光区22的半导体衬底2的表面上设置有第二栅极结构221和氧化硅层222，所述氧化硅层222覆盖所述第二栅极结构221的表面和位于感光区22中未被第二栅极结构覆盖的衬底2的表面；所述氧化硅层222的厚度不小于如图4所示。
本实施例中，考虑到现有的工艺条件，将所述氧化硅222的厚度设置在一个范围内，在与之间，即可以满足本发明增大逻辑区和感光区的接触孔层间差距的要求，又可以满足工艺条件，优选的，所述氧化硅222的厚度为
在步骤S2中，制备氮化硅阻挡层23覆盖所述第一栅极结构212、硅化镍层213和氧化硅层222的表面，形成如图5所示的结构。
在步骤S3中，依次沉积介电绝缘层24、底部抗反射层25覆盖所述氮化硅阻挡层23的表面，形成如图6所示的结构。所述介电绝缘层24依次包括高深宽比介质层241、正硅酸乙酯层242以及保护层243，其材质都为氧化硅。
在步骤S4中，旋涂光刻胶覆盖所述底部抗反射层25的表面，曝光、显影后，去除多余的光刻胶，形成具有双通孔结构27的光阻26，如图7所示。
在上述的工艺步骤中，在逻辑区21中，硅化镍层213的厚度为(如或)，氮化硅阻挡层23的厚度为高深宽比介质层241与正硅酸乙酯层242的厚度为保护层243的厚度为底部抗反射层25的厚度为光阻26的厚度为而在感光区22中，氧化硅层222的厚度为氮化硅阻挡层23的厚度为高深宽比介质层241与正硅酸乙酯层242的厚度为保护层243的厚度为底部抗反射层25的厚度为光阻26的厚度为
在步骤S5中，以所述光阻26为掩膜对所述底部抗反射层25进行刻蚀，形成如图8所述的结构。
利用C4F8和CF4组成的混合气体完成所述底部抗反射层25的刻蚀。具体的，采用130mT～170mT的压力，1000W～1700W的源射频功率，300W～500W的偏压射频功率，通入4sccm～10sccm的C4F8与200sccm～400sccm的CF4，在ESC温度为20℃的条件下，以光阻26为掩膜对所述底部抗反射层25进行50s的刻蚀，对保护层243有刻蚀损失。
在步骤S6中，以所述光阻26为掩膜对所述介电绝缘层24进行主刻蚀与过刻蚀，形成如图10所述的结构。
首先，利用CF4、C4F8、Ar和O2组成的混合气体，完成所述介电绝缘层24的主刻蚀，形成如图9所示的结构。其刻蚀特点是氧化硅对氮化硅刻蚀速率选择比不高，刻蚀速度快，刻蚀均匀性好，刻蚀深度保持接触孔底部离感光区22中第二栅极结构221顶部的氮化硅阻挡层23还有的氧化硅存在，这时由于逻辑区21和感光区22有的高度差，使逻辑区21中接触孔底部离第一栅极结构212顶部的氮化硅阻挡层23还有的氧化硅存在，而逻辑区21中的有源区上的氮化硅阻挡层上还有的氧化硅。具体的，采用20mT～50mT的压力，300W～700W的源射频功率，1300W～1700W的偏压射频功率，通入18sccm～24sccm的C4F8，20sccm～24sccm的O2，40sccm～60sccm的CF4和600sccm～800sccm的Ar，在ESC温度为20℃的条件下，以光阻26为掩膜对所述介电绝缘层24进行35s的刻蚀，刻蚀掉大部分的氧化硅。
其次，利用C4F6、Ar和O2组成的混合气体，完成所述介电绝缘层24的过刻蚀，形成如图10所示的结构。其刻蚀特点是氧化硅对氮化硅的刻蚀速率选择比高，为8:1，刻蚀速度较慢，总的氧化硅刻蚀深度控制在使逻辑区21的第一栅极212，感光区22上的第二栅极221和有源区上的氧化硅均被刻蚀干净，接触孔底部停在所述氮化硅阻挡层23上，具有氮化硅阻挡层损失，而逻辑区的有源区接触孔仍残留了的氧化硅。具体的，采用20mT～50mT的压力，300W～700W的源射频功率，1300W～1700W的偏压射频功率，通入20sccm～26sccm的C4F6，16sccm～20scc的O2和600sccm～800sccm的Ar，在ESC温度为20℃的条件下，以光阻26为掩膜对所述介电绝缘层24进行50s的刻蚀。
在步骤S7中，对所述感光区22的氮化硅阻挡层23进行刻蚀，如图11所示。
利用CH3F、Ar和O2组成的混合气体，完成对所述感光区22的氮化硅阻挡层23的刻蚀，其特点是氮化硅对氧化硅的刻蚀速率选择比高，为15:1，具有氮化硅过刻蚀量，所述氮化硅过刻蚀量大于30％，使感光区22的第二栅极221和有源区上的氮化硅去除干净，而在逻辑区21的第一栅极212上的氮化硅也去除干净，有源区上的氮化硅阻挡层23上仍残留左右氧化硅。具体的，采用20mT～30mT的压力，300W～700W的源射频功率，100W～300W的偏压射频功率，通入18sccm～24sccm的CH3F，6sccm～8sccm的O2和200sccm～400sccmAr，在ESC温度为20℃的条件下，对所述感光区22的氮化硅阻挡层23进行45s的刻蚀。
在步骤S8中，去除所述光阻26，如图12所示。
在同一刻蚀反应腔内，利用O2进行光阻26的灰化去除，并清除接触孔里的刻蚀残留聚合物。具体的，采用40mT～60mT的压力，300W～500W的源射频功率，200W～600W的偏压射频功率，通入200sccm～600sccm的O2和400sccm～600sccmAr，在ESC温度为20℃的条件下，对所述光阻26进行60s的刻蚀。
在步骤S9中，对所述感光区22的氧化硅层222进行过刻蚀，形成如图13所示的图形。
利用C4F6、Ar和O2组成的混合气体，完成所述感光区22的氧化硅层222的过刻蚀，其特点是氧化硅对氮化硅/金属硅化物/半导体衬底的刻蚀速率选择比高，为8～25:1，具有氮化硅过刻蚀量，所述氮化硅过刻蚀量大于30％，在逻辑区21的第一栅极结构212上形成一定的硅化镍损失，逻辑区21的有源区的接触孔底部接触氮化硅阻挡层23，在感光区22的接触孔的底部形成一定的底层半导体衬底损失。具体的，采用20mT～40mT的压力，300W～800W的源射频功率，300W～700W的偏压射频功率，通入10sccm～14sccm的C4F6，10sccm～15sccm的O2和400sccm～600sccmAr，在ESC温度为20℃的条件下，对所述感光区22的氧化硅层222进行30s的刻蚀。
在步骤S10中，对所述逻辑区21的氮化硅阻挡层23进行刻蚀，形成如图14所示的图形。
利用CH3F、Ar和O2组成的混合气体，完成对所述逻辑区21的氮化硅阻挡层23的刻蚀，其特点是氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比高，为15～30:1，具有氮化硅过刻蚀量，所述氮化硅过刻蚀量大于30％，使逻辑区21的有源区上的氮化硅去除干净，最终完成双结构接触孔的同步刻蚀。具体的，采用20mT～30mT的压力，300W～700W的源射频功率，100W～300W的偏压射频功率，通入18sccm～24sccm的CH3F，6sccm～8sccm的O2和200sccm～400sccmAr，在ESC温度为20℃的条件下，对所述逻辑区21的氮化硅阻挡层23进行35s的刻蚀。
由于最后在去除逻辑区的有源区上的接触孔中的氮化硅时是用氮化硅对氧化硅高刻蚀选择比的气体组合，使无边界接触孔的底部会停在STI的氧化硅上，不会形成太大的氧化硅损失，就避免了之前由于接触孔与衬底硅的非正常导通而漏电的问题。
综上所述，本发明通过增加感光区氧化硅层的厚度，来增大逻辑区和感光区的接触孔层间差距，然后反复利用不同刻蚀气体组合的氧化硅和氮化硅的不同刻蚀选择比，来依次完成对感光区氮化硅阻挡层，感光区氧化硅层，逻辑区氮化硅阻挡层的逐步刻蚀，最终完成双结构接触孔同步刻蚀工艺。达到在形成双结构接触孔的同时，减少逻辑区无边界接触孔在STI上的氧化硅损失的目的，避免了由于逻辑区无边界接触孔在STI过深的氧化硅损失，在钨塞填充后电流越过离子注入的结合区与衬底硅形成通路而造成的漏电，而且这种工艺方法使接触孔对有源区的图形对准工艺窗口更大，增加了工艺的可靠性和稳定性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (18)
1.一种双结构接触孔同步刻蚀工艺，其特征在于，包括以下步骤：
S1：提供一半导体衬底，所述半导体衬底包括逻辑区和感光区；其中，位于所述逻辑区的半导体衬底上设置有浅沟道隔离槽，位于所述逻辑区的半导体衬底的表面上设置有第一栅极结构和硅化镍层，位于所述感光区的半导体衬底的表面上设置有第二栅极结构和氧化硅层；所述氧化硅层的厚度不小于
S2：制备氮化硅阻挡层覆盖所述第一栅极结构、硅化镍层和氧化硅层的表面；
S3：依次沉积介电绝缘层、底部抗反射层覆盖所述氮化硅阻挡层的表面；
S4：旋涂光刻胶覆盖所述底部抗反射层的表面，曝光、显影后，去除多余的光刻胶，形成光阻；
S5：以所述光阻为掩膜对所述底部抗反射层进行刻蚀；
S6：以所述光阻为掩膜对所述介电绝缘层进行主刻蚀与过刻蚀；
S7：以所述光阻为掩膜对所述感光区的氮化硅阻挡层进行刻蚀；
S8：去除所述光阻；
S9：对所述感光区的氧化硅层进行过刻蚀；
S10：对所述逻辑区的氮化硅阻挡层进行刻蚀。
2.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅层的厚度不大于
3.如权利要求2所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅层的厚度为
4.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，所述介电绝缘层依次包括高深宽比介质层、正硅酸乙酯层以及保护层。
5.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，采用氧化硅对氮化硅刻蚀速率选择比不高的气体对所述介电绝缘层进行主刻蚀。
6.如权利要求5所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅对氮化硅刻蚀速率选择比不高的气体为由CF4、C4F8、Ar和O2组成的混合气体。
7.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，采用氧化硅对氮化硅刻蚀速率选择比高的气体对所述介电绝缘层进行过刻蚀。
8.如权利要求7所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅对氮化硅刻蚀速率选择比高的气体为由C4F6、Ar和O2组成的混合气体。
9.如权利要求7所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅对氮化硅刻蚀速率选择比为8:1。
10.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，采用氮化硅对氧化硅刻蚀速率选择比高的气体对所述感光区的氮化硅阻挡层进行过刻蚀。
11.如权利要求10所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氮化硅对氧化硅刻蚀速率选择比高的气体为由CH3F、Ar和O2组成的混合气体。
12.如权利要求10所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氮化硅对氧化硅刻蚀速率选择比为15:1。
13.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，采用氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体对所述感光区的氧化硅层进行过刻蚀。
14.如权利要求13所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体为由C4F6、Ar和O2组成的混合气体。
15.如权利要求13所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氧化硅对氮化硅/硅化镍/半导体衬底的刻蚀速率选择比为8～25:1。
16.如权利要求1所述的双结构接触孔同步刻蚀工艺，其特征在于，采用氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体对所述逻辑区的氮化硅阻挡层进行过刻蚀。
17.如权利要求16所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比高的气体为由CH3F、Ar和O2组成的混合气体。
18.如权利要求16所述的双结构接触孔同步刻蚀工艺，其特征在于，所述氮化硅对氧化硅/硅化镍/半导体衬底的刻蚀速率选择比为15～30:1。
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