KR100209367B1 - 반도체 소자의 소자분리 절연막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 패드산화막과 제1질화막을 형성하고 소자분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 과도식각하여 상기 반도체기판에 제1홈을 형성한 다음, 상부구조표면을 불산계열의 식각용액으로 세정하고 상기 제1홈 측벽에 제2질화막 스페이서를 형성한 다음, 상기 제1,2질화막을 마스크로하여 상기 제1홈에 제2홈을 형성하고 상기 제2홈에 열산화막을 형성한 다음, 상기 제1,2질화막 및 패드산화막을 제거하는 평탄화공정으로 소자분리절연막을 형성함으로써 넓은 활성영역을 확보하고 단차로 인하여 발생되는 나칭현상을 방지하며, 큰 부피비로 펀치쓰루전압을 증가시켜 접합누설 전류를 감소시킴으로써 활성영역의 완전한 전기적 격리를 실현하는 동시에 후속공정을 용이하게 하여 반도체소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게하는 기술이다.

Description

반도체소자의 소자분리절연막 형성방법
제1a도 내지 제1d도는 종래기술에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도.
제2a도 내지 제2f도는 본 발명의 제1실시예에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도.
제3도는 본 발명의 제2실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
제4도는 본 발명의 제3실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
제5a도 및 제5b도는 본 발명의 제4실시에에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도.
제6도는 제2b도에서 세정공정을 하지않고 제2c도를 형성하여 ⓐ부분을 도시한 단면도.
제7도는 제2b도에서 세정공정을 오래하고 제2c도를 형성하여 ⓐ부분을 도시한 단면도.
제8a도는 제7도의 공정후 후속공정으로 소자분리절연막을 형성한 것을 도시한 평면도.
제8b도는 제8a도의 ⓧ - ⓧ를 따라 절단한 단면도.
제9도는 제2d도의 ⓑ부분을 상세히 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 패드산화막
15 : 제1질화막 17 : 감광막패턴
19,35 : 열산화막 21 : 버즈빅
23,37,43 : 소자분리절연막 30 : 제1홈
31 : 제2질화막 스페이서 33,73 : 제2홈
39 : 자연산화막 41 : 언더컷
45 : 결함 51 : 산화질화막
61 : CVD 산화막 71 : 제1열산화막
100 : 활성영역 200 : 소자분리영역
'ⓗ : 제1홈의 깊이
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 특히 반도체소자의 고집적화가 용이하도록 버즈빅(bird's beak)을 감소시키고 상부면을 평탄화하여 수율을 향상시키는 소자분리절연막 형성기술에 관한 것이다.
일반적으로, 반도체소자는 각각의 개별소자를 형성하는 활성영역과 각각의 활성영역을 격리시키는 소자분리영역으로 구성된다. 반도체소자의 소자분리(isolation)영역은 반도체소자를 구성하는 개별소자를 전기적, 구조적으로 서로 격리시켜 개별소자가 인접한 소자의 영향을 받지 않고 독자적으로 주어진 기능을 원활하게 수행할 수 있도록 한다.
고집적화를 위해서는 각각 소자의 크기를 축소하는 것과 함께 소자간의 분리영역, 즉 소자분리절연막의 폭과 면적을 축소하는 것이 필요하다. 따라서, 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
초기의 소자분리기술은 바이폴라 집적소자가 제조되면서 이용된 접합분리(junction isolation)방법이 사용되었고, 오늘날의 소자분리기술은 MOS IC, 즉 LSI 및 VLSI 등에 이용되는 절연물 분리방식의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라함)방법이나 절연물 매립형의 트렌치(trench) 방법이 되고 있다.
여기서, LOCOS 방법은 실리콘질화막 등과 같은 절연막을 마스크(mask)로 하여 반도체 기판상의 활성영역 사이에 두꺼운 소자분리 절연막을 형성하여 소자와 소자를 분리하는 방법이다.
제1a도 내지 제1d도는 종래기술의 LOCOS 방법에 따라 형성된 반도체소자의 소자분리절연막 형성공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11) 상부에 소정두께의 패드산화막(13)과 질화막(15)을 소정두께 순차적으로 형성하고, 질화막(15) 상부에 소자분리영역을 정의하기 위한 감광막패턴(17)을 형성한다.
제1b도를 참조하면, 상기 감광막패턴(17)을 마스크로하여 질화막(15)과 패드산화막(13)을 식각하고, 감광막패턴(17)을 제거하여 소자분리절연막이 형성되는 필드영역을 노출시킨다.
제1c도를 참조하면, 열산화공정, 즉 필드산화공정으로 반도체기판(11)을 성장시켜 열산화막(19)을 형성한다. 이때, 열산화막(19)에 의하여 질화막(15)의 끝부분이 들린다.
제1d도를 참조하면, 질화막(15)과 패드산화막(13)을 제거하여 소자분리절연막(23)을 형성한다.
여기서, 소자분리절연막(23)의 끝부분에 버즈빅(21)이 길게 형성된다. 그리고, 전체 소자분리절연막 두께에 대하여 반도체기판(11) 표면 하부로 들어간 두께 비율인 부피비(volume ratio)가 약 50% 밖에 되지 않아 펀치쓰루전압(punchthrough volta ge)이 낮고, 평탄성이 나빠 후속 공정이 매우 어렵다.
상기와 같은 종래기술에 따른 LOCOS의 소자분리절연막 형성방법은, 소자분리절연막의 형성공정이 간단한 장점이 있으나, 열산화공정시 소자분리절연막의 가장자리 부분이 활성영역으로 침투하는 버즈빅이 발생하여 활성영역을 감소시킴으로써 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
또한, 소자분리절연막을 사이에 두는 활성영역 사이의 펀치쓰루전압의 감소를 방지하기 위하여 이온을 주입해 채널스토퍼(channel stopper)를 주입하면 접합누설전류가 증가되어 채널폭(channel width)을 감소시켜 소자의 특성 및 신뢰성을 저하시키는 다른 문제점이 있다.
또한, 소자분리절연막이 반도체기판 상부로 돌출되어 단차가 발생되므로 후속공정인 리소그래피(lithograpy) 공정시 빛의 난반사로 인하여 패턴의 일부가 유실되는 나칭(notching)현상에 의해 패턴불량이 발생되어 소자의 동작특성 및 신뢰성을 저하시키고, 그에 따른 수율을 저하시키는 또다른 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여, 단차가 완화되고, 버즈빅이 감소되어 후속공정이 용이하고 소자의 고집적화에 유리하며, 전기적으로 완전히 분리하여 반도체소자의 동작특성과 신뢰성 및 수율을 향상시킬 수 있는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 소자분리절연막 형성방법의 특징은, 반도체기판 상부에 패드산화막과 제1질화막을 순차적으로 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 패드산화막과 제1질화막을 식각하되, 과도식각하여 소정깊이의 상기 반도체기판을 식각함으로써 제1홈과 패드산화막패턴과 제1질화막패턴을 형성하는 공정과, 전체상부구조 표면을 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴, 패드산화막패턴 및 제1홈 측벽에 제2질화막스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기 제1홈 내부에 제2홈을 형성하는 공정과, 상기 제2홈의 표면을 열산화시켜 열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거하는 평탄화공정으로 열산화막인 소자분리절연막을 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체소자의 소자분리절연막 형성방법의 다른 특징은, 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈을 열산화시켜 열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거하는 평탄화공정으로 열산화막인 소자분리절연막을 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체소자의 소자분리절연막 형성방법의 또다른 특징은, 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제2질화막 스페이서 사이로 노출된 반도체기판인 제1홈을 열산화시켜 제1열산화막을 형성하는 공정과, 상기 제1열산화막을 제거하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈 표면을 열산화하여 제2열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거하는 평탄화공정으로 제2열산화막인 소자분리절연막을 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2f도는 본 발명의 제1실시예에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 제1질화막(15)을 순차적으로 형성하고, 노광 및 현상공정으로 상기 질화막(15) 상부에 감광막패턴(17)을 형성한다. 이때, 상기 패드산화막(13)은 30~150정도 두께로 형성하며, 상기 제1질화막(15)은 1500~6000정도 두께로 형성하되, 후속공정인 절연막 스페이서 형성을 위한 이방성식각공정시 과도식각되는 정도를 고려하여 형성한다. (제2a도)
그 다음, 상기 감광막패턴(17)을 마스크로하여 상기 제1질화막(15)과 패드산화막(13)을 순차적으로 식각하되, 과도식각하여 제1질화막(15)패턴과 패드산화막(13)패턴을 형성한다.
이때, 상기 과도식각공정은 반도체기판(11)가 50~150두께 식각함으로써 반도체기판(11)에 제1홈(30)을 형성한다.
그리고, 상기 감광막패턴(17)을 제거한다.
이때, 상기 제1홈(30)에 식각공정으로 인한 식각잔유물(도시안됨)이 남는다. (제2b도)
그 다음, 불산계열의 식각용액을 이용하여 상기 노출된 반도체기판(11)의 표면을 10~100초간 세정하고, 상기 제1질화막(15)패턴과 패드산화막(13)패턴 그리고 상기 제1홈(30)의 측벽에 제2질화막 스페이서(31)을 형성한다.
이때, 상기 질화막 스페이서(31) 형성공정은 전체표면상부에 제2질화막을 100~800두께 증착하고 이를 마스크없이 이방성식각하여 형성하여 제1질화막(15)이 1500이상의 두께를 유지할 수 있도록 실시한 것이다. 여기서, 상기 제2질화막 스페이서(31)는 활성영역으로 버즈빅이 생기는 만큼의 공간을 보상하여 활성영역의 손실을 방지한다. (제2c도)
그 다음에, 제1질화막(15)과 제2질화막 스페이서(31)를 마스크로하여 상기 노출된 반도체기판(11)을 200~500두께 식각하여 제2홈(33)을 형성한다. 이때, 상기 제2홈(33)의 깊이가 너무 깊으면 얕을 때보다 버즈빅의 길이가 길어지며 후에 형성되는 소자분리절연막(도시안됨)의 높이가 반도체기판(11)의 표면보다 낮아져 활성영역들을 전기적으로 완전하게 격리시킬 수 없어 접합누설전류가 증가되는 문제점이 있다. (제2d도)
그 다음에, 이방성식각공정시 제2홈(33)에 남아있는 질화막성(性)의 식각잔유물(도시안됨)을 건식방법으로 제거한다. 이때, 상기 건식방법은 질화막 식각장비내에서 CF4, CHF3및 Ar의 혼합가스 플라즈마를 이용하여 상기 식각잔유물을 제거한다. 여기서, 상기 혼합가스의 CF4: CHF3는 75 : 65~25 : 35 정도의 비율로 구성된다.
그 후에, 열산화공정으로 필드산화막인 열산화막(35)을 형성한다. 이때, 상기 열산화막(35)은 2500~3500정도 두께로 형성한다.
여기서, 상기 식각잔유물을 제거하지 않고 후속공정에서 필드산화를 실시하는 경우는 상기 식각잔유물이 남는 부분에 열산화막(35)이 성장하지 못하여 예정된 두께의 열산화막을 형성하지 못함으로써 소자의 전기적 특성을 저하시키는 문제점이 있다. (제2e도)
그 다음에, 상기 제1질화막(15), 제2질화막 스페이서(31) 및 패드산화막(13)을 제거하여 소자분리절연막(37)을 형성한다. (제2f도)
여기서, 질화막 식각장비에서 상기 제2질화막 스페이서(31)를 형성하는 이방성식각공정인 제2c도의 공정과 실리콘 식각장비에서 실시되는 제2홈(33) 형성공정인 제2d도의 공정을 하나의 식각공정에서 통합하여 실시할 수도 있다. 이때, 하나의 식각공정은 하나의 식각장비내에서 식각시간에 따른 가스 종류, 비율, 압력 및 파워 등의 식각 레시피 변화를 통하여 한 단계로 통합해서 실시할 수도 있다. 그리고, 이로 인하여 반도체소자의 생산성을 향상시킬 수 있다.
제3도는 본 발명의 제2실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13), 제1질화막(15)을 형성하고 그 상부에 산화질화막(51)을 형성한다.
이때, 상기 패드산화막(13)은 30~150정도 두께로 형성하며, 상기 제1질화막(15)은 1500~6000정도 두께로 형성하되, 후속공정인 절연막 스페이서 형성을 위한 이방성식각공정시 과도식각되는 정도를 고려하여 형성한다. 그리고, 상기 산화질화막(51)은 100~500정도 두께로 형성한다.
그 다음에, 상기 산화질화막(51) 상부에 감광막패턴(17)을 형성한다. 이때, 상기 감광막패턴(17)은 반도체기판(11)의 소자분리영역을 노출시키도록 형성한다.
그 후, 상기 본 발명의 제1실시예의 제2b도 내지 제2f도의 공정을 실시하여 버즈빅이 작고 상부구조가 평탄화된 소자분리절연막(37)을 형성한다.
여기서, 상기 산화질화막(51)은 후속공정인 제2질화막 스페이서(31)을 형성하기 위한 이방성식각공정시 제1질화막(15)패턴이 손실을 지연시켜 상대적으로 활성영역에 남아 있는 제1질화막(15)패턴의 두께를 증가시켜 버즈빅을 억제하는 역할을 하며 상기 감광막패턴(17) 형성공정시 반사방지막으로도 사용된다.
제4도는 본 발명의 제3실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13), 제1질화막(15)을 형성하고 그 상부에 화학기상증착(Chemical Vapor Deposition, 이하에서 CVD라 함) 산화막(61)을 형성한다.
이때, 상기 패드산화막(13)은 30~150정도 두께로 형성하며, 상기 제1질화막(15)은 1500~6000정도 두께로 형성하되, 후속공정인 절연막 스페이서 형성을 위한 이방성식각공정시 과도식각되는 정도를 고려하여 형성한다. 그리고, 상기 CVD 산화막(61)은 100~500정도 두께로 형성한다.
그 다음에, 상기 CVD 산화막(61) 상부에 감광막패턴(17)을 형성한다. 이때, 상기 감광막패턴(17)은 반도체기판(11)의 소자분리영역을 노출시키도록 형성한다.
그후, 상기 본 발명의 제1실시예의 제2b도 내지 제2f도의 공정을 실시하여 버즈빅이 작고 상부구조가 평탄화된 소자분리절연막(37)을 형성한다.
여기서, 상기 CVD 산화막(61)은 후속공정인 제2질화막 스페이서(31)를 형성하기 위한 이방성식각공정시 제1질화막(15)패턴의 손실을 지연시켜 상대적으로 활성영역에 남아 있는 제1질화막(15)패턴의 두께를 증가시켜 버즈빅을 억제하는 역할을 하며 상기 감광막패턴(17) 형성공정시 반사방지막으로도 사용된다.
제5a도 및 제5b도는 본 발명의 제4실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 상기 제1실시예의 제2a도 내지 제2c도의 공정을 실시한다. 그리고, 800~1100℃ 정도의 온도에서 200~1000정도 두께로 제1연산화막(71)을 형성한다.(제5a도)
그 다음에, 불산계열의 식각용액으로 상기 제1열산화막(71)을 제거하여 상기 노출된 반도체기판(11)에 상기 제1열산화막(71) 두께의 반만큼인 100~500정도 깊이의 제2홈(73)을 형성한다. 그후, 후속공정인 제2e도와 제2f도의 공정을 실시하여 상기 제2홈(73)에 소자분리절연막(37)을 형성한다.(제5b도)
한편, 본 발명의 또 다른 실시예는 상기 제2실시예 또는 제3실시예와 같이 제1질화막(15)과 감광막패턴(17) 사이에 산화질화막(51)이나 CVD 산화막(61)을 형성하고 후속공정을 제4실시예와 같이 실시하여 소자분리절연막(37)을 형성할 수도 있다.
제6도는 상기 실시예들에서 상기 제1홈(30)을 형성하고 본 발명과 같이 불산계열의 식각용액으로 세정공정을 실시하지 않아 노출된 반도체기판(11) 표면에 자연산화막(39)이 형성된 다음, 상기 패드산화막(13)패턴, 제1질화막(15)패턴 및 제1홈(30) 측벽에 제2질화막 스페이서(31)를 형성한 것을 도시한 단면도로서, 제1실시예 제2c도의 ⓐ 부분에 해당한다.
이때, 상기 자연산화막(39)은 후속공정인 열산화공정시 버즈빅의 성장을 촉진시켜 반도체소자의 활성영역을 축소시킴으로써 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
제7도는 상기 실시예들에서 상기 제1홈(30)을 형성하고 본 발명과 같이 불산계열의 식각용액으로 세정공정을 실시하되, 100초 이상 실시하여 제6도의 자연산화막(39) 뿐만 아니라 상기 패드산화막(13)패턴을 측면식각하여 언더컷(under cut)(41)을 형성한 다음, 상기 패드 산화막(13)패턴, 제1질화막(15)패턴 및 제1홈(30) 측벽에 제2질화막 스페이서(31)를 형성한 것을 도시한 단면도로서, 제1실시예 제2c도의 ⓐ 부분에 해당한다.
이때, 상기 제2질화막 스페이서(31) 형성공정시 제2질화막이 상기 언더컷(41)을 매립하고 소자분리절연막을 형성하면, 상기 언더컷(41)을 매립하는 제2질화막이 상기 반도체기판(11)을 눌러 결함(도시안됨)이 발생한다.
제8a도는 상기 제7도의 공정으로 활성영역 가장자리에 결함(45)이 있는 소자분리절연막(43)을 도시한 평면도이다.
여기서, 100은 반도체기판(11)의 활성영역을 도시하며, 200은 반도체기판(11)의 소자분리영역을 도시한다. 그리고, 45는 상기 활성영역(100)의 가장자리에 형성된 결함(45)을 도시한다.
제8b도는 상기 제8a도의 ⓧ - ⓧ의 절단면을 도시한 단면도로서, 상기 소자분리절연막(43)과 인접한 활성영역(100)에 결함(45)이 형성된 것을 도시한다.
제9도는 상기 제2d도의 ⓑ 부분을 상세히 도시한 단면도로서, 제2c도의 과도식각공정이 상기 제2e도의 열산화막(35) 형성공정시 버즈빅을 억제할 수 있는 원리를 도시한다.
이때, 상기 제1홈(30)의 깊이 ⓗ만큼이 형성되어 상기 제2질화막 스페이서(31)의 두께만큼과 더불어 외부로부터 상기 패드산화막(13) 패턴까지인 산소의 이동거리를 증가시켜 열산화공정시 버즈빅의 성장을 최소한으로 억제한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, 종래의 LOCOS 기술에 비해 버즈빅이 거의 발생하지 않아 넓은 활성영역을 확보할 수 있으며, 부피가 90 퍼센트 이상으로 유지되는 우수한 평탄성으로 인해 소자분리절연막에 의한 빛의 난반사를 방지됨으로써 나칭현상을 방지하고 부피비를 증가시켜 펀치쓰루전압을 크게함으로써 반도체소자의 특성, 신뢰성 및 수율을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (38)

  1. 반도체기판 상부에 패드산화막과 제1질화막을 순차적으로 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 패드산화막과 제1질화막을 식각하되, 과도식각하여 소정깊이의 상기 반도체기판을 식각함으로서 제1홈을 형성하는 공정과, 전체상부구조 표면을 불산계열의 식각용액으로 세정하는 공정과, 상기 제1홈 형성시 형성된 제1질화막패턴 및 패드산화막패턴 그리고 상기 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기 제1홈 내부에 제2홈을 형성하는 공정과, 상기 제2홈의 표면을 열산화시켜 열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거한 후 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  2. 제1항에 있어서, 상기 패드산화막은 30~150정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  3. 제1항에 있어서, 상기 제1질화막은 1500~6000정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  4. 제1항에 있어서, 상기 제1홈은 50~150정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  5. 제1항에 있어서, 상기 제2질화막 스페이서는 100~800두께로 증착된 제2질화막을 이방성식각하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  6. 제1항에 있어서, 상기 세정공정은 불산계열의 식각용액으로 10 내지 100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  7. 제1항 또는 제6항에 있어서, 상기 세정공정은 자연산화막을 제거하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  8. 제1항에 있어서, 상기 제2홈은 200~500정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  9. 제1항에 있어서, 상기 제2홈 형성공정에서 상기 제2홈에 식각잔유물이 유발시 식각잔유물 제거공정을 추가하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  10. 제9항에 있어서, 상기 식각잔유물 제거공정은 CF4, CHF3및 Ar의 혼합가스 플라즈마를 이용하여 건식방법으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  11. 제9항 또는 제10항에 있어서, 상기 식각잔유물 제거공정은 CF4: CHF3의 혼합비가 75 : 65 ~ 25 : 35 비율로 구성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  12. 제1항에 있어서, 상기 소자분리절연막은 2500~3500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  13. 제1항에 있어서, 상기 제2질화막 스페이서를 형성하는 이방성식각공정과 제2홈 형성 식각공정은 식각시간에 따른 가스의 종류, 비율, 압력 및 파워 등을 변화시켜 하나의 식각장비에서 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  14. 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 제1질화막 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈을 열산화시켜 열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거하는 평탄화공정으로 열산화막인 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  15. 제14항에 있어서, 상기 반사방지막은 산화질화막이나 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  16. 제14항 또는 제15항에 있어서, 상기 반사방지막은 100~500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  17. 제14항 또는 제15항에 있어서, 상기 반사방지막은 상기 제1질화막 식각방지막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  18. 제14항에 있어서, 상기 제1질화막은 1500~6000정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  19. 제14항에 있어서, 상기 제1홈은 50~150정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  20. 제14항에 있어서, 상기 세정공정은 불산계열의 식각용액으로 10~100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  21. 제14항에 있어서, 상기 제2홈은 200~500정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  22. 제14항에 있어서, 상기 제2홈 형성공정은 상기 제2홈에 식각잔유물 유발시 식각잔유물 제거공정을 추가하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  23. 제14항에 있어서, 상기 소자분리절연막은 2500~3500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  24. 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 삭각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제2질화막 스페이서 사이로 노출된 반도체기판인 제1홈을 열산화시켜 제1열산화막을 형성하는 공정과, 상기 제1열산화막을 제거하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈 표면을 열산화하여 제2열산화막을 형성하는 공정과, 상기 제1,2질화막과 패드산화막을 제거하는 평탄화공정으로 제2열산화막인 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  25. 제24항에 있어서, 상기 제1질화막은 반사방지막이 상부에 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  26. 제25항에 있어서, 상기 반사방지막은 산화질화막인 CVD 산화막이 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  27. 제25항 또는 제26항에 있어서, 상기 반사방지막은 100~500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  28. 제24항에 있어서, 상기 제1질화막은 상기 제1질화막 식각방지막이 상부에 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  29. 제28항에 있어서, 상기 제1질화막 식각방지막은 산화질화막이나 CVD 산화막이 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  30. 제28항 또는 제29항에 있어서, 상기 제1질화막 식각방지막은 100~500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  31. 제24항에 있어서, 상기 제1질화막은 1500~6000두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  32. 제24항에 있어서, 상기 과도식각공정은 상기 반도체기판을 50~150두께 식각하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  33. 제24항에 있어서, 상기 세정공정은 불산계열의 식각용액으로 10~100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  34. 제24항에 있어서, 상기 제1열산화막은 800~1100℃의 온도에서 열산화공정으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  35. 제24항 또는 제34항에 있어서, 상기 제1열산화막은 200~1000두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  36. 제24항에 있어서, 상기 제1열산화막 제거공정은 불산계열의 식각용액으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  37. 제24항에 있어서, 상기 제2홈은 100~500깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  38. 제24항에 있어서, 상기 소자분리절연막은 2500~3500정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
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