JPH05198570A

JPH05198570A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH05198570A
Application number: JP23680092A
Authority: JP
Inventors: Naotaka Hashimoto; 直孝橋本; Toshiaki Yamanaka; 俊明山中; Koji Hashimoto; 孝司橋本; Akihiro Shimizu; 昭博清水; Nagatoshi Ooki; 長斗司大木; Hiroshi Ishida; 浩石田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-10-01
Filing date: 1992-09-04
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】拡散層の接合特性を劣化させることなく、ＭＯ
Ｓトランジスタのキンク電流を抑制した半導体集積回路
装置を提供すること。しきい値電圧の低下を防止したチ
ャネル幅の狭い半導体素子を有する半導体集積回路装置
を提供すること。【構成】周辺素子領域のフィールド酸化膜２の端部下面
が半導体基板１の表面に対してなす角度が、記憶素子領
域のそれに比べて小さい半導体集積回路装置。チャネル
幅の狭い素子で、基板表面濃度を上げるか、ゲート絶縁
膜厚を厚くした半導体集積回路装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、微細な半導体素子を有
する半導体集積回路装置及びその製造方法に関する。

【０００２】

【従来の技術】従来の半導体集積回路装置においては、
記憶素子群が設けられた記憶素子領域及びその周辺の素
子群が設けられた周辺素子領域とも同じ素子分離技術を
用いて選択酸化膜（分離用絶縁膜）を形成していた。そ
のため最も微細な記憶素子領域を実現するために、いか
に選択酸化膜形成時の選択酸化膜の横方向への延び（バ
ーズビーク）を抑えるかが大きな問題となっていた。し
かしながら、このバーズビークを抑えたこと及び素子の
微細化を実現するために半導体基板の不純物濃度を高濃
度化したことに伴い、素子領域と素子分離領域の境界へ
寄生的に形成されたチャネルに流れるリーク電流が原因
で、ＭＯＳトランジスタのサブスレッショルド特性上に
キンクが顕在化してきた。これは見掛け上しきい値電圧
の低いＭＯＳトランジスタが並列に接続されたような特
性である。このキンクという現象はチャネル幅の広い素
子で観察され、チャネル幅の狭い素子においてはしきい
値電圧の低下といった形で現われる。

【０００３】このキンクの対策のため、例えば特開平２
−２３７１５８に述べられているように、前記キンク電
流の流れる素子端部の不純物濃度を局所的に高くし、キ
ンク電流の発生を抑制する方法が用いられている。これ
を図１０を用いて、詳細に説明する。ここでは溝型素子
分離を用いており、素子分離領域に形成された溝内に
は、フィールド酸化膜２が埋め込まれている。また素子
領域上には薄い酸化膜３を介して厚い多結晶硅素膜１９
があり、これが硼素（Ｂ）イオン打ち込みのマスクとな
っている。硼素は半導体基板１に対して垂直にイオン打
ち込みされ、イオン打ち込みの深さを調整し、その時の
横方向散乱によって素子端部に半導体基板１より高濃度
のｐ層１５を形成している。またフィールド酸化膜２下
のｐ層は素子分離のパンチスルーストッパ層２０であ
る。

【０００４】また他のキンクの対策として、例えば特開
平２−３０３０４９に述べられているように、ゲート電
極が交差する素子領域端部における素子分離溝の側面に
傾斜を与える方法が用いられている。これを図１１を用
いて説明する。この従来例においては、半導体基板表面
に素子分離溝をドライエッチングで形成する際に、励起
用エネルギービームを一定方向に振ることによって、そ
の方向の素子分離溝側面２３を半導体基板表面２１に対
して垂直とし、他の素子分離溝側面２２には傾斜を持た
せている。またこの傾斜を持った面にゲート電極１８を
交差させることによりキンクの発生を抑制している。こ
こで２４は、素子分離溝の底面である。また素子分離溝
内には、絶縁膜が埋め込まれている。

【０００５】一方、キンクが発生しないまでも、バーズ
ビークの短い素子分離を有するチャネル幅の狭い素子で
は、素子全域がキンク電流発生領域となり、逆狭チャネ
ル効果と称される図１３（ａ）に示すような、しきい値
電圧の低下といった問題があった。

【０００６】

【発明が解決しようとする課題】上記従来の前者の技術
は、図１０に示すように、局所的に素子端部のｐ層１５
の不純物濃度を上げるために、キンク電流は抑制される
ものの、ソース・ドレイン拡散層と半導体基板１の間の
接合特性が劣化し、接合耐圧の低下や拡散層リーク電流
の増加を招くといった問題があった。これにより記憶装
置においては、記憶保持特性の劣化や消費電流の増加と
いった問題が生じる。特に半導体集積回路の高集積化の
ためには半導体基板１の不純物濃度を上げる必要があ
り、これに伴って素子端部のｐ層１５の不純物濃度も上
げなければならない。そのため前記接合特性は、さらに
劣化するといった問題を生じた。

【０００７】また、上記従来の後者の技術は、素子分離
溝側面の傾斜を励起用エネルギービームを一定方向に振
ることによって制御している。そのため、溝側壁の一定
方向の側面２３は必ず基板表面２１に対して垂直と成っ
ている。そのため、完全なキンクの対策を行うことはで
きない。なぜならば、多くの場合、半導体集積回路装置
は複数の素子からなり、それぞれのゲート電極１８の方
向が必ずしも一定ではないためである。従って、垂直な
側面２３に対してゲート電極１８が交差し、一部の素子
ではキンク発生の問題が解決されていない。仮にこれを
ゲート電極方向を一定にすることで回避する場合、レイ
アウト上にかなりの制約を受け、チップ寸法が増加する
といった問題を生じる。

【０００８】また、上記逆狭チャネル効果の生じるチャ
ネル幅の狭い素子は、主に記憶素子領域に設けられてい
る。そのため、しきい値電圧低下に伴いＭＯＳトランジ
スタのオフ（ゲート電圧０Ｖ）電流が増加し、記憶保持
特性の劣化や消費電流の増加といった問題があった。

【０００９】本発明の第１の目的は、拡散層の接合特性
を劣化させることなく、ＭＯＳトランジスタのキンク電
流を抑制した半導体集積回路装置及びその製造方法を提
供することにある。

【００１０】本発明の第２の目的は、しきい値電圧の低
下を防止した、チャネル幅の狭い半導体素子を有する半
導体集積回路装置及びその製造方法を提供することにあ
る。

【００１１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体集積回路装置は、記憶素子群
が設けられた記憶素子領域と周辺素子群が設けられた周
辺素子領域とを有する半導体集積回路装置の周辺素子領
域に設けられた各素子間の分離用絶縁膜の端部下面の基
板表面に対してなす角度を記憶素子領域のそれに比べて
小さくするように構成する。また、本発明の半導体集積
回路装置は、記憶素子群が設けられた記憶素子領域と周
辺素子群が設けられた周辺素子領域とを有する半導体集
積回路装置の周辺素子領域に設けられた各素子間の分離
用絶縁膜の端部下面の基板表面に対してなす角度を６０
度以下にするように構成する。

【００１２】上記第２の目的を達成するために、本発明
の半導体集積回路装置は、記憶素子群が設けられた記憶
素子領域と周辺素子群が設けられた周辺素子領域とを有
する半導体集積回路装置の記憶素子領域の半導体基板表
面不純物濃度を周辺素子領域のそれより高くするように
構成する。また、本発明の半導体集積回路装置は、記憶
素子群が設けられた記憶素子領域と周辺素子群が設けら
れた周辺素子領域とを有する半導体集積回路装置の記憶
素子領域に設けられたゲート絶縁膜の膜厚を周辺素子領
域のそれより厚くするように構成する。この半導体集積
回路装置においても、記憶素子領域と周辺素子領域のそ
れぞれの領域内に設けられた各素子間の分離用絶縁膜を
上記のような状態にすることが好ましい。

【００１３】また、上記第１の目的を達成するために、
本発明の半導体集積回路装置の製造方法は、半導体基板
上に所望の形状の耐酸化性絶縁膜を形成し、これをマス
クとして半導体基板の露出部を選択的に酸化し、素子間
の分離用絶縁膜を形成するときに、周辺回路素子群が設
けられる周辺素子領域に形成される分離用絶縁膜の端部
の基板表面と実質的に並行な方向の延びが、記憶素子群
が設けられる記憶素子領域のそれより長くなるように酸
化する方法を用いる。また、本発明の半導体集積回路装
置の製造方法は、半導体基板上に所望の形状の耐酸化性
絶縁膜を形成し、これをマスクとして半導体基板の露出
部を選択的に酸化し、素子間の分離用絶縁膜を形成する
ときに、周辺素子領域に形成される分離用絶縁膜の端部
下面の基板表面に対してなす角度が、記憶素子群が設け
られる記憶素子領域のそれより小さくなるように酸化す
る方法を用いる。

【００１４】これらの半導体集積回路装置の製造方法を
より詳しく説明すると、例えば、耐酸化性絶縁膜の下に
酸化膜を形成しておき、周辺素子領域の酸化膜の膜厚を
記憶素子領域のそれより厚くして、上記の酸化を行う方
法を用いることができる。また、周辺素子領域にのみ耐
酸化性絶縁膜の下に酸化膜を形成して酸化を行ってもよ
い。さらにまた、周辺素子領域の耐酸化性絶縁膜の膜厚
を記憶素子領域のそれより薄くして酸化を行ってもよ
い。

【００１５】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上の周辺回路素子群が設けられる周
辺素子領域と、記憶素子群が設けられる記憶素子領域と
に、それぞれ異なる方法を用いかつ所望の順に素子間の
分離用絶縁膜を形成することによっても上記第１の目的
を達成することができる。この方法としては、例えば、
周辺素子領域の分離用絶縁膜の形成は、半導体基板上に
所望の形状の耐酸化性絶縁膜を設け、これをマスクとし
て半導体基板の露出部を選択的に酸化して行い、記憶素
子領域の分離用絶縁膜の形成は、所望の位置に溝を設
け、溝内を絶縁物で埋めることによって行う方法を用い
ることができる。周辺素子領域の分離用絶縁膜は、その
端部下面の基板表面に対してなす角度を６０度以下とす
るように酸化することが好ましい。

【００１６】これらのいずれの場合にも、選択的な酸化
の前に予めその部分の半導体基板表面に、深さが０．２
μｍ以下の溝を設けてから選択酸化することが素子分離
が良好となるので好ましい。この溝の深さは、０．０５
μｍから０．２μｍの範囲であることが好ましい。

【００１７】また、上記第２の目的を達成するために、
本発明の半導体集積回路装置の製造方法は、半導体基板
上の周辺回路素子群が設けられる周辺素子領域と、記憶
素子群が設けられる記憶素子領域との両方の領域に、不
純物を導入する工程と、記憶素子領域にのみ不純物を導
入する工程とを所望の順に行うか、或いは、周辺素子領
域に所望の量の不純物を導入する工程と、記憶素子領域
にこの所望の量よりも多い量の不純物を導入する工程と
を所望の順に行って、記憶素子領域の半導体基板表面不
純物濃度を周辺素子領域のそれより高くするように構成
する。

【００１８】また、上記第２の目的を達成するために、
本発明の半導体集積回路装置の製造方法は、周辺素子領
域及び記憶素子領域に第１のゲート絶縁膜を形成する工
程と、周辺素子領域の第１のゲート絶縁膜を除去する工
程と、周辺素子領域及び記憶素子領域に第２のゲート絶
縁膜を形成する工程とにより、記憶素子領域に設けられ
たゲート絶縁膜の膜厚を周辺素子領域のそれより厚くす
るように構成する。

【００１９】

【作用】図１２に示すように、ＭＯＳトランジスタのゲ
ート電極１８によって誘起されるポテンシャルの等電位
線１６は、フィールド酸化膜２の中では深くまで分布
し、半導体基板１の中では表面に分布する。素子端部に
おいては、この両者中の分布が互いに影響し合い、ポテ
ンシャルの等電位線１６は否んだ分布と成る。特に図１
２（ａ）に示すようなバーズビークの短い場合において
は、素子端部における電位分布１６の曲率半径が小さ
く、局所的に電位が上昇し、キンク電流の発生原因とな
っている。

【００２０】これに対し、本発明のようにバーズビーク
を延ばした図１２（ｂ）の構造においては、素子端部に
おいて電位分布１６は緩やかで局所的な電位の上昇が無
くなり、キンク電流が抑制される。ここでのバーズビー
クを延ばすということは、バーズビークの形状を緩やか
にすることである。

【００２１】また本発明においては、記憶素子領域のバ
ーズビークは延ばさないようにしている。仮に周辺が広
い素子分離で覆われた素子が孤立して存在した場合、図
１３（ａ）に示すように、その素子のしきい値電圧はチ
ャネル幅が狭いほどキンクによって低下する。しかし図
１３（ｂ）に示すように、周辺の素子分離長が短くなる
とキンクによって生じたしきい値電圧の低下は改善され
る。そのため、最小間隔で素子領域と素子分離領域が配
置される記憶素子領域においては、これら両者の特性を
合わせ持つが、素子分離長の影響が強く、素子分離絶縁
膜の側面が基板表面に対し垂直であってもキンクが抑制
され、しきい値電圧の低下は小さい。従ってキンクの対
策は、周辺素子領域を主に行えばよく、記憶素子領域に
おいては、基板表面濃度を上げるかゲート絶縁膜膜厚を
厚くする程度で、しきい値電圧の低下が防止できる。

【００２２】

【実施例】以下に図面を用いて、本発明の実施例を詳細
に説明する。図１（ａ）は、本発明を適用した半導体集
積回路装置におけるゲート電極１８、１８’及びソース
・ドレイン拡散層２７形成時の断面構造であり、図中右
側が周辺素子領域で、図中左側の記憶素子領域に比べ、
半導体基板１主面上に形成されたフィールド酸化膜２の
端部、すなわちバーズビークの部分の形状が緩やかとな
っている。この形状の効果を図１（ｂ）を用いて説明す
る。ここでは、素子領域となる基板表面に対するフィー
ルド酸化膜のバースビーク下面の角度に対するＭＯＳト
ランジスタのしきい値電圧の変化を示している。この結
果において、バーズビーク角度が６０度を超えるとキン
クが発生し、しきい値電圧を低下させている。従って、
バーズビークを延ばすことにより、この角度を６０度以
下にすれば、キンクを防止することが出来る。この構造
を実現するための種々の方法について以下に説明する。

【００２３】〈実施例１〉まず選択酸化時のマスクとな
る耐酸化性絶縁膜下の酸化膜厚を変える場合について説
明する。図２は、本発明の第１の実施例の製造工程断面
図である。まず図２（ａ）に示すように、基板の不純物
濃度が１０¹⁷／ｃｍ³程度の半導体基板１の主面上に、
熱酸化法により厚さ１０ｎｍ程度の酸化膜３を形成す
る。つぎに周辺素子領域を覆うようなホトレジスト４の
パターンを形成し、これをマスクとして記憶素子領域の
酸化膜３を除去する。

【００２４】ついで一旦上記ホトレジスト４を除去した
後、図２（ｂ）に示すように再度熱酸化を施し、記憶素
子領域に厚さ１０ｎｍ程度の熱酸化膜を形成する。これ
により半導体基板１の主面上の酸化膜３の膜厚は、記憶
素子領域で１０ｎｍ、周辺素子領域で約１４ｎｍとな
る。ついで化学気相成長法により耐酸化性絶縁膜である
窒化珪素膜５を厚さ約１５０ｎｍ堆積し、これを公知の
リソグラフィとドライエッチングによりパターニング
し、素子分離領域の前記窒化珪素膜５を除去する。これ
により、選択酸化膜形成時のマスクとなる窒化珪素膜５
下の酸化膜３の膜厚は、記憶素子領域よりも周辺素子領
域で厚くなる。

【００２５】次いで図２（ｃ）に示すように、窒化珪素
膜５をマスクとした選択酸化を施し、素子分離領域に厚
さ４００ｎｍ程度のフィールド酸化膜２を形成すると、
フィールド酸化膜２の横方向への延び（バーズビーク）
は記憶素子領域よりも周辺素子領域で長くすることが出
来る。これは周辺素子領域で窒化珪素膜５下の酸化膜３
の膜厚が厚く、酸化剤（酸素）の通路が広いために、酸
化剤が奥まで拡散しやすくなるためである。

【００２６】あとは従来のＭＩＳ型電界効果トランジス
タの製造方法に従い、窒化珪素膜５を熱リン酸で選択的
に除去したのち、図２（ｄ）に示すように半導体基板１
の主面上にゲート絶縁膜１７を形成し、ついでゲート電
極１８、１８’及びソース・ドレインの拡散層２７を形
成する。以後は層間膜及び配線電極などを形成するが、
本発明には直接関係しないため図面では割愛する。

【００２７】ここで半導体基板１主面上に形成した酸化
膜３は、化学気相成長法によって堆積した酸化膜であっ
てもよい。本実施例によれば、記憶素子領域のフィール
ド酸化膜２の横方向への延びは片側約０．１μｍで、そ
の端部下面が基板表面に対してなす角度（以下、単に下
面の角度という）は約７０度、周辺素子領域のその延び
が片側約０．３μｍで下面の角度は約５０度である。

【００２８】〈実施例２〉図３は、本発明の第２の実施
例の製造工程断面図を示したものである。本発明の製造
工程は、第１の実施例で示した図２とほぼ同様である。
ただし、本発明の第１の実施例との違いは、図２（ｂ）
における記憶素子領域の窒化珪素膜５下の酸化膜形成を
省略している。そのため図３（ｂ）に示すように、記憶
素子領域において窒化珪素膜５下には酸化膜３は存在し
ない。

【００２９】本発明によれば、図３（ｃ）に示すよう
に、フィールド酸化膜２の横方向への延びは、酸化膜３
の膜厚を１０ｎｍとすれば、記憶素子領域で片側ほぼ０
μｍ、周辺素子領域で片側約０．１μｍとなる。これに
より、両者でのフィールド酸化膜２の横方向への延び
を、第１の実施例に比べ短くすることができる。但しこ
れでは周辺素子領域のバーズビークの下面の角度が約７
０度となるため、キンクは抑制できない。ここで、図３
（ａ）において形成する酸化膜３の膜厚を１４ｎｍ程度
とすれば、記憶素子領域でフィールド酸化膜２の横方向
への延びは片側ほぼ０μｍで下面の角度はほぼ９０度、
周辺素子領域で延びは片側約０．３μｍで角度は約５０
度となりキンクを抑制できる。以後の製造工程の説明
は、第１の実施例と同様であるため割愛する。

【００３０】〈実施例３〉図４は、本発明の第３の実施
例を示す製造工程断面図である。まず図４（ａ）に示す
ように、基板の不純物濃度が１０¹⁷／ｃｍ³程度の半導
体基板１の主面上に、熱酸化法により厚さ１５ｎｍ程度
の酸化膜３を形成する。ついで耐酸化性絶縁膜である窒
化珪素膜５を化学気相成長法により１５０ｎｍ堆積し、
これを公知のリソグラフィとドライエッチングによりパ
ターニングし、素子分離領域の窒化珪素膜５を除去す
る。

【００３１】ついで周辺素子領域をホトレジスト（図示
せず）で被覆し、記憶素子領域の素子分離領域から露出
した酸化膜３を希釈したフッ酸水溶液等で除去する。こ
のとき、記憶素子領域の窒化珪素膜５周辺部の下の酸化
膜３も除去される。一旦先程のホトレジストを除去し、
上記除去した酸化膜３の膜厚の半分以上の膜厚である２
０ｎｍの薄い窒化珪素膜６を堆積し、図４（ｂ）に示す
ような構造を得る。ここで薄い窒化珪素膜６の膜厚が酸
化膜３の膜厚の半分より薄ければ窒化珪素膜５と半導体
基板１との間に隙間が生じるため好ましくない。

【００３２】次に薄い窒化珪素膜６を異方性のドライエ
ッチングで除去し、図４（ｃ）に示すように選択酸化の
マスクとなる窒化珪素膜５の側壁にのみ先程の薄い窒化
珪素膜６を残存させる。これにより、記憶素子領域にお
いては窒化珪素膜６は直接半導体基板１と接し、周辺素
子領域においては窒化珪素膜６の下には酸化膜３が存在
する。これにより、選択酸化を行った際、記憶素子領域
でフィールド酸化膜の横方向への延びは、第２の実施例
で示したように、ほぼ０μｍで下面の角度としてはほぼ
９０度、周辺素子領域では延びは約０．３μｍで下面の
角度としては約５０度となる。以後の製造工程の説明
は、第１の実施例と同様であるため割愛する。

【００３３】本発明の第２の実施例との違いは、記憶素
子領域の窒化珪素膜５は薄い窒化珪素膜６を介して周辺
のみが直接半導体基板１と直接接していることである。
一般にフィールド酸化膜形成後の窒化珪素膜の除去には
煮沸したリン酸が用いられており、シリコン基板１との
選択比が殆ど取れないため、窒化珪素膜とシリコン基板
が接している領域ではシリコン基板が削られてしまう。
しかし本実施例によれば、窒化珪素膜５、６を除去した
後に露出する半導体基板表面は、記憶素子領域の窒化珪
素膜５周辺のみであり、リン酸によるシリコン基板１の
削れを最小限に抑えることができる。

【００３４】また本発明の第３に実施例に於て、図４
（ｂ）に示す薄い窒化珪素膜６の堆積前に、例えばアン
モニア等の窒素を含む雰囲気中で例えば９００℃で２０
分程度の熱処理を施すことで、露出した半導体基板１表
面に形成された自然酸化膜を熱窒化膜に変換し、薄い窒
化珪素膜６と半導体基板１との界面に自然酸化膜が介在
するのを防止すれば、記憶素子領域におけるフィールド
酸化膜の横方向への延びを更に低減することができる。
但し、自然酸化膜を熱窒化膜に変換する際に、周辺素子
領域の素子分離領域における酸化膜３は自然酸化膜より
十分厚いため、この酸化膜３が全て熱窒化膜に変換され
ることはない。

【００３５】〈実施例４〉第３の実施例に示した薄い窒
化珪素膜６の横方向への張出しを設けることが可能であ
る。これを図５に示す第４の実施例によって説明する。
この場合、図４（ｂ）における窒化珪素膜６の異方性エ
ッチングの前に、図５（ａ）に示すように化学気相成長
法により厚さ１５０ｎｍ程度の酸化膜７を堆積する。

【００３６】ついで図５（ｂ）に示すように酸化膜７の
異方性エッチングを施し、さらに窒化珪素膜５の側壁に
残存した酸化膜８をマスクとして薄い窒化珪素膜６をエ
ッチングすることにより、窒化珪素膜５の側壁に長さ約
０．１μｍの薄い窒化珪素膜６の張出しを設けることが
出来る。ここでフィールド酸化を施す際には、一旦窒化
珪素膜５側壁の酸化膜８を希釈したフッ酸水溶液等で除
去する。この際、周辺素子領域においては薄い窒化珪素
膜６下の露出した酸化膜３もエッチングされるが、化学
気相成長法で形成した酸化膜８の方が熱酸化によって形
成した酸化膜３よりもエッチング速度が数倍速いため、
酸化膜３はさほどエッチングされることはない。

【００３７】本実施例に於ても、前記したように、薄い
窒化珪素膜６堆積前に半導体基板１表面に形成される自
然酸化膜を熱窒化膜に変換することは、記憶素子領域に
おけるフィールド酸化膜の横方向への延びを低減する上
で有効である。本実施例によれば、フィールド酸化膜の
横方向への延びは、記憶素子領域において０μｍとする
ことができ、周辺素子領域においては窒化珪素膜６の張
り出しがあるため延びは約０．２μｍとなるが下面の角
度は約５０度である。

【００３８】一方、これらの選択酸化によるフィールド
酸化膜を形成する前に、少なくとも記憶素子領域におい
て、窒化珪素膜５等をマスクにして素子分離領域から露
出した半導体基板１に対し選択的に深さ０．１μｍ程度
の溝を形成することにより、素子分離能力の向上を図る
ことが出来る。これは本発明の他の実施例においても同
様である。ここで溝の深さが０．２μｍ以上となると、
フィールド酸化膜形成の際に結晶欠陥が発生し易くな
る。

【００３９】上記第１から第４の実施例に示したよう
に、フィールド酸化膜の横方向への延び（バーズビーク
の角度）の制御は、窒化珪素膜５かその下の酸化膜３の
膜厚の違い、あるいはフィールド酸化膜２の膜厚やその
酸化温度で可能となる。

【００４０】〈実施例５〉次に選択酸化時のマスクとな
る耐酸化性絶縁膜の膜厚を変える場合について説明す
る。図６は、本発明の第５の実施例を示す製造工程断面
図である。まず図６（ａ）に示すように、基板の不純物
濃度が１０¹⁷／ｃｍ³程度の半導体基板１の主面上に、
熱酸化法により厚さ１０ｎｍ程度の酸化膜３を形成し、
ついで化学気相成長法により厚さ１００ｎｍ程度の窒化
珪素膜５’を堆積する。つぎに記憶素子領域を覆うよう
なホトレジスト９のパターンを形成し、これをマスクと
して周辺素子領域の窒化珪素膜５’を除去する。

【００４１】ついで図６（ｂ）に示すように、再度１０
０ｎｍ程度の窒化珪素膜を堆積することにより、窒化珪
素膜５の膜厚は、記憶素子領域で２００ｎｍ、周辺素子
領域で１００ｎｍとなる。この上にホトレジスト１０で
パターンを形成し、これをマスクとして素子分離領域の
窒化珪素膜５をエッチングして除去する。

【００４２】この後、一旦ホトレジスト１０を除去し、
図６（ｃ）に示すような半導体基板１へ選択酸化を施す
ことにより素子分離領域にフィールド酸化膜２を形成す
る。この際周辺素子領域では、選択酸化のマスクとなる
窒化珪素膜５の膜厚が１００ｎｍと薄いため、フィール
ド酸化膜の横方向への延びを抑える力が弱く、その延び
は片側で約０．３μｍで下面の角度は約５０度である。
これに対し記憶素子領域においては、選択酸化のマスク
となる窒化珪素膜５の膜厚が２００ｎｍと厚いため、フ
ィールド酸化膜の横方向への延びを抑える力が強く、そ
の延びは片側で約０．１μｍで下面の角度は約７０度で
ある。以後の製造工程の説明は、第１の実施例と同様で
あるため割愛する。

【００４３】〈実施例６〉次に図７を用いて本発明の第
６の実施例を説明する。ここで図７（ａ）に示す窒化珪
素膜５のパターニングまでは前記の第５の実施例の図６
（ｂ）までと同一である。ここ後、素子分離領域の露出
した酸化膜３を希釈したフッ酸水溶液によって除去し、
ついで図７（ｂ）に示すように、図４（ｂ）と同様に前
記除去した酸化膜３の半分以上の膜厚である２０ｎｍの
薄い窒化珪素膜６を堆積し、ついで同じく化学気相成長
法により厚さ１５０ｎｍ程度の酸化膜７を堆積する。こ
の後図７（ｃ）に示すように、先程の厚い酸化膜７へ異
方性のドライエッチングを施し、窒化珪素膜５の側壁の
みに酸化膜８を残存させる。この残存させた酸化膜８を
マスクにしてさらに薄い窒化珪素膜６をエッチングす
る。この手法は、図５に示した第４の実施例と同様であ
る。

【００４４】この際記憶素子領域と周辺素子領域におい
ては窒化珪素膜５の膜厚が違うため、薄い窒化珪素膜６
の横方向への張出しは、図７（ｄ）、（ｅ）に示す拡大
図のように、記憶素子領域で長くなる。従って薄い窒化
珪素膜６と半導体基板１が直接に接する領域の断面にお
ける長さは、周辺素子領域がＬ１であるのに対し、記憶
素子領域においてはＬ２である。そのため選択酸化によ
ってフィールド酸化膜を形成する際、その横方向への延
びをＬ１よりも長く、かつＬ２よりも短くすれば、記憶
素子領域におけるフィールド酸化膜の横方向への延びを
抑えたまま、周辺素子領域におけフィールド酸化膜の横
方向への延びを長くすることができる。これは、バーズ
ビークの端部が薄い窒化珪素膜６と半導体基板１が直接
に接する領域を追い越して酸化膜３と接することにより
延びやすくなるためである。またここで、周辺素子領域
においては選択酸化のマスクとなる窒化珪素膜５の膜厚
が薄いため、さらにフィールド酸化膜の横方向への延び
は起こりやすくなっている。フィールド酸化膜形成以後
の工程の説明は、第１の実施例と同様であるため割愛す
る。

【００４５】本実施例によれば、選択酸化のマスクとな
る窒化珪素膜５の膜厚だけでなく、薄い窒化珪素膜６の
張り出しの長さも変えることができるため、バーズビー
クの形状の違いを出すためにはより効果的である。

【００４６】〈実施例７〉第６の実施例においては、選
択酸化の際のマスクとなる窒化珪素膜５の膜厚を変える
ことにより、薄い窒化珪素膜６の張出し（薄い窒化珪素
膜６と半導体基板１との直接接する部分）の長さを変え
たが、他の手法によって同様の効果を得ることを第７の
実施例として、図８の製造工程断面図を用いて説明す
る。まず図８（ａ）に示すように、基板の不純物濃度が
１０¹⁷／ｃｍ³程度の半導体基板１の主面上に、熱酸化
法により厚さ１０ｎｍ程度の酸化膜３を形成し、ついで
化学気相成長法により厚さ２００ｎｍ程度の窒化珪素膜
５を堆積する。これにホトレジスト１０のパターンニン
グとドライエッチングにより素子分離領域上の窒化珪素
膜５を除去する。

【００４７】つぎの図８（ｂ）に示すように、ホトレジ
スト４で周辺素子領域を覆い、記憶素子領域の露出した
酸化膜３を希釈したフッ酸水溶液等で一旦除去する。こ
の後ホトレジスト４を除去し、さらに全面を希釈したフ
ッ酸水溶液等でエッチングし、周辺素子領域の露出した
酸化膜３を除去する。この際、記憶素子領域においては
酸化膜３のエッチングが周辺素子領域に比べ窒化珪素膜
５下の奥にまで進む。これはフッ酸水溶液等によるエッ
チングが等方的であり、記憶素子領域におけるエッチン
グ時間を長くしているためである。ここで、記憶素子領
域のみの酸化膜３のエッチングと全面における酸化膜３
のエッチングは順番を逆にしても同じ結果が得られる。

【００４８】ついで図８（ｃ）に示すように、薄い窒化
珪素膜６を堆積し、ついで異方性のドライイエッチング
を施すことにより素子分離領域の薄い窒化珪素膜６を除
去するが、残存した窒化珪素膜６と半導体基板１の直接
接する領域は、記憶素子領域が０．１μｍであり、周辺
素子領域の０．０５μｍに比べ長くなる。この長さは、
上記それぞれの希釈したフッ酸水溶液のエッチング条件
によって制御が可能である。

【００４９】一方ここで、窒化珪素膜５の側壁に薄い窒
化珪素膜６の張出しを設けるような構造にするために
は、前記の第６の実施例における図７の様な手法を用い
ればよいが、この場合は、窒化珪素膜５の膜厚が記憶素
子領域と周辺素子領域で同じであるため、張出し長さは
両者で同じとなる。

【００５０】ついで図８（ｄ）に示すように、窒化珪素
膜５をマスクとして選択酸化を行い素子分離領域にフィ
ールド酸化膜２を形成するが、薄い窒化珪素膜６が半導
体基板１と直接接している領域は記憶素子領域が０．１
μｍであり、周辺素子領域の０．０５μｍに比べ約０．
０５μｍ長くなっている。そのため第６の実施例と同様
にフィールド酸化の条件を調整し、例えば記憶素子領域
でのバーズビークの延びを０．０７μｍとすることで、
記憶素子領域におけるフィールド酸化膜の横方向への延
びを抑えたまま、周辺素子領域におけるフィールド酸化
膜の横方向への延びを長くすることができる。

【００５１】〈実施例８〉上記実施例は、すべて記憶素
子領域、周辺素子領域ともにフィールド酸化膜を選択酸
化によって形成したが、第８の実施例として、記憶素子
領域と周辺素子領域において素子分離形成法を変えた場
合について、図９の製造工程断面図を用いて説明する。

【００５２】まず図９（ａ）に示すように、基板の不純
物濃度が１０¹⁷／ｃｍ³程度の半導体基板１の主面上
に、熱酸化法により厚さ１５ｎｍ程度の酸化膜３を形成
し、ついで化学気相成長法により厚さ２００ｎｍ程度の
窒化珪素膜５を堆積する。これにホトレジスト１０のパ
ターンニングとドライエッチングにより素子分離領域上
の窒化珪素膜５を除去する。

【００５３】ついで図９（ｂ）に示すように、周辺素子
領域をホトレジスト４で覆い、このホトレジスト４及び
記憶素子領域の窒化珪素膜５をマスクとして露出した記
憶素子領域の酸化膜３を一旦除去して半導体基板１を露
出させ、さらに露出した半導体基板１をエッチングし、
素子分離領域に深さ０．５μｍ程度の溝１１を形成す
る。

【００５４】ついで一旦前記ホトレジスト４を除去した
後、図９（ｃ）に示すように、半導体基板１に対して１
０００℃程度での熱酸化を施し、溝１１内に厚さ２０ｎ
ｍ程度の熱酸化膜１２を形成し、さらに化学気相成長法
により厚さ５０ｎｍ程度の窒化珪素膜１３を全面に堆積
する。

【００５５】ついで図９（ｄ）に示すように、厚さ１．
０μｍ程度の熱流動性の有るリンガラスからなる絶縁膜
１４を堆積した後、この後の工程で用いる最高温度より
も高い温度で熱処理を行い、先程堆積した絶縁膜１４を
フローさせ、半導体基板１表面を一旦平坦にする。この
後全面をエッチバックし、周辺素子領域の素子分離領域
に堆積された前記窒化珪素膜１３が露出するまで、絶縁
膜１４をエッチングする。エッチバックの詳細な手法等
については、本発明の本質ではないため割愛する。

【００５６】これにより図９（ｅ）に示す如く、絶縁膜
１４は記憶素子領域の素子分離領域に形成した溝の内部
にのみ残すことが出来る。この後、異方性のドライエッ
チングにより窒化珪素膜１３をエッチングし、周辺素子
領域の素子分離領域の薄い窒化珪素膜１３を除去し酸化
膜３を露出させ、窒化珪素膜５をマスクとした選択酸化
を施すことにより、フィールド酸化膜を形成する。この
時フィールド酸化膜は、周辺素子領域の酸化膜３の露出
した素子分離領域には成長するが、記憶素子領域は耐酸
化性絶縁膜である窒化膜５及び薄い窒化膜１３で覆われ
ているために、選択酸化によるフィールド酸化膜は形成
されない。なおこれ以降の工程は、前記他の実施例と同
様なため、説明を省略する。

【００５７】従って本発明によれば、フィールド酸化膜
を周辺素子領域にのみ形成でき、そのフィールド酸化膜
の横方向への延びも周辺素子領域にのみ存在する。これ
によって周辺素子領域のフィールド酸化膜の下面の角度
は他の実施例と同様に約５０度となり、記憶素子領域に
おいては溝の形状によってフィールド酸化膜の下面の角
度が決定される。

【００５８】以上述べてきた実施例は、キンクの発生す
る周辺素子領域のバーズビークを延ばすものであった。
一方記憶素子領域においては、キンクは発生しないもの
の、逆狭チャネル効果によってしきい値電圧が低下する
という問題がある。以下に、特に記憶素子領域のような
チャネル幅の狭い素子のしきい値電圧低下を防止する方
法の実施例について説明する。

【００５９】〈実施例９〉図１４を用いて、本発明の第
９の実施例を工程を追って説明する。まず図１４（ａ）
に示すように、基板の不純物濃度が１０¹⁵／ｃｍ³程度
の半導体基板１の主面上に、熱酸化法により厚さ１５ｎ
ｍ程度の酸化膜３を形成し、一旦全面に例えば１×１０
¹³／ｃｍ²程度の硼素を打ち込みエネルギ２０ｋｅＶ程
度で注入した後、周辺素子領域を厚さ１μｍ程度のホト
レジスト４で覆った後、記憶素子領域に硼素を２×１０
¹³／ｃｍ²程度を打ち込みエネルギ２０ｋｅＶ程度で注
入する。これにより半導体基板１表面への不純物２５の
注入量を周辺素子領域より記憶素子領域で２×１０¹³／
ｃｍ²多くする。このイオン注入工程は、その順を逆に
してもよい。

【００６０】つぎに図１４（ｂ）に示すように、上記ホ
トレジスト４を一旦除去し、１２００℃、４時間程度の
熱処理を施し、不純物２５を半導体基板１内へ拡散さ
せ、不純物層２６を形成する。そのため、半導体基板１
の表面不純物濃度は、周辺素子領域に比べ記憶素子領域
で約２．５倍程度高くなる。さらに、再度周辺素子領域
を厚さ１μｍ程度のホトレジスト４で覆った後、記憶素
子領域の酸化膜３を除去する。

【００６１】つぎに、図１４（ｃ）に示すように全面に
厚さ１５０ｎｍ程度の窒化珪素膜５を堆積し、ついで公
知のリソグラフィとドライエッチングにより素子分離領
域の前記窒化珪素膜５を除去する。これは第２の実施例
と同じ手法である。あとは、第２の実施例と同様に、窒
化珪素膜５をマスクとした選択酸化を行うことにより、
素子分離領域にフィールド酸化膜を形成する。

【００６２】本実施例においては、素子分離領域のフィ
ールド酸化膜を形成する前に、不純物層２６を形成した
が、これを逆にし、フィールド酸化膜形成後に多段のイ
オン注入を周辺素子領域と記憶素子領域とで個別に行っ
て形成することも可能である。また本実施例において
は、フィールド酸化膜の形成方法として本発明の第２の
実施例の手法を用いたが、他の実施例の手法を組み合わ
せてもよく、同様の効果が得られる。そのためこれ以降
の工程の詳細は割愛する。

【００６３】〈実施例１０〉つぎに半導体基板表面の不
純物濃度を変える他の実施例について、図１５を用いて
説明する。表面の不純物濃度が一様（１×１０¹⁷／ｃｍ
³）な半導体基板１上に、素子分離のためのフィールド
酸化膜２を第２の実施例と同様な方法により形成し、つ
いで素子領域の窒化珪素膜を除去する。つぎに、半導体
基板１の表面へ周辺素子領域のＭＯＳトラジスタのしき
い値電圧設定のための第１回目の硼素を全面に１×１０
¹²／ｃｍ²程度注入した後、周辺素子領域を厚さ１μｍ
程度のホトレジスト４で覆い、さらに記憶素子領域へ、
第２回目の硼素を５×１０¹¹／ｃｍ²程度注入し、第１
回目の硼素イオン注入の不足分を補う。これにより記憶
素子領域の半導体基板１表面濃度を、周辺素子領域より
高くすることができる。

【００６４】このイオン注入工程は、逆にしてもよい。
また、記憶素子領域を覆うイオン注入のマスクを別途作
成し、まず記憶素子領域をホトレジストで覆い、周辺素
子領域に１×１０¹²／ｃｍ²程度硼素を注入した後、つ
いで逆に周辺素子領域をホトレジストで覆い、記憶素子
領域に１．５×１０¹²／ｃｍ²程度硼素を注入するとい
った個別のイオン注入を行っても良い。またこの工程
は、逆でもよい。また、フィールド酸化膜２の形成は、
第１又は第３から第８の実施例のいずれかの方法によっ
てもよい。

【００６５】以上に第９及び第１０の実施例におけるイ
オン注入条件は、あくまで一例であり、適用する製品や
フィールド酸化膜の形状等によって異なるものである。

【００６６】〈実施例１１〉つぎに周辺素子領域と記憶
素子領域でゲート絶縁膜の膜厚を変える、第１１の実施
例について図１６を用いて説明する。まず図１６（ａ）
に示すように、上記の第２の実施例によって半導体基板
１の表面に素子分離用のフィールド酸化膜２を形成した
後、素子領域へ厚さ１０ｎｍ程度のゲート酸化膜１７’
を熱酸化で形成する。つぎに記憶素子領域をホトレジス
ト９で覆った後、露出した周辺素子領域のゲート絶縁膜
１７’を希釈したフッ酸水溶液等で除去する。この後先
程のホトレジスト９を除去した後、再度熱酸化を施すこ
とにより、周辺素子領域の素子領域へ厚さ１０ｎｍ程度
のゲート絶縁膜１７を形成する。その結果、先程の図１
６（ａ）で記憶素子領域のゲート絶縁膜１７’を残した
ために、図１６（ｂ）に示すように、記憶素子領域のゲ
ート絶縁膜１７’は周辺素子領域のゲート絶縁膜１７よ
りも厚く、約１４ｎｍとなる。

【００６７】後は図１６（ｃ）に示すように従来のＭＩ
Ｓ型電界効果トランジスタの製造方法に従いゲート電極
１８、１８’及び拡散層２７等を形成する。この後の配
線形成等の工程は、本発明の本質ではないため割愛す
る。

【００６８】なお、フィールド酸化膜の形成は、第１又
は第３から第８の実施例のいずれかの方法によってもよ
い。また、本実施例においては、ゲート絶縁膜を熱酸化
によって形成したが、他の方法、例えば化学気相成長法
によって形成することも可能である。また他の絶縁物質
を適用することも可能である。また、前記第９及び第１
０の実施例と組み合わせることも可能である。この場合
は、記憶素子領域の基板１表面濃度が高いため、ゲート
絶縁膜厚を記憶素子領域で１２ｎｍとする必要があり、
この場合は１回目のゲート絶縁膜１７’の膜厚を５ｎｍ
程度にする。

【００６９】以上の、第９から第１１の実施例を用いる
ことにより、記憶素子領域におけるＭＯＳトランジスタ
のしきい値電圧の低下を防止し、記憶保持特例の劣化を
回避することが可能となる。

【００７０】以上述べた実施例において、半導体基板１
の不純物濃度は一義的に１×１０¹⁷／ｃｍ³程度とした
が、この濃度は適用する半導体集積回路装置の種類或い
は製造技術によって異なるものである。またこれは、他
の条件である膜厚や不純物量も同様である。一方フィー
ルド酸化膜を形成する酸化温度に関しては、高温である
ほどバーズビークを延ばさない記憶素子領域での結晶欠
陥の発生が抑制され、１１００℃程度での酸化が望まし
い。

【００７１】さらに以上述べてきた実施例においては、
簡略化のために、半導体基板上に形成するＭＯＳトラン
ジスタを１導電型となるようにしたが、本発明は相補型
の半導体装置へも適用可能であり、この場合、第１導電
型の半導体基板表面を第１導電型及び第２導電型に区画
すればよい。

【００７２】

【発明の効果】以上述べたような本発明によれば、チャ
ネル幅の広い周辺の素子領域において、フィールド酸化
膜の横方向への延び（バーズビーク）を長くすることに
より、素子端部におけるフィールド酸化膜内と半導体基
板内のポテンシャル分布差によって誘起されるポテンシ
ャル分布の歪みを小さくでき、キンクの発生を抑制する
ことが可能となる。これにより、素子端部における基板
の不純物濃度を上げる必要が無くなり、拡散層の接合特
性の劣化を抑制することが出来る。

【００７３】またフィールド酸化膜の横方向への延びを
長くできないチャネル幅の短い記憶素子領域において
は、キンクが発生しやすいような形状であるが、隣接す
る素子分離幅が短いために、前記フィールド酸化膜中へ
のポテンシャルが深くまで分布しないため、前記周辺の
素子領域と同様に素子端部におけるポテンシャル分布の
歪みが小さく、キンクが発生しづらい。

【００７４】さらに逆狭チャネル効果によってしきい値
電圧の低下する記憶素子領域で用いているチャネル幅の
狭い素子では、基板表面濃度を上げるか、ゲート絶縁膜
厚を厚くすることによってしきい値電圧の低下が回避さ
れ、記憶素子の保持特性の劣化や消費電流の増加を防止
することができる。

【図面の簡単な説明】

【図１】本発明の一例のフィールド酸化膜断面構造図及
びその特性図。

【図２】本発明の第１の実施例の製造工程断面図。

【図３】本発明の第２の実施例の製造工程断面図。

【図４】本発明の第３の実施例の製造工程断面図。

【図５】本発明の第４の実施例の製造工程断面図。

【図６】本発明の第５の実施例の製造工程断面図。

【図７】本発明の第６の実施例の製造工程断面図。

【図８】本発明の第７の実施例の製造工程断面図。

【図９】本発明の第８の実施例の製造工程断面図。

【図１０】第１の従来のキンク対策例の断面図。

【図１１】第２の従来のキンク対策例の鳥瞰図。

【図１２】ポテンシャル分布へのフィールド酸化膜形状
の影響を説明するための図。

【図１３】しきい値電圧への素子分離寸法依存性を示す
図。

【図１４】本発明の第９の実施例の製造工程断面図。

【図１５】本発明の第１０の実施例の製造工程断面図。

【図１６】本発明の第１１の実施例の製造工程断面図。

【符号の説明】

１…半導体基板２…フィールド酸化膜３、７、８…酸化膜４、９、１０…ホトレジスト５、５’、６、１３…窒化珪素膜１１…溝１２…熱酸化膜１４…絶縁膜１５…ｐ層１６…ポテンシャルの等電位線１７、１７’…ゲート絶縁膜１８、１８’…ゲート電極１９…多結晶珪素膜２０…パンチスルーストッパ層２１…基板表面２２、２３…側面２４…底面２５…不純物２６…不純物層２７…拡散層

───────────────────────────────────────────────────── フロントページの続き (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石田浩東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】記憶素子群が設けられた記憶素子領域と周
辺素子群が設けられた周辺素子領域とそれぞれの領域内
の各素子間の分離用絶縁膜とを有する半導体集積回路装
置において、上記周辺素子領域の上記分離用絶縁膜の端
部下面の基板表面に対してなす角度は、上記記憶素子領
域のそれに比べて小さいことを特徴とする半導体集積回
路装置。
【請求項２】請求項１記載の半導体集積回路装置におい
て、上記周辺素子領域の上記分離用絶縁膜の端部下面の
基板表面に対してなす角度は、６０度以下であることを
特徴とする半導体集積回路装置。
【請求項３】記憶素子群が設けられた記憶素子領域と周
辺素子群が設けられた周辺素子領域とそれぞれの領域内
の各素子間の分離用絶縁膜とを有する半導体集積回路装
置において、上記周辺素子領域の上記分離用絶縁膜の端
部下面の基板表面に対してなす角度は、６０度以下であ
ることを特徴とする半導体集積回路装置。
【請求項４】請求項１から３のいずれか一に記載の半導
体集積回路装置において、上記記憶素子領域の半導体基
板表面不純物濃度は、上記周辺素子領域のそれより高い
ことを特徴とする半導体集積回路装置。
【請求項５】請求項１から４のいずれか一に記載の半導
体集積回路装置において、上記記憶素子領域に設けられ
たゲート絶縁膜の膜厚は、上記周辺素子領域のそれより
厚いことを特徴とする半導体集積回路装置。
【請求項６】記憶素子群が設けられた記憶素子領域と周
辺素子群が設けられた周辺素子領域とそれぞれの領域内
の各素子間の分離用絶縁膜とを有する半導体集積回路装
置において、上記記憶素子領域の半導体基板表面不純物
濃度は、上記周辺素子領域のそれより高いことを特徴と
する半導体集積回路装置。
【請求項７】記憶素子群が設けられた記憶素子領域と周
辺素子群が設けられた周辺素子領域とそれぞれの領域内
の各素子間の分離用絶縁膜とを有する半導体集積回路装
置において、上記記憶素子領域に設けられたゲート絶縁
膜の膜厚は、上記周辺素子領域のそれより厚いことを特
徴とする半導体集積回路装置。
【請求項８】半導体基板上に所望の形状の耐酸化性絶縁
膜を形成し、該耐酸化性絶縁膜をマスクとして該半導体
基板の露出部を選択的に酸化し、素子間の分離用絶縁膜
を形成する半導体集積回路装置の製造方法において、上
記酸化は、周辺回路素子群が設けられる周辺素子領域に
形成される上記分離用絶縁膜の端部の基板表面と実質的
に並行な方向の延びが、記憶素子群が設けられる記憶素
子領域のそれより長くなるように行なうことを特徴とす
る半導体集積回路装置の製造方法。
【請求項９】半導体基板上に所望の形状の耐酸化性絶縁
膜を形成し、該耐酸化性絶縁膜をマスクとして該半導体
基板の露出部を選択的に酸化し、素子間の分離用絶縁膜
を形成する半導体集積回路装置の製造方法において、上
記酸化は、周辺回路素子群が設けられる周辺素子領域に
形成される上記分離用絶縁膜の端部下面の基板表面に対
してなす角度が、記憶素子群が設けられる記憶素子領域
のそれより小さくなるように行なうことを特徴とする半
導体集積回路装置の製造方法。
【請求項１０】請求項８又は９記載の半導体集積回路装
置の製造方法において、上記耐酸化性絶縁膜の形成の前
に、上記半導体基板上に酸化膜を形成する工程を有し、
該酸化膜を形成する工程は、上記周辺素子領域の該酸化
膜の膜厚を上記記憶素子領域のそれより厚くするように
行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】請求項８又は９記載の半導体集積回路装
置の製造方法において、上記耐酸化性絶縁膜の形成の前
に、上記周辺素子領域にのみ上記半導体基板上に酸化膜
を形成する工程を有することを特徴とする半導体集積回
路装置の製造方法。
【請求項１２】請求項８又は９記載の半導体集積回路装
置の製造方法において、上記周辺素子領域の上記耐酸化
性絶縁膜の膜厚を上記記憶素子領域のそれより薄くする
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】請求項８又は９記載の半導体集積回路装
置の製造方法において、上記記憶素子領域の上記耐酸化
性絶縁膜の形成は、その中心部が上記半導体基板上に設
けられた酸化膜の上に、その周辺部が上記半導体基板に
接するように行うことを特徴とする半導体集積回路装置
の製造方法。
【請求項１４】半導体基板上に第１の酸化膜を形成する
工程と、記憶素子群が設けられる記憶素子領域の該第１
の酸化膜を選択的に除去する工程と、半導体基板上に第
２の酸化膜を形成し、周辺素子群が設けられる周辺素子
領域上の酸化膜を記憶素子領域上のそれよりも厚くする
工程と、該第２の酸化膜上に耐酸化性絶縁膜を堆積し、
該耐酸化性絶縁膜を素子分離領域のみ選択的に除去する
工程と、該耐酸化性絶縁膜をマスクとして半導体基板の
選択酸化を行い、素子分離領域に分離用絶縁膜を形成す
る工程とを具備し、上記周辺素子領域に形成される上記
分離用絶縁膜の端部の基板表面と実質的に並行な方向の
延びを上記記憶素子領域のそれより長くすることを特徴
とする半導体集積回路装置の製造方法。
【請求項１５】半導体基板上に第１の酸化膜を形成する
工程と、記憶素子群が設けられる記憶素子領域の該第１
の酸化膜を選択的に除去する工程と、半導体基板上に第
２の酸化膜を形成し、周辺素子群が設けられる周辺素子
領域上の酸化膜を記憶素子領域上のそれよりも厚くする
工程と、該第２の酸化膜上に耐酸化性絶縁膜を堆積し、
該耐酸化性絶縁膜を素子分離領域のみ選択的に除去する
工程と、該耐酸化性絶縁膜をマスクとして半導体基板の
選択酸化を行い、素子分離領域に分離用絶縁膜を形成す
る工程とを具備し、上記周辺素子領域の上記分離用絶縁
膜の端部下面の基板表面に対してなす角度を上記記憶素
子領域のそれに比べて小さくすることを特徴とする半導
体集積回路装置の製造方法。
【請求項１６】半導体基板上に酸化膜を形成する工程
と、記憶素子群が設けられる記憶素子領域の該酸化膜を
選択的に除去し、周辺素子群が設けられる周辺素子領域
上に該酸化膜を残す工程と、耐酸化性絶縁膜を堆積し、
該耐酸化性絶縁膜を素子分離領域のみ選択的に除去する
工程と、該耐酸化性絶縁膜をマスクとして半導体基板の
選択酸化を行い、素子分離領域に分離用絶縁膜を形成す
る工程とを具備し、上記周辺素子領域に形成される上記
分離用絶縁膜の端部の基板表面と実質的に並行な方向の
延びを上記記憶素子領域のそれより長くすることを特徴
とする半導体集積回路装置の製造方法。
【請求項１７】半導体基板上に酸化膜を形成する工程
と、記憶素子群が設けられる記憶素子領域の該酸化膜を
選択的に除去し、周辺素子群が設けられる周辺素子領域
上に該酸化膜を残す工程と、耐酸化性絶縁膜を堆積し、
該耐酸化性絶縁膜を素子分離領域のみ選択的に除去する
工程と、該耐酸化性絶縁膜をマスクとして半導体基板の
選択酸化を行い、素子分離領域に分離用絶縁膜を形成す
る工程とを具備し、上記周辺素子領域の上記分離用絶縁
膜の端部下面の基板表面に対してなす角度を上記記憶素
子領域のそれに比べて小さくすることを特徴とする半導
体集積回路装置の製造方法。
【請求項１８】半導体基板上に酸化膜を形成する工程
と、該酸化膜上に第１の耐酸化性絶縁膜を堆積する工程
と、周辺回路素子群が設けられる周辺素子領域の該第１
の耐酸化性絶縁膜を選択的に除去する工程と、第２の耐
酸化性絶縁膜を堆積することにより記憶素子群が設けら
れる記憶素子領域の耐酸化性絶縁膜を周辺素子領域のそ
れより厚くする工程と、素子分離領域の第１及び第２の
耐酸化性絶縁膜を除去し、該耐酸化性絶縁膜をマスクと
して半導体基板の選択酸化し、素子分離領域に分離用絶
縁膜を形成する工程とを具備し、上記周辺素子領域に形
成される上記分離用絶縁膜の端部の基板表面と実質的に
並行な方向の延びを上記記憶素子領域のそれより長くす
ることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】半導体基板上に酸化膜を形成する工程
と、該酸化膜上に第１の耐酸化性絶縁膜を堆積する工程
と、周辺回路素子群が設けられる周辺素子領域の該第１
の耐酸化性絶縁膜を選択的に除去する工程と、第２の耐
酸化性絶縁膜を堆積することにより記憶素子群が設けら
れる記憶素子領域の耐酸化性絶縁膜を周辺素子領域のそ
れより厚くする工程と、素子分離領域の第１及び第２の
耐酸化性絶縁膜を除去し、該耐酸化性絶縁膜をマスクと
して半導体基板の選択酸化し、素子分離領域に分離用絶
縁膜を形成する工程とを具備し、上記周辺素子領域の上
記分離用絶縁膜の端部下面の基板表面に対してなす角度
を上記記憶素子領域のそれに比べて小さくすることを特
徴とする半導体集積回路装置の製造方法。
【請求項２０】半導体基板上の周辺回路素子群が設けら
れる周辺素子領域と、記憶素子群が設けられる記憶素子
領域とに、それぞれ異なる方法を用いかつ所望の順に素
子間の分離用絶縁膜を形成することを特徴とする半導体
集積回路装置の製造方法。
【請求項２１】請求項２０記載の半導体集積回路装置の
製造方法において、上記周辺素子領域の分離用絶縁膜の
形成は、上記半導体基板上に所望の形状の耐酸化性絶縁
膜を設け、該耐酸化性絶縁膜をマスクとして半導体基板
の露出部を選択的に酸化して行い、上記記憶素子領域の
分離用絶縁膜の形成は、所望の位置に溝を設け、該溝内
を絶縁物で埋めることによって行うことを特徴とする半
導体集積回路装置の製造方法。
【請求項２２】半導体基板上に第１の酸化膜を形成し、
ついで第１の耐酸化性絶縁膜を堆積する工程と、素子分
離領域のみ該第１の耐酸化性絶縁膜を除去する工程と、
ホトレジストで周辺素子群が設けられる周辺素子領域を
覆い、該ホトレジスト及び第１の耐酸化性絶縁膜をマス
クとして記憶素子群が設けられる記憶素子領域の露出し
た上記第１の酸化膜を除去し、露出した半導体基板をエ
ッチングし、素子分離溝を形成する工程と、上記ホトレ
ジストを除去した後、該素子分離溝内に第２の酸化膜を
形成し、ついで第２の耐酸化性絶縁膜を全面に堆積する
工程と、該素子分離溝が充分埋まる厚さの熱流動性絶縁
膜を形成する工程と、該熱流動性絶縁膜をエッチバック
して素子分離溝内にのみ残存させる工程と、周辺素子領
域の露出した上記第２の耐酸化性絶縁膜を選択的に除去
する工程と、上記第１の耐酸化性絶縁膜をマスクとして
上記半導体基板の選択酸化を行い、周辺素子領域の素子
分離領域に分離用絶縁膜を形成する工程とを具備したこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項２３】請求項２２記載の半導体集積回路装置の
製造方法において、上記選択酸化は、上記周辺素子領域
の上記分離用絶縁膜の端部下面の基板表面に対してなす
角度を６０度以下とするように行うことを特徴とする半
導体集積回路装置の製造方法。
【請求項２４】半導体基板上に第１の酸化膜を形成する
第１の工程、第１の酸化膜上に第１の耐酸化性絶縁膜を
堆積した後、素子分離領域の第１の耐酸化性絶縁膜を選
択的に除去する第２の工程と、周辺素子群が設けられる
周辺素子領域をホトレジスト膜で覆う第３の工程と、ホ
トレジスト膜と第１の耐酸化性絶縁膜をマスクとして、
記憶素子群が設けられる記憶素子領域の第１の酸化膜及
び第１の耐酸化性絶縁膜周辺部の下の第１の酸化膜を除
去する第４の工程と、ホトレジスト膜を除去した後、全
面に第２の耐酸化性絶縁膜を堆積する第５の工程と、異
方性のドライエッチングにより素子分離領域の第２の耐
酸化性絶縁膜を除去し、第１の耐酸化性絶縁膜の側面及
び記憶素子領域の第１の耐酸化性絶縁膜の周辺部の下部
に第２の耐酸化性絶縁膜を残存させる第６の工程と、第
１及び第２の耐酸化性絶縁膜をマスクとして半導体基板
を選択酸化し、素子分離領域に分離用絶縁膜を形成する
第７の工程とを具備し、上記周辺素子領域に形成される
上記分離用絶縁膜の端部の基板表面と実質的に並行な方
向の延びを上記記憶素子領域のそれより長くすることを
特徴とする半導体集積回路装置の製造方法。
【請求項２５】半導体基板上に第１の酸化膜を形成する
第１の工程、第１の酸化膜上に第１の耐酸化性絶縁膜を
堆積した後、素子分離領域の第１の耐酸化性絶縁膜を選
択的に除去する第２の工程と、周辺素子群が設けられる
周辺素子領域をホトレジスト膜で覆う第３の工程と、ホ
トレジスト膜と第１の耐酸化性絶縁膜をマスクとして、
記憶素子群が設けられる記憶素子領域の第１の酸化膜及
び第１の耐酸化性絶縁膜周辺部の下の第１の酸化膜を除
去する第４の工程と、ホトレジスト膜を除去した後、全
面に第２の耐酸化性絶縁膜を堆積する第５の工程と、異
方性のドライエッチングにより素子分離領域の第２の耐
酸化性絶縁膜を除去し、第１の耐酸化性絶縁膜の側面及
び記憶素子領域の第１の耐酸化性絶縁膜の周辺部の下部
に第２の耐酸化性絶縁膜を残存させる第６の工程と、第
１及び第２の耐酸化性絶縁膜をマスクとして半導体基板
を選択酸化し、素子分離領域に分離用絶縁膜を形成する
第７の工程とを具備し、上記周辺素子領域の上記分離用
絶縁膜の端部下面の基板表面に対してなす角度を上記記
憶素子領域のそれに比べて小さくすることを特徴とする
半導体集積回路装置の製造方法。
【請求項２６】請求項２４又は２５記載の半導体集積回
路装置の製造方法において、上記第４の工程の後、かつ
第５の工程の前に、露出した半導体基板を熱窒化する工
程を有することを特徴とする半導体集積回路装置の製造
方法。
【請求項２７】請求項２４又は２５記載の半導体集積回
路装置の製造方法において、上記第６の工程の後、かつ
第７の工程の前に、上記素子分離領域の半導体基板表面
に、深さが０．２μｍ以下の溝を設けることを特徴とす
る半導体集積回路装置の製造方法。
【請求項２８】少なくとも半導体基板上の周辺回路素子
群が設けられる周辺素子領域と、記憶素子群が設けられ
る記憶素子領域とに、不純物を導入する工程と、記憶素
子領域にのみ不純物を導入する工程とを所望の順に行
い、記憶素子領域の半導体基板表面不純物濃度を周辺素
子領域のそれより高くすることを特徴とする半導体集積
回路装置の製造方法。
【請求項２９】半導体基板上の周辺回路素子群が設けら
れる周辺素子領域に所望の量の不純物を導入する工程
と、該半導体基板上の記憶素子群が設けられる記憶素子
領域に該所望の量よりも多い量の不純物を導入する工程
とを所望の順に行い、記憶素子領域の半導体基板表面不
純物濃度を周辺素子領域のそれより高くすることを特徴
とする半導体集積回路装置の製造方法。
【請求項３０】半導体基板の周辺回路素子群が設けられ
る周辺素子領域と記憶素子群が設けられる記憶素子領域
とに素子間の分離用絶縁膜を形成する工程と、周辺素子
領域及び記憶素子領域に第１のゲート絶縁膜を形成する
工程と、周辺素子領域の第１のゲート絶縁膜を除去する
工程と、周辺素子領域及び記憶素子領域に第２のゲート
絶縁膜を形成する工程とを具備し、記憶素子領域に設け
られたゲート絶縁膜の膜厚を周辺素子領域のそれより厚
くすることを特徴とする半導体集積回路装置の製造方
法。