CN1062679C - 形成半导体器件的元件隔离膜的方法 - Google Patents
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Abstract
一种形成半导体器件的元件隔离膜的方法，包括步骤：提供一半导体基片；在该半导体基片上依序形成一衬底氧化膜与第一氮化膜；借助于使用一元件隔离掩模来过蚀刻该第一氮化膜与该衬底氧化膜，以便在该半导体基片内形成一第一孔；借助于使用一蚀刻溶液来清洁该所获结构的整个上表面；在该选择性蚀刻的第一氮化膜与衬底氧化膜及该第一孔的侧壁上形成第二氮化膜隔层；借助于使用该第一氮化膜与第二氮化膜隔层作为掩模而在该半导体基片的该第一孔内形成第二孔；去除在形成所述第二孔之后残留在该第二孔内的蚀刻剩余物；热氧化该第二孔的表面，以便形成一热氧化膜；以及去除该第一氮化膜、衬底氧化膜及第二氮化膜隔层，从而形成元件隔离膜。
Description
本发明涉及一种制造半导体器件的方法，尤其涉及一种形成适用于制作高度集成半导体器件的元件隔离膜的方法。
一般，半导体器件是由有源区和元件隔离区所限定，有源区上形成各个元件，且各元件隔离区将相邻的有源区互相隔离。
该半导体器件的元件隔离区在电学上及结构上将构成该半导体器件的各个元件互相隔离，因此那些元件可执行指定的功能，而不会受到与其相邻的元件的影响。
为获得高度集成的半导体器件，不仅需要减小构成该半导体器件的元件的尺寸，且需要减小元件隔离区的宽度与面积，即元件隔离绝缘膜的宽度与面积。
就此点来看，元件隔离技术即用以决定存储器单元大小的技术。
早期发展阶段的元件隔离技术是使用一种用于制造双极集成电路的结隔离方法。
如今，元件隔离技术是使用硅的局部氧化法(LOCOS)，它是一种绝缘体隔离方法，以及使用一挖沟法，它是一种绝缘体隐埋法，用于MOS集成电路(即LSI与VLST)的制造技术。
LOCOS法是使用一绝缘膜(例如氮化硅膜)作为一掩模，借助于在限定在一半导体基片上的相邻有源区之间形成一厚的元件隔离绝缘膜，来隔离相邻的元件。
将结合第一至四图来描述一种依据该LOCOS法的形成半导体器件的元件隔离膜的传统方法。
第一至四图为剖视图，分别说明依据LOCOS法形成元件隔离膜的方法的连续步骤。
依据该方法，首先在一半导体基片1上依次形成一衬底氧化膜3与一氮化膜5至所需厚度，如第一图所示。
然后在该氮化膜5之上的限定的元件隔离区形成一光致抗蚀剂膜图形7。
随后，使用该光致抗蚀剂膜图形7作为掩模来蚀刻该氮化膜5与衬底氧化膜3，如第二图所示。该光致抗蚀剂膜图形7随后被去除，从而形成一接触孔9，该接触孔显露出该半导体基片1上对应于将在其上形成元件隔离绝缘膜的场区的部位。
然后，所获得的结构经历热氧化工艺，亦即场氧化工艺。即在透过接触孔9而显露的该半导体基片1的该部位上形成热氧化膜11，如第三图所示。
此时，由于热氧化膜11的成长，氮化膜5的边缘被局部提升。
随后，氮化膜5与衬底氧化膜3被完全去除。由此形成一元件隔离绝缘膜13，如第四图所示。
参看第四图所示，可见该元件隔离绝缘膜13在其边缘处具有延长的鸟喙状物A。
然而，上述元件隔离膜形成方法具有以下的问题。
依据上述的传统式方法，隐埋于半导体基片内的该元件隔离绝缘膜的部位仅具约50％的体积比(厚度比)。此导致了一较低的穿透电压与一较差的平面性。因此，难以执行后续工艺。
依据传统式方法，鸟喙现象会出现于热氧化工艺中。亦即，该元件隔离绝缘膜的边缘部位穿透了有源区。此导致有源区面积的减小。因此，难以获得半导体器件的高度集成。
在借助于在相邻元件隔离绝缘膜之间注入离子而形成一沟道阻挡物以防止在相邻有源区之间穿透电压减小的情况下，结漏电流将增大。此导致了沟道宽度的减小。因此，半导体器件的电学特性与可靠性将会下降。
依据传统式方法，元件隔离绝缘膜突出于半导体基片，以便形成阶梯。结果，光的漫反射将发生于后续的光刻工艺中，故而产生一凹缺现象。亦即，由于图形局部丢失，将形成一破损的图形。而导致半导体器件的工作特性与可靠性的下降。因此，工艺成品率会下降。
本发明的目的在于，消除上述现有技术中涉及的问题，并提供一种形成半导体器件的元件隔离膜的方法，可获得布局的减小与鸟喙现象发生率的减小，以便容易进行后续工艺，以制造高度集成的半导体器件。
本发明的另一的是在于，提供一种形成半导体器件的元件隔离膜的方法，可实现半导体器件的元件的完全隔离，从而提高半导体器件的电学特性、工作特性、可靠度及产出。
依据本发明的一方面，提供一种形成半导体器件的一元件隔离膜的方法，该方法包括以下各步骤：提供一半导体基片；在该半导体基片上依序形成一衬底氧化膜与第一氮化膜；借助于使用一元件隔离掩模来过蚀刻该第一氮化膜与该衬底氧化膜，以便在该半导体基片内形成一第一孔；借助于使用一蚀刻溶液来清洁该所获结构的整个上表面；在该选择性蚀刻的第一氮化膜与衬底氧化膜及该第一孔的侧壁上形成第二氮化膜隔层；借助于使用该第一氮化膜与第二氮化膜隔层作为掩模而在该半导体基片的该第一孔内形成第二孔；去除在形成所述第二孔之后残留在该第二孔内的蚀刻剩余物；热氧化该第二孔的表面，以便形成一热氧化膜；以及去除该第一氮化膜、衬底氧化膜及第二氮化膜隔层，从而形成元件隔离膜。
本发明的其它目的与方面将由以下结合了附图的实施例的描述中清楚地理解，其中：
第一至四图为剖视图，分别说明一种形成半导体器件的元件隔离膜的传统式方法的连续步骤；
第五至十图为剖视图，分别说明依据本发明的第一实施例的形成半导体器件的元件隔离膜的方法的连续步骤；
第十一图为剖视图，说明依据本发明的第二实施例的形成半导体器件的元件隔离膜的方法；
第十二图为剖视图，说明依据本发明的第三实施例的形成半导体器件的元件隔离膜的方法；
第十三与十四图为剖视图，分别说明依据本发明的第四实施例的形成半导体器件的元件隔离膜的方法；
第十五图为第七图的部位“B”的放大的剖视图，其中未对第六图的结构进行清洁步骤；
第十六图为第七图的部位“B”的放大的剖视图，其中依据本发明对第六图的结构进行清洁步骤；
第十七图为一平面图，说明一元件隔离绝缘膜，它由于使用了第十六图的工艺，而分别在对应于有源区的边缘的部位处具有缺陷；
第十八图为沿第十七图的Ⅰ-Ⅰ线截取的剖视图；
第十九图为第八图的部位“C”的放大的剖视图。
第五至十图为剖视图，分别说明依据本发明的第一实施例的形成半导体器件的元件隔离膜的方法的连续步骤。
依据该方法，首先在一半导体基片21上依序形成一衬底氧化膜23与第一氮化膜25，如第五图所示。然后在该第一氮化膜25上形成光致抗蚀剂膜图形27。该衬底氧化膜23具有约30～150埃的厚度。该第一氮化膜25具有约1500～5000埃的厚度，考虑到在后续的各向异性蚀刻工艺中被过蚀刻以形成绝缘膜隔层。
随后，使用光致抗蚀剂膜图形27作为一掩模依序地过蚀刻该第一氮化膜25与衬底氧化膜23，如第六图所示。结果，形成第一氮化膜图形25a与一衬底氧化膜图形23a。
在过蚀刻工艺中，该半导体基片21亦被蚀刻至约50～150埃的厚度，从而在该半导体基片21内形成一第一孔29。随后去除该光致抗蚀剂膜图形27。此时，蚀刻剩余物(图中未示)被残留于该第一孔29内。
使用氢氟酸基蚀刻溶液，该半导体基片21的显露表面被清洗约10至100秒，从而于该第一氮化膜图形25a与衬底氧化膜图形23a侧壁及第一孔29上形成第二氮化膜隔层31，如第七图所示。
该第二氮化膜隔层31的形成是这样完成的，在去除光致抗蚀剂膜图形27之后所获得的整个结构上沉积第二氮化膜(图中未示)至约100～800埃的厚度，然后以不使用掩模的方式各向异性地蚀刻该第二氮化膜，以使该第一氮化膜图形25a保持约1500埃的厚度。
该第二氮化膜隔层31补偿了有源区中鸟喙可能穿透的部位，从而防止有源区的损失。
使用该第一氮化膜图形25a与第二氮化膜隔层31作为一掩模，半导体基片21的显露部位随后被蚀刻至约200～500埃的厚度，从而形成一第二孔33，如第八图所示。
在第二孔33过深的情况下，鸟喙的长度会非所欲地增大。元件隔离绝缘膜(其形成于后续的处理步骤中)亦可能具有一比半导体基片21还低的能级。在此情形下，将有源区彼此完全地电隔离是不可能的。这就导致了漏电流的增大。
尽管图中未示，在各向异性蚀刻程序完成之后，在氮化膜之上的蚀刻剩余物残留于第二孔33中。因此，随后以干式去除法来去除蚀刻剩余物。
此干式去除法是借助一蚀刻装置使用CF4、CHF5及Ar的混合气体等离子体来进行。在该混合气体电浆中，CF4与CHF5的比例在75∶65至25∶35的范围内变化。
随后，对半导体基片21的显露部位进行热氧化工艺(场氧化工艺)，从而形成一热氧化膜35作为场氧化膜，如第九图所示。该热氧化膜35具有约2500～3500埃的厚度。
在前一处理步骤中不去除蚀刻剩余物而进行场氧化工艺的情形下，在蚀刻剩余物残留的区域处无热氧化膜生成，便不可能形成具有所需厚度的热氧化膜。在此情形下，最后获得的半导体器件的电学特性会变差。
然后，去除第一氮化膜图形25a、第二氮化膜隔层31与衬底氧化膜图形23a。因此，形成一元件隔离绝缘膜37，如第十图所示。
在一氮化膜蚀刻装置内进行处理以形成该第二氮化膜隔层31的第七图的处理步骤，以及在一硅蚀刻装置内进行处理以形成该第二孔33的第八图的处理步骤，可以单一蚀刻过程来执行。
该单一个蚀刻步骤可以同时改变蚀刻法的各种参数，包括蚀刻气体类别、比例与压力，以及在取决于蚀刻时间的功率下，在单一个蚀刻装置内进行。
第十一图为剖视图，说明依据本发明的第二实施例的形成半导体器件的元件隔离膜的方法。
依据该方法，首先，在一半导体基片41上依次形成一衬底氧化膜43与一第一氮化膜45，如第十一图所示。一氧化-氮化膜47随后形成于该第一氮化膜45之上。该衬底氧化膜43具有约30～150埃的厚度。该第一氮化膜45具有约1500～6000埃的厚度，考虑到在后续的各向异性蚀刻工艺中被过蚀刻以形成绝缘膜隔层。该氧化-氮化膜47具有约100～500埃的厚度。
随后，在该氧化-氮化膜47之上形成一光致抗蚀剂膜图形49。透过该光致抗蚀剂膜图形49，露出半导体基片41上对应于一元件隔离区的部位。
随后，依据本发明进行与第六至十图相同的处理步骤，从而形成一具有平面化上表面结构的同时由较小鸟喙构成的元件隔离绝缘膜(图中未示)。
在上述处理过程的处理中，氧化-氮化膜47延缓了出现于用以形成第二氮化膜隔层(图中未示)的各向异性蚀刻步骤中的第一氮化膜图形(图中未示)的损失，从而对应地增大了残留于有源区内的第一氮化膜图形(图中未示)的厚度。亦即，氧化-氮化膜47抑制了鸟喙的形成。
氧化-氮化膜47亦作为在形成光致抗蚀剂膜49的步骤时的抗反射膜。
第十二图为剖视图，说明依据本发明的第三实施例的形成半导体器件的元件隔离膜的方法。
依据该方法，一衬底氧化膜53与一第一氮化膜55首先以依序方式形成于一半导体基片51之上，如第十二图所示。然后一氧化膜57依据一化学气相淀积(CVD)方法而形成于该第一氮化膜55之上。该衬底氧化膜53具有约30～150埃的厚度，而该第一氮化膜55具有约1500～6000埃的厚度，考虑到在后续的各向异性蚀刻工艺中被过蚀刻以形成绝缘膜隔层。该CVD氧化膜57具有约100～500埃的厚度。
随后，一光致抗蚀剂膜图形59形成于该CVD氧化物57之上，透过该光致抗蚀剂膜图形59，露出半导体基片51上对应于一元件隔离区的部位。
随后，依据本发明进行与第六至十图相同的处理步骤，从而形成一具有平面化上表面结构的同时由较小鸟喙构成的元件隔离绝缘膜(图中未示)。
在上述处理过程的处理中，CVD氧化膜57延缓了出现于用以形成第二氮化膜隔层(图中未示)的各向异性蚀刻步骤中的第一氮化膜图形(图中未示)的损失，因而相应地增大了残留于有源区内的第一氮化膜图形(图中未示)的厚度。亦即，CVD氧化膜57抑制了鸟喙的形成。该CVD氧化膜57亦作为形成光致抗蚀剂膜59的步骤中的抗反射膜。
第十三与十四图为剖视图，分别说明依据本发明的第四实施例的形成半导体器件的元件隔离膜的方法。
依据该方法，依据本发明的第一实施例、实施与第五至七图相同的处理步骤，以形成如第十三图所示的结构。
随后，于约800～1100℃下对该半导体基片61的显露部位进行热氧化工艺，从而形成如第十三图所示的厚度约200～1000埃的第一热氧化膜68。
然后使用氢氟酸基蚀刻溶液去除该第一热氧化膜。因此，在该半导体基片61的显露部位形成厚度约100～500埃，对应于该第一热氧化膜69的约一半厚度的第二孔71，如第十四图所示。
随后，进行与第九图及第十图相同的步骤，以使在该第二孔71内形成元件隔离绝缘膜(图中未示)。
依据本发明的另一实施例，元件隔离绝缘膜的形成可象第二或第三实施例那样，借助于于第一氮化膜与光致抗蚀剂膜图形之间形成一氧化-氮化膜或CVD氧化膜，并施行如第四实施例的后续处理步骤来达成。
第十五图为第七图的部位“B”的放大的剖视图，其中未对第六图的结构进行清洁步骤。
在此情形下，由于未进行使用氢氟酸基蚀刻溶液的清洁步骤，故半导体基片21的显露的表面部位上就形成一自然氧化膜30。在此状况，第二氮化膜隔层31是形成于该衬底氧化膜23a、第一氮化膜图形25a及第一孔29的侧壁上。
在此情形下，该自然氧化膜30促进了后续热氧化工艺期间的鸟喙的成长，从而减小有源区。因此难以制造一高度集成的半导体器件。
第十六图为第七图的部位“B”的放大的剖视图，其中依据本发明对第六图的结构进行清洁步骤。
使用氢氟酸基蚀刻溶液，对第十五图的该衬底氧化膜图形23a及该自然氧化膜30施行一侧面蚀刻工艺至少100秒，从而形成切口32。随后，该第二氮化膜隔层31形成于该衬底氧化膜图形23a、该第一氮化膜图形25a及第一孔29之上。
在该第二氮化膜隔层31形成期间，该第二氮化膜掩蔽了切口32。在此状况下进行元件隔离绝缘膜的形成之际，掩蔽切口32的第二氮化膜隔层31压制了半导体基片21。结果形成了缺陷(图中未示)。
第十七图为一平面图，说明一元件隔离绝缘膜37，由于使用了第十六图的工艺，而在分别对应于有源区的边缘的部位处具有缺陷34。
在第十七图，参考标号“100”表示限定在半导体基片21上的有源区，而参考标号“200”表示限定在该半导体基片21上的元件隔离区。参考标号“34”表示形成于有源区100的边缘上的缺陷。
第十八图为沿第十七图的1-1线截取的剖视图。参考第十八图所示，缺陷34形成在相邻元件隔离绝缘膜37而设的有源区100的部位上。
相反的，第十九图为第八图的部位“C”的放大的剖视图。第十九图解释了于形成第九图的热氧化膜35之际，借助于执行第七图的过蚀刻工艺来抑制鸟喙形成的原理。
如第十九图所示，所形成的第一孔29具有深度D。因此，电离子移动长度随着第二氮化膜隔层31的厚度的增大而增大，从而进一步抑制了出现于热氧化工艺中的鸟喙的成长。
由上述描述中可清楚地获知，本发明的方法提供了各种功效。
即，本发明的方法与传统LOCOS技术相比，有效地防止了鸟喙的形成。因此有可能获得宽有源区。
本发明的方法亦提供一种相当于约90％或以上体积比的优良的平面化。因此有可能防止光线由元件隔离绝缘膜产生漫反射，从而防止峡谷现象。
依据本发明，亦达成体积比的增大。该体积比的增大导致穿透电压的增大。因此有可能提高半导体器件的电学特性、工作特性、可靠性及生产良率。
因此，依据本发明的形成半导体器件的元件隔离绝缘膜的方法适用于制造高度集成的半导体器件。
尽管为了说明的目的提出了本发明的较佳实施例，本领域的技术人员应当理解，未脱离本发明权利要求所揭示的范围与精神的各种变化、添加及替代均为可能的。
Claims (18)
1．一种形成半导体器件的元件隔离膜的方法，包括以下各步骤：
提供一半导体基片；
在该半导体基片上依序形成一衬底氧化膜与第一氮化膜；
借助于使用一元件隔离掩模来过蚀刻该第一氮化膜与该衬底氧化膜，以便在该半导体基片内形成一第一孔；
借助于使用一蚀刻溶液来清洁该所获结构的整个上表面；
在该选择性蚀刻的第一氮化膜与衬底氧化膜及该第一孔的侧壁上形成第二氮化膜隔层；
借助于使用该第一氮化膜与第二氮化膜隔层作为掩模而在该半导体基片的该第一孔内形成第二孔；
去除在形成所述第二孔之后残留在该第二孔内的蚀刻剩余物；
热氧化该第二孔的表面，以便形成一热氧化膜；以及
去除该第一氮化膜、衬底氧化膜及第二氮化膜隔层，从而形成元件隔离膜。
2．根据权利要求1所述的方法，其中该衬底氧化膜具有30～150埃的厚度，该第一氮化膜具有1500～5000埃的厚度，该第一孔具有50～150埃的深度，及该第二孔具有200～500埃的深度。
3．根据权利要求1所述的方法，其中该清洁步骤是使用氢氟酸蚀刻溶液进行10～100秒。
4．根据权利要求1所述的方法，还包括以下步骤：
依据干式去除法，使用CF4∶CHF3比例在75∶65至25∶35范围内变化的CF4、CHF3与Ar的混合气体等离子体，去除在形成该第二孔之后残留在该第二孔内的蚀刻剩余物。
5．根据权利要求1所述的方法，其中形成该第二氮化膜隔层的步骤与形成第二孔的步骤是在单一个蚀刻装置内进行。
6．根据权利要求1所述的方法，进一步包括在所述第一氮化膜上形成抗反射膜的步骤。
7．根据权利要求6所述的方法，其中该抗反射膜是由一氧化-氮化膜构成。
8．根据权利要求6所述的方法，其中该抗反射膜是由一化学气相淀积氧化膜构成。
9．根据权利要求6所述的方法，其中该抗反射膜具有100～500埃的厚度，该第一氮化膜具有1500～6000埃的厚度，该第一孔具有50～150埃的深度，以及该第二孔具有200～500埃的深度。
10．根据权利要求6所述的方法，其中该抗反射膜是用作该第一氮化膜的抗反射膜。
11．根据权利6所述的方法，其中该清洁步骤是使用氢氟酸蚀刻溶液进行10～100秒。
12．根据权利要求1所述的方法，进一步包括以下步骤：
去除所述热氧化膜；
热氧化所述第二孔的表面，形成新的热氧化膜。
13．根据权利要求12所述的方法，其中该抗反射膜是由一氧化-氮化膜构成。
14．根据权利要求12所述的方法，其中该抗反射膜是由一化学气相淀积氧化膜构成。
15．根据权利要求12所述的方法，其中该抗反射膜具有100～500埃的厚度，该第一氮化膜具有1500～6000埃的厚度，该第一热氧化膜具有200～1000埃的厚度，该第一孔具有50～150埃的深度，及该第二孔具有100～500埃的深度。
16．根据权利要求12所述的方法，其中该抗反射膜是用作该第一氮化膜的抗反射膜。
17．根据权利要求12所述的方法，其中该清洁步骤是使用氢氟酸蚀刻溶液进行10～100秒。
18．根据权利要求12所述的方法，其中形成该第一热氧化膜的热氧化步骤是在800～1100℃的温度下进行。
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