CN1051642C - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体基片的元件区上形成第一导电膜4。在半导体基片上形成一绝缘膜5，以覆盖第一导电膜。第二导电膜6覆盖绝缘膜的端部。该第一导电膜被用作MOS晶体管的栅电极，而第二导电膜6被用作覆盖和保护绝缘膜端部和双极晶体管引出电极的保护膜。对导电层刻图所获得的第二导电膜覆盖和保护绝缘膜5的端部。再对导电层刻图，以便覆盖住绝缘膜5的端部及其上形成的台阶部位，再用该图形进行各向异性刻蚀。如此可避免在因覆盖第一导电膜所形成的台阶部位上的第二导电膜的侧壁形成残留物。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件，如在半导体基片上具有二层或更多层用于布线和电极的导电膜的BiCMOS器件及其制造方法。
在半导体基片主表面上通过层间绝缘膜所形成的多层导电膜被用作布线部分，以实现半导体元件的电极或半导体元件相互的电连接。随着诸如IC和LSI等半导体器件的进一步高集成化或进一步缩小尺寸，在半导体基片上形成的图形会更细微更复杂。假如，在半导体基片已形成微细图形的表面上形成层间绝缘膜，由于该图形导致在表面上形成许多台阶部位。为了在已产生许多台阶部位的层间绝缘膜上形成由多晶硅制作的电极和布线图形，先在层间绝缘膜的整个表面上形成由多晶硅制成的导电层，再用各向异性腐蚀技术，如RIE，将该导电层刻蚀成预定图形，这样就形成了电极和布线图形。然而，若将各向异性腐蚀技术，如RIE(反应离子腐蚀)用于在有台阶的层间绝缘膜上形成导电层，在形成预定图形时，很可能在台阶的侧壁部位留下有害的导电层的残留物。这种残留物可使集成电路短路并降低生产率。通常为防止残留物的产生，采用下列方法。
i)采用过腐蚀法去掉台阶部位侧壁上的残留物：
如果未产生该方法所引起的缺点，使用该方法就没问题。然而，因要缩小半导体器件的尺寸，如果底层被过腐蚀，使图形转换差的减小变得不可再被忽略。
ii)在后序不同步骤中去掉台阶部位侧壁上的残留物：
在此方法中，在残留物去除步骤之前的步骤中，将残留物剥落炭化，这会降低半导体器件的生产率。当LSI尺寸减小时，可能导致合格率的关键性的减少。
iii)在各向异性腐蚀步骤前去掉在台阶部位上所形成的有害膜：
当采用各向同性腐蚀法，能有选择地，精确控制地从底层上去掉待去掉的膜时，该方法是有效的。然而，在不能采用一种合适的各向同性腐蚀方法的情况下，或待腐蚀的膜具有叠层结构的情况下，在进行各向同性腐蚀时，必然存在腐蚀速率差别大的问题，出现过大的下部凹陷，产生图形脱落问题。
下面采用第一方法和第二方法来解释生产BiCOMS器件的常规方法，其中形成多晶硅膜的第一层连至栅膜，再形成多晶硅膜的第二层连至基极引出电极。
首先，现在参照图11-13描述采用过腐蚀法去掉侧壁上的残留物的第一种方法。
如图11所示，采用LOCOS方法在硅半导体基片1的元件隔离区形成场氧化膜2。在硅半导体基片1上MOS晶体管部位的元件区形成栅氧化膜3，例如是硅的热氧化膜。在栅氧化膜3上形成具有预定图形的多晶硅栅电极4，作为第一导电膜(图11)。然后，采用CVD方法，淀积厚约100nm二氧化硅膜(SiO2)。接着，用光刻胶8覆盖栅电极4，采用光刻方法刻蚀二氧化硅膜，由此去掉不需要的氧化硅部位。如图12所示，形成了氧化硅膜5。在此图中，用于刻蚀工艺的光刻胶8是形成在保存的氧化硅5上的。然后去掉光刻胶8。
接着，如图13所示，淀积厚约3000nm的第二层多晶硅膜，用作第二导电膜。然后，在第二多晶硅膜上形成光刻胶9，以便覆盖双极晶体管部位元件区内的，用以形成双极晶体管基极引出电极的区域。此后，用光刻胶9作掩膜，采用各向异性腐蚀技术，如RIE过腐蚀多晶硅膜，以便形成双极晶体管的基极引出电极6(图13)。采用此法，产生下列一些问题，即，(A)由过腐蚀减少了场氧化膜2和氧化硅膜5的厚度；(B)过蚀了双极部位的半导体基片的露出部位；及(C)增加作为第二导电膜的多晶硅膜的图形转换差。
然后，现在参照图11、12、14和15描述在后序的不同步骤仅去掉台阶部位侧壁上残留物的方法之实例。如图11所示，通过LOCOS方法在半导体硅基片1的元件隔离区上形成场氧化膜2。在硅半导体基片1上MOS晶体管部位的元件区上形成一栅氧化膜3，比如由硅制得的热氧化膜。在栅氧化膜3上形成具有预定图形的多硅栅电极4，作为第一导电膜(图11)。接着，采用CVD法，淀积厚约100nm的氧化硅膜(SiO2)。然后，采用光刻蚀方法刻蚀该氧化硅膜，以覆盖栅电极4，以此去掉氧化硅膜的不需要部位。这样就形成了如图12所示的氧化硅膜5。在此图中，腐蚀工艺所用的光刻胶8是形成在保留下的氧化硅膜5上的。然后，去掉光刻胶8。接着淀积厚约3000nm的第二层多晶硅膜的。然后，在第二多晶硅膜上形成光刻胶9，以覆盖双极晶体管部位元件区内的用以形成双极晶体管基区引出电极的区域。
然后，以光刻胶9作掩膜，采用各向异性腐蚀，如RIE刻蚀多晶硅膜，这样就形成双极晶体管的基区引出电极6。在此腐蚀过程中，由氧化硅膜5图形边缘的台阶部位和栅电极4所造成的，在氧化硅膜5台阶部位的侧壁形成多晶硅膜6的残留物7。在后序步骤中，刻蚀氧化硅膜5，由此去掉多晶硅膜残留物。或在后一步加热步骤中，借助于下层与第二导电膜之间的热膨胀系数的不同，从氧化硅膜上脱去多晶硅膜残留物(图15)。不管哪种情况，去掉多晶硅膜侧壁上的作为第二导电膜的残留物的常规方法要求用很多的劳动。因此，难以处理像灰尘一样，引起产品质量下降的残留物。上面是结合多晶硅膜的情况进行了解释，但对导电膜为叠层结构的情况，可以做出基本相同解释，该迭层结构中，第二导电膜由多晶硅膜和形成于其上的硅化钛构成的迭层体的多层(polycide)膜和加于多层(polycide)膜上的CVD SiO2膜组成。在此情况下，例如，在栅电极侧壁的台阶部位形成的残留物，它是由三层膜的残片的组合形成复杂的形状。
进而，在该半导体基片的元件区，如图15所示，以一种绝缘膜如氧化硅膜5涂覆在形成MOS晶体管的元件区所形成的第一导电膜的栅电极。在形成双极晶体管的元件区未形成此绝缘膜。即，氧化硅膜5作为绝缘膜形成在MOS晶体管部位的元件区，而且该氧化硅膜5还延伸至元件隔离区的场氧化膜2。但该氧化硅膜5要在后序的热处理过程中经受应力，特别是对膜的边缘部位施加较大的应力。在加工产品过程中或在完成产品之后，该氧化硅膜5会从其边缘部位脱落，因而造成次品量的增加。特别是，在氧化硅膜5的周边部位(未图示)上也形成了多晶硅膜侧壁上的残留物，所以当去掉该残留物时，该氧化硅膜会脱落。
考虑到上述种种情况，提出本发明，其目的在于，提供一种半导体器件，其中的绝缘膜覆盖在元件区上所形成的导电膜上，防止承受应力，并不易从其边缘部位脱落，这就抑制了特性的退化，并获得高合格率。本发明的另一个目的在于，提供一种制造半导体器件的方法，其中实行各向异性刻蚀，以避免形成在后步工艺步骤会脱落并变为灰尘。
根据本发明，提供一种半导体器件，该器件包括：一具有第一元件区和第二元件区的半导体基片；在半导体基片第一元件区所形成的一绝缘膜，其端部延伸至半导体基片的介于第一元件区和第二区之间的一个区域；在该端部所形成的导电膜，延伸至绝缘膜和半导体基片上；以及在第二元件区上形成的布线膜，所说的布线膜和导电膜是由普通的膜经构图而形成的，所说的布线膜和导电膜相互是电绝缘的。
根据本发明，还提供一种制造半导体器件的方法，该方法包括下列各步骤：制备一具有第一元件区和第二元件区的半导体基片；在半导体基片第一元件区上形成一绝缘膜，其端部延伸至半导体基片的介于第一元件区和第二元件区之间的一个区域；在该端部形成一导电膜，延伸至绝缘膜和半导体基片；以及通过对普通膜的构图在第二元件区上(形成)的布线膜。
根据本发明，进一步提供一种制造半导体器件的方法，该法包括下列各步骤：制备一具有第一元件区和第二元件区的半导体基片，一形成在半导体基片第一元件区上的并从第一元件区域伸出的膜；在半导体基片上形成一绝缘膜；将该绝缘膜构成图形形成绝缘膜覆盖伸出膜，其端部延伸至半导体基片的介于第一元件区和第二元件区之间的一个区域；在半导体基片上形成一导电层；在该导电层上形成掩模膜，覆盖导电层的由一伸出膜的端部导致的台阶部位，形成一覆盖导电层由绝缘膜端部导致的台阶部位的掩模膜，以及形成一覆盖第二元件区的一部分的掩模膜；使用掩模膜通过各向异性腐蚀使导电层构图，形成一覆盖导电层的由伸出膜的端部导致的台阶部位的导电膜，一覆盖导电层的由绝缘膜端部导致的台阶部位的导电膜，以及覆盖第二元件区的一部分的布线膜；去掉掩模膜；在第二元件区上形成一掩模膜，覆盖布线膜及覆盖导电层的由绝缘膜端部导致的台阶部位的导电膜；使用掩模通过各向同性刻蚀去掉覆盖在导电层的由伸出膜端部导致台阶部位上的导电膜；以及去掉该掩模膜。
根据本发明，再提供一种半导体器件，该器件包括：一半导体基片；一在该半导体基片上所形成的半导体层，该半导体层包括一MOS晶体管区和一双极晶体管区；一在半导体基片和半导体层间所形成的埋层；一在半导体层上所形成的隔离膜图形；在半导体层的MOS晶体管区内所形成的源和漏区；在半导体层的MOS晶体管区内所形成的第一导电图形，构成栅电极；一在半导体层MOS晶体管区所形成的绝缘膜图形，覆盖着第一导电图形，其端部延伸至隔离膜图形；第二导电图形，其第一导电部分和第二导电部分相互不电连接，该第一导电部分是形成在半导体层的双极晶体管区的，而第二导电部分是形成在隔离膜图形之上的，该第一导电部分形成基区电极并与电源电位相连接，而第二导电部分覆盖在绝缘膜图形的端部，并为电浮地。
根据本发明，进一步提供半导体器件，该器件包括：一半导体基片；一在该半导体基片上形成的半导体层，该半导体层包括一MOS晶体管区和一双极晶体管区；在半导体基片与半导体层之间所形成的一埋层；在半导体层上所形成的一隔离膜图形；在半导体层的MOS晶体管区内所形成的源、漏区；在半导体层的MOS晶体管区内所形成的第一导电膜图形，构成栅电极；在半导体层的MOS晶体管区所形成的第一绝缘膜图形，覆盖着第一导电膜图形，其端部延伸至隔离膜图形；在MOS晶体管区所形成的第二绝缘膜图形，覆盖着第一绝缘膜；第二导电膜的第一导电部分和第二导电部分相互不电连接，第一导电部分形成在(第二)半导体层的双极晶体管区上，而第二导电部分形成在隔离膜图形之上，第一导电部分形成了基区电极并与电源电位相连接，而第二导电部分覆盖着绝缘膜图形的端部，亦为电浮动；具有第三导电部分和第四导电部分的第三导电膜，第三导电部分和第四导电部分被形成在第一导电部分和第二导电部分之上，分别覆盖着第一导电部分和第二导电部分；以及具有第一绝缘部分和第二绝缘部分的第三绝缘膜图形，第一绝缘部分和第二绝缘部分形成在第三导电部分和第四导电部分之上，分别覆盖着第三导电部分和第四导电部分。
根据本发明，进一步提供一种制造半导体器件的方法，该法包括下列步骤：在半导体基片上制备一半导体层，该半导体层具有第一器件区、第二器件区以及介于第一和第二器件区之间的隔离膜图形；在第一器件区上形成第一导电膜图形；在第一导电膜图形上形成一绝缘膜图形，其端部延伸至隔离膜图形；在半导体层上形成导电层；在导电层第一部分之上，即在第一器件区和隔离膜图形的端部形成第一掩膜图形；使用第一掩模图形通过各向异性腐蚀法，刻蚀导电层的第二部分，而不刻蚀第一部分；去掉第一掩模膜图形；在导电层的第三部分上，即在第二器件区和绝缘膜图形的端部，形成第二掩模膜图形；使用第二掩膜图形通过各向同性腐蚀法，刻蚀导电层的，除第三部分以外的第四部分。
根据本发明，再提供一种制造半导体器件的方法，该法包括下列步骤：制备第一导电类型的半导体基片；使第二导电类型的杂质注入到半导体基片的表面；在半导体基片上生长半导体层，以便通过杂质扩散形成第二导电类型的埋层；将半导体层打孔，以形成直达半导体基片的深槽；氧化至少包括深槽开口的半导体层的表面，以形成场氧化形状，该场氧化将半导体层表面分开，在半导体层表面内构成第一器件区和第二器件区，而第二器件区是形成在埋层之上的；将第一导电类型杂质注入到第一器件区内；将一杂质注入到第一器件区表面内，以形成源、漏区；氧化第一器件区表面，以形成栅绝缘膜；在栅绝缘膜上加工出一栅电极；使一种杂质注入到第二器件区，以构成集电区；使一种杂质注入到第二器件区，以构成基区；使一种杂质注入到第二器件区，以构成发射区；在栅电极上形成绝缘膜图形，该绝缘膜图形的端部延伸至场氧化；在半导体层上形成导电层；在位于第一器件区、绝缘膜端部、基区及发射区之上的导电层的第一部分上形成第一掩模图形；使用第一掩模图形通过各向异性腐蚀，来刻蚀导电层的，除第一部分以外的第二部分；去掉所说的第一掩模图形；在位于第二器件区和绝缘膜端部之上的导电层的第三部分上形成第二掩模图形；使用第二掩模图形通过各向同性腐蚀、来刻蚀导电层的除第三部分以外的第四部分。
用构图后的导电层所获得的导电膜覆盖并保护着绝缘膜的端部，因而防止了绝缘膜承受应力，并使其不易从半导体基片上脱落。另外，由于保护膜延伸至绝缘膜和半导体基片上，保护膜也不从膜上脱落，以便不出现常规的灰尘问题。再者，当导电层被刻图，形成图形时，覆盖了绝缘膜上所形成的台阶和绝缘膜端部，并实施各向异性刻蚀。这样就避免了导电膜在侧壁形成残留物。然后在下一步，采用刻蚀去掉覆盖台阶部分的导电膜图形。
下面的说明将阐述本发明的其它目的和优点，这会从下面的说明中部分明了，或会通过本发明的实践而理解，借助于所附权利要求书中指出的具体方式和组合可获得和实现本发明之目的和优点。
引入并构成本说明书一部分的附图必然地表明本发明的优选实施例，并与上面给出的一般说明和下面将给出的优选实施例的详细说明一起用来解释本发明的原理。
图1是根据第一实施例的半导体器件的剖面图；
图2是表明制造实施例1的半导体器件的一种制造步骤的剖面图；
图3是表明制造实施例1的半导体器件的另一种制造步骤的剖面图；
图4是表明制造实施例1的半导体器件的另一种制造步骤的剖面图；
图5是表明制造实施例1的半导体器件的另一种制造步骤的剖面图；
图6是表明制造实施例1的半导体器件的一种制造步骤的剖面图；
图7是表明制造实施例1的半导体器件的一种制造步骤的剖面图；
图8是表明制造实施例1的半导体器件的一种制造步骤的剖面图；
图9是图1所示的半导体器件的平面图；
图10是根据第2实施例的半导体器件的剖面图；
图11是表明制造常规半导体器件的一种制造步骤的剖面图；
图12是表明制造常规半导体器件的另一种制造步骤的剖面图；
图13是表明制造常规半导体器件的另一种制造步骤的剖面图；
图14是表明制造常规半导体器件的另一种制造步骤的剖面图；以及
图15是表明制造常规半导体器件的另一种制造步骤的剖面图；
现在结合附图描述本发明的实施例。
首先，参照图1-8描述实施例1。这些图表明BiCMOS的MOS晶体管部分和与其相邻的双极晶体管部分。在此实施例中，结合采用CMOS电路的一个NMOS晶体管和一个与其相邻的NPN双极晶体管的情况解释。
图1是一个半导体器件的剖面图，如该图所示，采用称作外延片的作为半导体基片1，该片由一P型硅半导体基片10和在该基片10上所生长的N-硅外延层11构成。在硅半导体基片10表面上预定区形成N+杂质扩散隐埋区12。该隐埋区12被外延层11覆盖，并隐埋在双极晶体管部位和PMOS晶体管部位(未图示)内。在外延层11的表面上形成一场氧化膜2，作为元件隔离区。该场氧化膜2的作用是作为在硅半导体基片内所形成的各元件的隔离膜。使杂质扩散到NMOS晶体管部位内(图中的MOS部位)，以便形成P阱13，再在P阱内形成NMOS晶体管。在该P阱内，形成N型杂质扩散区14作为NMOS晶体管的源/漏区。该源/漏区可以是LDO结构。
在半导体器件10的介于源/漏区14之间的区域上，通过栅氧化膜3形成例如由多晶硅制成的栅电极4。该栅电极4是在半导体基片1上由第一导电膜形成的。包括栅电极4在内的NMOS晶体管部位的表面被绝缘膜5覆盖，比如被通过CVD形成的厚约100-200nm的氧化硅膜所覆盖。此绝缘膜5延伸在元件隔离区的场氧化膜2上面，其端部限制在场氧化膜2的平表面部位上。场氧化膜2上的绝缘膜5的端部被多晶硅膜61覆盖。多晶硅膜61能防止绝缘膜5的端部承受应力，特别是序加工艺过程中所的应力。该多晶硅膜61作为一保持膜，用来防止绝缘膜的脱落。多晶硅膜61由第二导电膜构成。该保护膜61是电浮动的。该保持膜61延伸至绝缘膜5的上表面上，以起到保护膜的作用。该保护膜61还延伸至场氧化膜上，以使本身被半导体结构所支撑。
另一方面，在NPN双极晶体管部位(图中的双极部位)，形成一P型杂质扩散区15，作为基区，在该基区之间形成一N型杂质扩展区16，作为发射区。在双极晶体管部位内所形成的隐埋区12与N+杂质深扩散区17相连，作为集电区，该杂质扩散区17与在半导体基片1表面上所形成的集电极引出区18相连。基区15的电极6是由多晶硅膜，和第二导电膜制成的。
如上所述，第二导电膜由基极电极6和保护膜61构成。发射电极E和集电极C分别与发射区16和集电极引出区18相连。这些电极是由金属、如Al制成的，并与在第二导电膜上通过一层间绝缘膜所形成的第三或上导电膜(未图示)制成的Al布线部分相连。用一钝化膜(未图示)覆盖并保护该半导体基片1的表面。
如上述，栅电极4是在MOS晶体管部位上所形成的第一导电膜。覆盖着栅电极4的绝缘膜5的端部又被在半导体基片整个表面上形成的导电膜经刻图所得到的第二导电膜的保护膜61覆盖。所以，能防止绝缘膜的端部承受应力。而且该绝缘膜也不易从半导体基片表面脱落，因而显著地降低了次品率。该绝缘膜5不限于CVDSiO2膜，也可以是使用CVD Si3N4膜或氮化硅膜作下层的双层Si3N4/SiO2膜。栅电极不限于多晶硅，也可以是其它一些现成的材料，如包括多晶硅膜和在其上所形成的硅化钛的迭层体多层膜。第二导电膜可以是除多晶硅膜以外的诸如Ti、W、Mo难熔金属、金属、多层(polycide)膜、或用SiO2覆盖多层膜而获得的多层/SiO2膜。Si3N4的抗应力性很强，因而当用Si3N4制成绝缘膜5时，可以有效地扼制绝缘膜5的脱落。当使用单膜结构作第二导电膜时，可更有效地防止绝缘膜5的端部脱落。
接着，参照图2-8描述根据实施例1的半导体器件的制造方法。如图2所示，半导体基片1由一P型硅半导体基片10和一N-硅外延层11构成。在硅半导体基片10表面的一预定区域形成一N+隐埋区12。在外延层11表面上形成元件隔离场氧化膜2。在MOS晶体管部位的P阱13内形成N+源/漏区14。在位于半导体基片之上，通过硅的热氧化所得到的栅氧化膜3，介于N型源/漏区14之间的区域形成硅栅电极4。该栅电极4是在半导体基片1上由第一导电膜形成的。另一方面，在NPN双极晶体管部位形成一P型基区15，再在该基区设置N型发射区16。使隐埋区12与集电区的N+杂质深扩散区17相连，而扩散区17与N+集电极引出区18相连。如图3所示，例如在半导体基片1的包括栅电极4的整个表面上通过CVD淀积厚100nm的氧化硅膜(SiO2)。然后，在其上形成有预定图形的光刻胶19，以便覆盖栅电极4和场氧化膜2的端部，该光刻胶19被限制在，即延伸至场氧化膜2的上表面。
接着，如图4所示，采用光刻胶19作掩模，刻蚀氧化硅膜5，通过刻蚀去掉NPN双极晶体管部位和部分场氧化膜2上所形成的氧化硅膜。然后，在去掉光刻胶19后，淀积厚约3000nm的第二层多晶硅膜60，如图5所示，再形成有预定图形的光刻胶9，以覆盖NPN双极晶体管部位的基区引出电极形成区、栅电极4、场氧化膜2的端部及氧化硅膜5的端部。接着，如图6所示，采用光刻胶9作掩模，通过腐蚀有选择地去掉多晶硅膜60。为刻蚀多晶硅膜，采用各向异性刻蚀技术如RIE。由于采用各向异性刻蚀，可以提高图形精度。接着，去掉光刻胶9。经过此刻蚀工艺，该第二层多硅膜60被分割成保护基区引出电极6和场氧化膜2端部的保护膜61及覆盖栅电极4和场氧化膜2端部的多晶硅膜62。接着，如图8所示，在半导体基片1上形成光刻胶20，它具有覆盖着保护氧化硅膜5的端部及基区引出电极6的保护膜61，覆盖裸露栅电极4和场氧化膜2端部的多晶硅膜62的图形，然后采用光刻胶20作掩膜，通过刻蚀去掉多晶硅膜62。此步工艺比如用CF4和O2借助于各向同性的下冲型等离子刻蚀方法实现。当用此法时，不产生由栅电极4端部或场氧化硅膜2形成的氧化硅膜5的台阶部位侧壁上易于形成的多晶硅残留物，所以可精确形成由保护氧化硅端部和基区引出电极6的保护膜61组成的第二导电膜。应予注意，该方法不限于下冲型等离子刻蚀，也可采用任意的各向同性刻蚀方法。
图9是个半导体器件的平面图。如图9所示，MOS区的四周被保护膜61包围。采用此种结构，不出现导电层的残留物，并可以更有效地抑制绝缘膜的脱落和应力。MOS区比双极区更靠近半导体基片的中心。
现在参照图10描述第二实施例。
图10是个半导体器件的剖面图，表明一个BiCMOS器件的MOS晶体管部位和与其相邻的双极晶体管部位。在本实施例中，将结合采用CMOS电路的NMOS晶体管和与其相邻的NPN双极晶体管的情况提供解释。一个半导体基片1由一P型硅半导体基片10和在其上生长的N-硅外延层11构成。在硅半导体基片10表面的预定区形成N+杂质扩散隐埋区12。该隐埋区12被外延层11覆盖，隐埋在双极晶体管部位。在外延层11表面上形成场氧化膜2，作为元件隔离区。该元件隔离区由场氧化膜2和在该场氧化膜下面所形成的深槽28构成。槽内填以绝缘材料，如SiO2。
使杂质扩散到NMOS晶体管部位(图中的MOS部位)内，以便形成P阱13，并在其内形成一NMOS晶体管。在该P阱13内，形成NMOS晶体管的N-型源、漏区14。在半导体基片之上通过栅氧化膜3介于源、漏区14之间的位置形成比如多晶硅制成的栅电极4。
该栅电极4是在半导体基片1上由第一导电膜形成的。包括栅电极4的NMOS晶体管部位的表面被一绝缘膜5覆盖。该绝缘膜5由通过CVD法形成的厚150nm的SiO2膜51和在其上所形成的厚100nmSi3N4膜52组成。该绝缘膜5延展在元件隔离区的场氧化膜2上，而其端部止于场氧化膜2之上。在场氧化膜2上的绝缘膜5的端部被以第2导电膜制成的多晶硅膜61覆盖。该第二导电膜61由多层晶膜26和27及在其上所形成的SiO2膜25构成，而多层(polycide)膜由多晶硅膜27和在其上所形成的TiSi2膜26组成。在第一实施例中，该保护膜61在电位上是浮动的。该保护膜61延伸至绝缘膜5的上表面上，以起到保护膜的作用。该保护膜61还延伸至场氧化膜上，以使对半导体结构本身有所支撑。该多层膜结构降低了膜的电阻率，以便提高半导体器件的运作速度。
另一方面，在NPN双极晶体管部位内，形成一P型基区15，再在该基区内形成N型发射区16。在半导体基片1离开基区15的表面形成集电极引出区18。在基区15内形成基区电极。发射电极23和集电极22分别与发射区16和集电极引出区18相连，这些电极由包括多晶硅膜和形成其上的TiSi2的第二导电膜制成，作为保护膜61。因此，第二导电膜包括集电极22、发射电极23及保护膜61。
集电极引出区18通过N+杂质深扩散区(集电区)17与N+杂质深扩散隐埋区12相连。
当形成图10所示的第二导电膜时，与实施例1相同，在半导体基片1的整个表面上形成导电层，再选择刻蚀该导电层，这就形成了覆盖由第一导电膜形成的台阶部位和由场氧化膜端部形成的台阶部件的导电膜。然后，采用光刻胶20覆盖导电膜的预定部位，再通过刻蚀去掉那些覆盖台阶部位的导电膜的部分。此后，去掉光刻胶20；再经后续步骤，制成半导体器件。因为绝缘膜5的表面是由不易刻蚀的Si3N4膜52形成的，所以可有效地刻蚀覆盖台阶部位的导电膜，而不被过腐蚀。
参照图10，已描述了本发明的半导体器件的结构。下面再参照图10，描述包括MOS晶体管和一双极晶体管的半导体器件的制造方法。如图10中，绝缘膜5和第二导电膜都被描绘成具有双层结构。然而，在以下的说明中，为简便起见，绝缘膜和第二导电膜当作具有单层结构来描述。
使N杂质，如磷(P)或砷(As)注入到P型半导体基片10表面的预定区域。然后，在半导体基片10上生长N-外延层11。在此步工艺中，在该区域形成P型隐埋层12。在该外延层11中形成一深槽，直通到半导体基片10。通过CVD以SiO2填入深槽内。此后，在外延层11上形成有预定图形的场氧化膜2。该外延层11被场氧化层2和绝缘深槽28分割成第一元件部位和第二元件部位。第二元件区位于埋层12之上。第一元件区和第二元件分别构成MOS晶体管区和双极晶体管区。然后，使P杂质如硼(B)注入到MOS晶体管区，以形成一个P阱。接着，使N杂质注入到P阱MOS区的预定区域，以分别形成源区14和漏区14。在该MOS区形成一栅绝缘膜3。然后，在该栅绝缘膜3上形成栅电极4。此后，使高浓度N杂质注入到双极晶体管区的预定区内，以形成引至埋层12的N+集电区17。接着，使P杂质如硼(B)注入到双极晶体管区的预定区，以形成P基区15。然后，使N杂质注入到P基区的预定区域，以形成N+发射区16。此时，也使N杂质注入到集电区17内，以形成N+集电接触区18。此后，在栅电极4上形成绝缘膜51，以致延伸至MOS晶体管区和双极晶体管区之间的场氧化膜2之上。接着，在半导体结构的表面上形成由多硅制成的导电层27。然后，在导电层的MOS晶体管区、绝缘膜51的端部及发射区16之上形成光刻胶图形，并覆盖其上。接着，用光刻胶图形作掩模通过各向异性腐蚀法刻蚀导电层。然后，去掉抗蚀胶图形。此后，在双极晶体管区和绝缘膜的端部上形成光刻胶图形。然后，用光刻胶图形作掩模通过各向同性腐蚀法刻蚀MOS区上的导电层。
如上所述，在MOS晶体管部位形成的覆盖在栅电极(第一导电膜)上的绝缘膜端部被在半导体基片整个表面上形成的导电膜经构图所获得的保护膜(第二导电膜)所覆盖。该保护膜61防止绝缘膜5的端部承受应力。保护膜61还起到防止绝缘膜5端部脱落的保护膜的作用。该膜61是电位浮动的。该保护膜61延伸至绝缘膜5的上表面上，以起到保护膜的作用。该膜还延伸至场氧化膜2上，以使自身对半导体器件所支撑。由于保护膜61，使该绝缘膜免受应力，且不易从半导体基片表面脱落，因而降低了次品率。
结合采用外延片的情况解释了上面的实施例。然而，本发明不限于此种情况，也可使用任何类型现成的Si或Ge片。再有，半导体基片可以是P型或N型，并可用PNP晶体管作为双极晶体管。
由于本发明，使绝缘膜免受应力，并不易脱落。所以，可使成品器件在结构上和电学运作中稳定。因而可以高合格品率。获得具有各种类型的集成电路比如MOS集成电路和双极集成电路的半导体器件。另外，当在绝缘膜上形成的用于覆盖半导体基片的导电膜被刻成电极或布线图形时，不产生可在绝缘膜上所产生的台阶部位侧壁上形成的导电膜残留物。所以，无论在绝缘膜表面上所产生的台阶部位数目随着半导体器件集成度的增加及尺寸的缩小而如何增加，仍可精确地对导电膜进行刻图。
由于覆盖用于布线部分或电极的第一导电膜的绝缘膜的端部是被由在第一导电膜上所形成成的第二导电膜构成的保护膜保护着，因而使该导电膜免受应力，且不易从半导体基片脱落。对在半导体器件整个表面上所形成的导电层进行刻图，以便覆盖在绝缘膜内所产生的台阶部位和绝缘膜的端部。下面进行各向异性刻蚀，以避免由于覆盖第一导电膜和场氧化膜在第二导电膜所产生的台阶部位形成侧壁残留物。
对本领域的技术人员会容易联想到其它的优点和改型。所以，本发明的主要见解不限于本文描述和图示的特定细节、代表性的器件及解释过的实例。另外，在不脱离由所附权利要求其及等同物所限定的普通发明概念的精神和范围可做到各种改型。

Claims (14)

1.一种半导体器件，包括一半导体基片，该基片具有一第一元件区、一第二元件区和位于该第一元件区和第二元件区之间的中间区，其特征在于所述半导体器件还包括：
一形成在所述半导体基片的所述中间区上的第一绝缘膜(2)；
一形成在所述半导体基片的所述第一元件区上的第二绝缘膜(5)，该第二绝缘膜延伸到所述中间区的一个部位，其一个端部覆盖住该中间区的所述部位；
一形成在所述第二绝缘膜的所述端部之上的导电膜(6)，该导电膜延伸至所述第一绝缘膜(2)和所述第二绝缘膜(5)上，以及
一形成在所述第二元件区上的布线膜(6)，所述布线膜和导电膜是通过把同一层膜制成的图形而形成的，且所述布线膜和导电膜互相电绝缘。
2.一种如权利要求1所述的半导体器件，其特征在于，所述导电膜(6)是电学浮置的。
3.一种如权利要求1所述的半导体器件，其特征在于，所述第二绝缘膜(5)包括一SiN膜。
4.一种如权利要求1所述的半导体器件，其特征在于，所述导电膜(6)包括一多晶硅膜。
5.一种如权利要求1所述的半导体器件，其特征在于，所述导电膜(6)包括一单层膜。
6.一种如权利要求5所述的半导体器件，其特征在于，所述单层膜包括从由多晶硅膜、难熔金属膜、金属膜以及硅化物膜所组成的集合中选出的一种膜。
7.一种制造半导体器件的方法，该方法包括以下步骤：
制备一具有第一元件区、第二元件区以及位于该第一元件区和第二元件区之间的中间区的半导体基片；
在所述半导体基片的中间区上形成第一绝缘膜(2)；
在所述半导体基片的第一元件区上形成第二绝缘膜(5)，其一个端部延伸至所述半导体基片的位于所述第一元件区和第二元件区之间的区域；以及
在所述第二绝缘膜(5)的端部上形成一延伸至所述第一绝缘膜(2)和所述第二绝缘膜(5)的导电膜(6)，以及
通过对所述导电膜(6)刻图而在所述第二元件区上形成一与所述导电膜电绝缘的布线膜(6)。
8.一种如权利要求7所述的制造半导体器件的方法，其特征在于：所述导电膜是电学浮置的。
9.一种如权利要求7所述的制造半导体器件的方法，其特征在于：还包括选择SiN膜作为所述绝缘膜的步骤。
10.一种如权利要求7所述的制造半导体器件的方法，其特征在于：所述导电膜包围着所述第一元件区。
11.一种如权利要求10所述的制造半导体器件的方法，其特征在于：所述第一元件区比第二元件区靠近所述半导体基片的中心。
12.一种如权利要求7所述的制造半导体器件的方法，其特征在于：所述导电膜包括一多晶硅膜。
13.一种如权利要求7所述的制造半导体器件的方法，其特征在于：所述导电膜包括一单层膜。
14.一种如权利要求7所述的制造半导体器件的方法，其特征在于：还包括从多晶硅膜、难熔金属膜、金属膜及硅化物膜中选出一种膜作为所述单层膜的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100352015C (zh) * 2003-12-25 2007-11-28 三洋电机株式会社 半导体装置的制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781445A (en) * 1996-08-22 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma damage monitor
US6118351A (en) * 1997-06-10 2000-09-12 Lucent Technologies Inc. Micromagnetic device for power processing applications and method of manufacture therefor
US6440750B1 (en) 1997-06-10 2002-08-27 Agere Systems Guardian Corporation Method of making integrated circuit having a micromagnetic device
JP2000124336A (ja) * 1998-10-12 2000-04-28 Sony Corp 半導体装置及び半導体装置の製造方法
JP4149095B2 (ja) * 1999-04-26 2008-09-10 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6255714B1 (en) 1999-06-22 2001-07-03 Agere Systems Guardian Corporation Integrated circuit having a micromagnetic device including a ferromagnetic core and method of manufacture therefor
JP3612525B2 (ja) * 2002-06-04 2005-01-19 Ｎｅｃ液晶テクノロジー株式会社 薄膜半導体装置の製造方法及びそのレジストパターン形成方法
DE102010038933A1 (de) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
CN103187254B (zh) * 2011-12-28 2015-12-02 北大方正集团有限公司 一种双多晶硅栅的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612805A (en) * 1984-12-24 1986-09-23 International Business Machines Corporation Adhesion characterization test site

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US4299024A (en) * 1980-02-25 1981-11-10 Harris Corporation Fabrication of complementary bipolar transistors and CMOS devices with poly gates
NL8005995A (nl) * 1980-11-03 1982-06-01 Philips Nv Halfgeleiderinrichting.
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
GB2164790A (en) * 1984-09-19 1986-03-26 Philips Electronic Associated Merged bipolar and field effect transistors
FR2581248B1 (fr) * 1985-04-26 1987-05-29 Efcis Procede de fabrication de transistors a effet de champ et transistors bipolaires lateraux sur un meme substrat
GB2190539A (en) * 1986-05-16 1987-11-18 Philips Electronic Associated Semiconductor devices
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
JPH0348457A (ja) * 1989-04-14 1991-03-01 Toshiba Corp 半導体装置およびその製造方法
KR930006735B1 (ko) * 1991-02-28 1993-07-23 삼성전자 주식회사 바이씨모스장치의 제조방법
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612805A (en) * 1984-12-24 1986-09-23 International Business Machines Corporation Adhesion characterization test site

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100352015C (zh) * 2003-12-25 2007-11-28 三洋电机株式会社 半导体装置的制造方法

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Publication number Publication date
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DE69528683D1 (de) 2002-12-05
KR0147510B1 (ko) 1998-08-01
EP0681319B1 (en) 2002-10-30
US5604371A (en) 1997-02-18

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