KR0162512B1 - 반도체 집적회로 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 18
- 239000002245 particle Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 239000002923 metal particle Substances 0.000 claims description 2
- 239000000945 filler Substances 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052721 tungsten Inorganic materials 0.000 abstract description 15
- 239000010937 tungsten Substances 0.000 abstract description 15
- 238000005530 etching Methods 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 11
- 238000004140 cleaning Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 59
- -1 argon ions Chemical class 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Bipolar Transistors (AREA)
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Abstract
반도체 집적회로 장치는 동일 반도체 기판상에 형성된 LDD 구조의 MOSFET와 바이폴라 트랜지스터를 포함한다.
상기 MOSFET의 게이트 전극은 다결정 실리콘층, 텅스텐 실리사이드층 및 또 다른 다결정 실리콘층이 연속적으로 형성된 다층 구조이다. 상기 게이트 전극의 사이드월 스페이서를 형성하기 위한 이방성 에칭 단계시에, 상기 바이폴라 트랜지스터의 베이스 영역상에 입자가 백 스퍼터되지 않도록, 상기 상부 다결정 실리콘층은 상기 텅스텐 실리사이드층을 보호하는 기능을 한다. 따라서, 상기 베이스 영역에서 텅스텐 입자를 제거하는 스퍼터 에칭 세척단계가 생략된다. LDD 구조를 구비하며, 필요성능을 갖는 바이폴라 트랜지스터를 포함하는 BiCOMOS 직접회로 장치는 단순한 공정으로 제조될 수 있다.
Description
제1도는 종래의 반도체 집적회로 장치의 제조공정의 일 단계를 도시하는 단면도.
제2도는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 제조 공정의 일 단계를 도시하는 단면도.
제3도는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 제조 공정의 다른 단계를 도시하는 단면도.
제4도는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 제조 공정의 또다른 단계를 도시하는 단면도.
제5도는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 제조 공정의 최종 단계를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : N형 매입층
3 : P형 매입층 4 : N형 에피택셜층
5 : NMOS 영역 6 : P 웰층
7 : PMOS 영역 8 : N 웰층
9 : 바이폴라 영역 10 : 펄스 산화막
11 : 콜렉터 인출층 12 : 게이트 산화막
13 : 다결정 실리콘막 14 : 텅스텐 실리사이드층
15 : 다결정 실리콘층 18 : 사이드월 스페이서
19 : 베이스 영역 20 : NMOS 소오스.드레인 영역
21 : PMOS 소오스.드레인 영역 22 : 산화막
23 : 에미터 전극 24 : 층간 절연막
51 : 반조체 기판 52 : 게이트 산화막
53 : 다결정 실리콘층 54 : 텅스텐 실리사이드층
55 : 사이드월 스페이서
본 발명은 반도체 집적회로 장치에 관한 것으로서, 보다 상세하게는, 바이폴라 트랜지스터 및 MOS 트랜지스터를 동일 반도체 기판상에 형성하는 반도체 집적회로 장치에 관한 것이다.
MOS 트랜지스터와 바이폴라 트랜지스터를 동일 반도체 기판상에 형성하는 반도체 집적회로 장치는 BiCMOS 집적회로 장치로서 공지되어 있다. LDD(Lightly Doped Drain) 구조의 BiCMOS 집적회로 장치를 제조하는 종래의 방법을 먼저 기술한다.
제1도는, 제1의 종래 방법으로 제조하는 BiCMOS 집적회로 장치의 제조공정의 일 단계를 도시하는 단면도이다. 반도체 기판(51) 상에 형성된 게이트 산화막(52) 상에 순차적으로 다결정 실리콘층(53) 및 텅스텐 실리사이드층(54)를 형성한다. 상기 다결정 실리콘층(53) 및 텅스텐 실리사이드층(54)을 패턴화하여 게이트 전극을 형성한다.
다음, LDD 구조를 얻기 위하여, 계속하여 기판의 전면에 산화막을 성장시키고, 그 산화막을 이방성 에칭하여 상기 게이트 전극의 양 측면에 사이드월 스페이서(sidewall spacer)(55)를 형성한다. 상기 이방성 에칭 동안, 텅스텐 실리사이드층(54) 이 에칭 스톱층으로서 사용되기 때믄에, 텅스텐 실리사이드층(54) 이 플라즈마 이온에 의해 백 스퍼터(back-sputter) 되어 텡스텐 입자가 분위기 중에 비산(scattering) 한다.
상기 비산한 텅스텐 입자는 반응 분위기에 노출된 바이폴라 트랜지스터의 베이스 영역(56) 상에 달라붙는다. 상기 텅스텐 입자가 부착된 상태에서 상기 BiCMOS 반도체 집적회로 장치를 제조하면, 상기 텅스텐 입자로 인하여 베이스 영역에 누설전류가 발생한다. 그래서, 상기 베이스 영역에 부착된 텡스텐 입자를 제거할 필요가 있다. 따라서, 사이드월 스페이서 형성을 위한 에칭이 종료한 후에, 베이스 영역을 제외한 기판의 표면을 포토레지스트 패턴으로 덮고, 상기 베이스 영역상에 아르곤 이온으로 약간의 스퍼터 에칭(sputter-etching)을 수행시킨다. 이어서, 얇은 산화막을 형성한 후에, 베이스 영역에 불순물을 주입하고, 그후, 에미터 전극을 형성함으로서, 바이폴라 트랜지스터가 형성된다. 그래서 LDD 구조의 MOSFET 및 바이폴라 트랜지스터를 구비하는 BiCMOS 집적회로 장치가 제조된다.
상기 제1의 방법에서는, 상기 베이스 영역을 제외한 실리콘 기판을 포토레지스트 패턴으로 덮는 단계와, 상기 베이스 영역의 실리콘 기판을 스퍼터 에칭하는 단계가 필요하다. 특히, 상기 방법은 포토레지스트막을 노출하기에 앞서, 자동 배열없이 실제 패턴으로 마스크를 배열하기 위한 시간 소비단계가 포함되어 있어서 제조공정이 복잡하고 많은 시간이 소요된다.
상기 베이스 영역으로부터의 리이크(leakage) 전류를 감소시킨 제2의 방법은 예컨데, 일본국 특허출원 제92-288868호에 제안되어 있다.
상기 제2의 방법에서는, 상기 베이스 영역에 도펀트를 주입한 후에, MOSFET의 다결정 실리콘 게이트 전극을 형성한다. 실질적으로, 제2 다결정실리콘층은 스퍼터 증착(sputter-deposited)되어 에미터 전극을 형성한다. 그 다음, 상기 에미터 영역만을 포토레지스트 패턴으로 덮는다. 그후, 제2 다결정 실리콘층은 이방성 에칭으로 선택적으로 제거되어 상기 에미터 전극과 상기 게이트 전극의 사이드월 스페이서가 동시에 형성된다. 이 경우에, 상기 베이스 영역의 표면은, 상기 베이스 영역이 상기 에미터 전극의 제2 다결정 실리콘층 밑에 위치하기 때문에 이방성 에칭에 의해 영향을 받지 않는다. 그러나, 상기 제2의 종래 방법은 하나의 단점을 갖는 바, 에미터전극과 공통 단계에서 함께 형성된 상기 사이드월 스페이서가 도전성의 다결정실리콘막으로 이루어져 있기 때문에, 짧은 채널(short channel)을 얻기 위하여 미세 패턴을 형성하도록 설계된 게이트 길이가, 상기 사이드월 스페이서의 존재로 인하여, 즉 소위 보조 게이트 전극의 존재로 인하여, 증가되는 단점을 갖고 있다. 또한, 상기 스페이서 및 에미터 전극의 에칭은 게이트 전극 자체의 에칭도 유발하기 때문에 에칭율 제어가 어렵다는 단점도 갖고 있다.
전술한 바와 같이, 본 발명의 목적은, LDD 구조와 바이폴라 트랜지스터를 구비하는 MOSFET를 동일 기판상에서 복잡한 공정 또는 게이트 길이의 증가없이 형성하는 개선된 반도체 집적회로 장치를 제공하는데 있다.
본 발명에 따르면, 반도체 집적회로 장치는, 주 표면을 갖는 반도체기판 ; 상기 주 표면상에 형성되는, 그리고 저농도로 도핑된 드레인, 게이트 전극 적층체(laminate) 및 사이드월 스페이서를 구비하는 하나 이상의 MOSFET로서, 이때 상기 사이드월 스페이서는 상기 저농도로 도핑된 드레인에 인접한 상기 게이트 전극 적층체의 일측면에 형성되며, 상기 게이트 전극 적층체는 내열성 금속을 포함하지 않는 물질로 이루어진 상부층을 구비하는, 이상의 하나 이상의 MOSFET; 상기 게이트 전극 적층제 및 상기 사이드월 스페이서 상에 형성된 절연층; 및 상기 절연층을 통과하는 그리고 상기 절연층 상에 형성된 에미터 전극을 갖는 상기 주 표면상에 형성된 바이폴라 트랜지스터;를 구비하되, 상기 상부층은, 상기 상부층 아래로부터의 내열성 금속 입자들이, 상기 사이드월 스페이서의 형성 도중, 상기 바이폴라 트랜지스터에서의 베이스 영역을 오염시키는 것을 방지하는 것을 특징으로 하는 반도체 집적회로 장치에 관한 것이다.
상기 게이트 전극은, 다결정 실리콘층, 텅스텐 실리사이드층 및 다결정 실리콘층이 연속적으로 이 순서대로 적층되는 것이 바람직하다.
본 발명에 따른 반도체 집적회로 장치에 있어서, 상기 게이트 전극은 복수의 도전층으로 구성되고, 상기 최상층은 텅스텐과 같은 내열성 금속을 포함하지 않는 도전층이기 때문에, 상기 게이트 전극의 양측면상에 사이드월 스페이서를 형성하기 위한 에칭동안은, 내열성 금속의 일례인 텅스텐 입자들이 상기 바이폴라 트랜지스터의 베이스 영역 내로 비산하지 않는다. 결론적으로, 상기 바이폴라 트랜지스터는 상기 베이스 영역으로부터 내열성 금속의 일례인 텅스텐 입자를 제거하는 단계가 없이도 형성될 수 있다.
따라서, 본 발명은 저비용으로 제조가 가능한 반도체 집적회로 장치를 제공할 수 있다.
본 발명의 바람직한 실시예들을 도면을 참조로 하여 하기에서 기술한다. 제2도 내지 제5도는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 제조공정의 연속적인 단계들을 도시하고 있다. 상기 반도체 집적회로 장치는 하기에 기술된 바와 같이 제조된다.
우선, 제2도를 참조하면, 비소 및 붕소 이온을 P형 실리콘 기판(1) 에 연속적으로 주입하여, 각각, N형 매입층(2) 및 P형 매입층(3)을 형성한다. 그후, N형 에피택셜층(4)을 상기 매입층(2,3) 상에 성장시킨다. 붕소 이온을 상기 에피택셜층(4)으로 주입하여 NMOS 영역(5)에 P 웰층(6)을 형성하고, 인 이온을 상기 에피택셜층(4)에 주입하여 PMOS 영역(7)에 N 웰층(8)을 형성한다. 그 결과, 각 트랜지스터용 반도체 활성층이 형성되어 제2도에 도시된 구조가 제공된다. 전술한 단계에서는, 어떠한 이온주입 단계도 바이폴라 영역(9) 용으로 수행되지 않는다.
그 후, 상기 기판의 주 표면에 얇은 산화막을 성장시킨다. 다음, 질화막을 성장시키고, 상기 NMOS 영역(5), PMOS 영역(7), 상기 바이폴라 트랜지스터(9)의 베이스 영역 및 콜랙터 인출 영역의 얇은 산화막상의 질화막만 남도록 상기 질화막을 패터닝한다. 그 다음 장치 분리를 위하여 열산화법으로 약 5000Å 두께의 필드 산화막(10)을 형성한다. 그후, 상기 질화막을 제거하고, 상기 콜렉터 인출 영역으로 인 이온을 주입하여 소위 콜렉터 전극용 콜렉터 인출층(N+deep contact)(11)을 형성한다. 다음, 상기 얇은 산화막을 습식 에칭으로 제거한 후, 다시 산화단계를 수행하여 게이트 산화막(12)을 형성한다. 그 결과, 제3도에 도시된 구조가 얻어진다.
계속하여, 제4도에 도시된 바와 같이, 다결정 실리콘막(13)을 약 1000Å 두께로 성장시키고, POCI3으로부터 인 이온을 그 내부로 확산시켰다. 그 다음, 유리층을 상기 다결정 실리콘 표면으로부터 제거한다. 그 다음, 상기 다결정 실리콘층(13)상에 텅스텐 실리사이드층(14)을 약 1000Å 두께로 스퍼터 증착에 의해 형성시킨다. 그후, 상기 텅스텐 실리사이드층(14) 상에 다결정 실리콘층(15)을 약 500Å 두께로 스퍼터 증착에 의해 형성한다. 상기 다결정 실리콘층(13), 텅스텐 실리사이드층(14) 및 다결정 실리콘층(15)을 소망의 패턴으로 형성되도록 패터닝하여 3층 적층구조의 게이트 전극을 형성한다.
계속하여, 상기 NMOS 영역(5) 으로 인 이온을 저농도로 이온 주입하여 LDD 인 영역(16)을 형성하고, 상기 PMOS 영역(7) 으로는 붕소 이온을 저농도로 주입하여 LDD 붕소 영역(17)을 형성한다. 산화막을 약 2000Å 두께로 성장시킨 후, 이방성으로 에칭시켜 상기 게이트 전극의 양 측면 상에 사이드월 스페이서(18)을 형성시킨다. 상기 이방성 에칭에 의하여, 상기 바이폴라 영역(9)의 베이스층(19)을 덮고 있는 게이트 산화막(12) 이 제거되어 상기 실리콘 에피택셜층(4) 이 노출된다.
상기 다결정 실리콘층(15)이 각각의 게이트 전극의 텡스텐 실리사이드층(14)상에 형성되었기 때문에, 상기 사이드월 스페이서(18) 형성을 위한 에칭에 의해, 상기 텅스텐 실리사이드층(14) 이 벗겨지지는 않는다. 그래서, 텅스텐 입자가 상기 베이스 영역(9)의 에피택셜층(4)에 부착되지 않는다. 따라서, 상기 비산된 텅스텐 입자를 제거하는 아르곤 스퍼터 에칭 공정은 본 실시예에서는 필요하지 않는다. 그래서, 상기 베이스 영역 이외의 기판 표면을 마스킹하는 포토레지스트 패터닝 단계가 생략이 가능하다.
상기 전 영역을 덮는 얇은 산화막을 형성한 후, 상기 베이스 영역(19)에 붕소 이온을 주입한다. 그 다음, 비소 인온을 상기 NMOS 영역(5)에 주입하여 상기 NMOSFET의 소오스 및 드레인 영역(20)을 형성하고, 상기 PMOS 영역(7)에는 BF2 +이온을 주입하여 상기 PMOSFET의 소오스 및 드레인 영역(21)을 형성시킨다. 그래서, 제4도면에 예시된 구조가 얻어진다. 이제, 상기 공정이 제5도를 참조하여 기술된다.
계속하여, 층간 절연용 산화막(22)을 상기 기판(1)의 전체 주요 표면을 덮도록 성장시킨 후, 바이폴라 영역(9)의 상기 바이폴라 트랜지스터의 에미터가 형성되는 위치에 콘택트홀을 형성시킨다. 그 다음, 콘택트홀 내를 포함하는 산화막(22)의 전 표면상에 약 2000Å의 두께로 다결정 실리콘막을 성장시킨다. 상기 다결정 실리콘막에 비소 이온을 주입하는 이온 주입단계를 실행하여 소망하는 형상으로 패터낭 함으로써 에미터 전극(23)이 형성된다. 다음, 층간 절연막(24)을 성장시킨후, 평탄화 단계를 수행한다. 소망하는 위치에 콘택트홀을 형성시키고, 이어서, 알루미늄 막으로 제조된 제2의 도전층을 증착한다. 그래서, 바이폴라 트랜지스터 및 LDD 구조를 갖는 MOSFET를 동일 반도체 기판상에 형성한 BiCMOS 집적회로 장치가 제공한다.
상술한 실시예에 있어서, 텅스텐을 내포하지 않는 상부층을 포함하는 다층 구조의 게이트 전극 적층체(laminate)가 BiCMOS 집적회로 장치에 채용되었다. 그결과, 이방성 에칭을 수행하여 상기 LDD 구조를 얻기 위한 사이드월 스페이서를 형성할 때, 텅스텐 입자들이, 바이폴라 트랜지스터의 베이스 영역의 실리콘 기판에 비산 또는 달라붙지 않는다. 상기 사이드월 스페이서는 절연체로 되어 있어서, 이들이 MOSFET의 등가 게이트 길이를 증가시키지 않는다.
상술한 공정은 패턴화된 포토레지스트를 형성함으로써, 수반된 기판의 표면을 에칭함으로서, 상기 실리콘 기판의 베이스 영역으로부터 상기 텅스텐 입자를 제거하는 단계를 포함하지 않기 때문에, 성능을 저하시키지 않고 단순한 방법으로 고집적 BiCMOS 구조를 갖는 반도체 집적회로를 제조할 수 있다.
택일적으로, 게이트 전극은 LDD 구조의 사이드월 스페이서 형성을 위한 이방성 에칭 시에 텅스텐이 전혀 스캐터링되지 않는 조건이라면 다른 다층 구조로도 형성할 수 있다.
비록, 본 발명은 바람직한 실시예를 참조하여 기술하였지만, 본 발명은 상기의 실시예에 한정되지 않으며, 당업자에 의해 본 발명의 사상을 벗어남이 없이 상기의 실시예를 토대로 하여 다양한 수정 및 변경이 가능함은 분명하다.
Claims (7)
- 반도체 집적회로 장치에 있어서, 주 표면을 갖는 반도체 기판; 상기 주 표면상에 형성되는, 그리고 저농도로 도핑된 드레인, 게이트 전극 적충체(laminate) 및 사이드월 스페이서를 구비하는 하나 이상의 MOSFET로서, 이때 상기 사이드월 스페이서는 상기 저농도로 도핑된 드레인에 인접한 상기 게이트 전극 적층체의 일측면에 형성되며, 상기 게이트 전극 적층체는 내열성 금속을 포함하지 않는 물질로 이루어진 상부층을 구비하는, 이상의 하나 이상의 MOSFET; 상기 게이트 전극 적층체 및 상기 사이드월 스페이서 상에 형성된 절연층; 및 상기 절연층을 통과하는 그리고 상기 절연층 상에 형성된 에미터 전극을 갖는 상기 주 표면상에 형성된 바이폴라 트랜지스터;를 구비하되, 상기 상부층은, 상기 상부층 아래로부터의 내열성 금속 입자들이, 상기 사이드월 스페이서의 형성 도중, 상기 바이폴라 트랜지스터에서의 베이스 영역을 오염시키는 것을 방지하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 상부층은 다결정 실리콘으로 이루어짐을 특징으로 하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 게이트 전극 적충제는, 상기 상부층 아래의 텅스텐 실리사이드층을 구비함을 특징으로 하는 반도체 직접회로 장치.
- 제3항에 있어서, 상기 게이트 전극 적층체는, 상기 텅스텐 실리사이드층 아래의 제2 다결정 실리콘층을 추가로 구비함을 특징으로 하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 하나 이상의 MOSFET는 PMOSFET와 NMOSFET를 구비함을 특징으로 하는 반도체 집적회로 장치.
- 반도체 집적회로 장치에 있어서, 주 표면을 갖는 반도체 기판; 상기 주 표면상에 형성되는, 그리고 저농도로 도핑된 드레인, 게이트 전극 적충체(laminate) 및 사이드월 스페이서를 구비하는 하나 이상의 MOSFET로서, 이때 상기 사이드월 스페이서는 상기 저농도로 도핑된 드레인에 인접한 상기 게이트 전극 적충체의 일측면에 형성되며, 상기 게이트 전극 적층체는 상기 주 표면 상에 제1 다결정실리콘층, 텅스텐 실리사이드층 및 제2 다결정실리콘층이 이 순서대로 형성되어 있는, 이상의 하나 이상의 MOSFET; 및 상기 주 표면상에 형성된 바이폴라 트랜지스터;를 구비하되, 상기 제2 다결정실리콘층은, 텅스텐 실리사이드 입자들이, 상기 사이드 월 스페이서의 형성 도중, 상기 바이폴라 트랜지스터에서의 베이스 영역을 오염시키는 것을 방지하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제6항에 있어서, 상기 하나 이상의 MOSFET 는 PMOSFET 와 NMOFET를 구비함을 특징으로 하는 반도체 집적회로 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317985A JPH07176639A (ja) | 1993-12-17 | 1993-12-17 | 半導体集積回路装置及びその製造方法 |
| JP93-317985 | 1993-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021516A KR950021516A (ko) | 1995-07-26 |
| KR0162512B1 true KR0162512B1 (ko) | 1998-12-01 |
Family
ID=18094201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940034678A KR0162512B1 (ko) | 1993-12-17 | 1994-12-16 | 반도체 집적회로 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5606192A (ko) |
| JP (1) | JPH07176639A (ko) |
| KR (1) | KR0162512B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19534784C1 (de) * | 1995-09-19 | 1997-04-24 | Siemens Ag | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
| US5796151A (en) * | 1996-12-19 | 1998-08-18 | Texas Instruments Incorporated | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
| JP2882395B2 (ja) * | 1997-03-24 | 1999-04-12 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
| US6284581B1 (en) | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
| US9917168B2 (en) | 2013-06-27 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having variable thickness gate dielectric |
| US9583618B2 (en) * | 2013-06-27 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having asymmetric lightly doped drain regions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139067A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体装置 |
| US4808548A (en) * | 1985-09-18 | 1989-02-28 | Advanced Micro Devices, Inc. | Method of making bipolar and MOS devices on same integrated circuit substrate |
| JPS63281456A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| JPH0330467A (ja) * | 1989-06-28 | 1991-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH04288868A (ja) * | 1991-03-18 | 1992-10-13 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
-
1993
- 1993-12-17 JP JP5317985A patent/JPH07176639A/ja active Pending
-
1994
- 1994-12-16 KR KR1019940034678A patent/KR0162512B1/ko not_active IP Right Cessation
-
1996
- 1996-06-13 US US08/662,525 patent/US5606192A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021516A (ko) | 1995-07-26 |
| JPH07176639A (ja) | 1995-07-14 |
| US5606192A (en) | 1997-02-25 |
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Legal Events
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