KR20010074630A - 샬로우 접합부 반도체 디바이스의 제조 방법 - Google Patents
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Abstract
Description
Claims (34)
- ① 집적회로 기판에 그로부터 연장하는 트랜지스터 게이트 부재를 제공하는 단계-상기에서 부재는 한 측벽으로부터 연장하는 제 1 스페이서와 다른 측벽으로부터 연장하는 제 2 스페이서를 갖는 대향 측벽을 포함함-와,② 기판의 소스 구역과 드레인 구역을 도핑하는 단계-상기에서 제 1 스페이서는 소스 구역과 부재 사이에서 기판의 제 1 구역을 마스킹하고, 제 2 스페이서는 도핑 중에 드레인 구역과 부재 사이에서 기판의 제 2 구역을 마스킹함-와,③ 상기 도핑 단계 후에, 제 1 스페이서와 제 2 스페이서를 제거하는 단계와,④ 상기 제거 단계 후에, 제 1 구역과 제 2 구역을 도핑함으로써 제 1 구역에 제 1 소스/드레인 연장부를 설립하고, 제 2 구역에 제 2 소스/드레인 연장부를 설립하는 단계와,⑤ 상기 설립 단계 후에, 소스 구역, 드레인 구역, 제 1 구역 및 제 2 구역에서 도펀트를 동시에 활성화하기 위하여 기판을 가열하는 단계와,⑥ 제 1 구역 상에 제 3 스페이서를 형성하고, 제 2 구역 상에 제 4 스페이서를 형성하는 단계와, 그리고⑦ 제 3 스페이서와 제 4 스페이서를 형성한 후에, 부재, 소스 구역 및 드레인 구역 중 적어도 하나에 실리사이드 접점을 제공하는 단계를 포함하는 방법.
- 제 1 항에 있어서,소스 구역, 드레인 구역, 제 1 구역 및 제 2 구역은 모두 동일한 전도성 타입으로 도핑하는 방법.
- 제 2 항에 있어서,소스 구역과 드레인 구역은 제 1 최대 깊이로 도핑하고, 제 1 소스/드레인 연장부와 제 2 소스/드레인 연장부는 제 1 최대 깊이보다 작은 제 2 최대 깊이로 도핑하는 방법.
- 제 2 항에 있어서,소스와 드레인은 제 1 소스/드레인 구역과 제 2 소스/드레인 구역보다 큰 도펀트 농도로 도핑하는 방법.
- 제 1 항에 있어서,부재는 약 0,2㎛ 이하의 임계 디멘션을 갖는 절연 게이트 전계효과 트랜지스터에 속하는 방법.
- 제1 항에 있어서,제 3 스페이서는 소스 구역을 부분적으로 중첩하기 위하여 제 1 스페이서보다 넓게 하고, 제 4 스페이서는 드레인 구역을 부분적으로 중첩하기 위하여 제 2 스페이서보다 넓게 하는 방법.
- 제 1 항에 있어서,기판은 스페이서의 대응 쌍을 갖는 기판으로부터 연장하는 복수개의 절연 게이트 전계효과 트랜지스터 부재 중 하나에 각각 대응하는 복수개의 소스 구역과 드레인 구역을 포함하고-상기에서 복수개의 소스/드레인 구역은 상기 도핑 중에 제 1 최대 깊이로 도핑함-,상기 제거 단계는 구역의 대응 쌍을 노출시키기 위하여 절연 게이트 부재의 각각에 대해 스페이서의 대응 쌍을 제거하는 단계를 포함하며-상기에서 절연 게이트 부재의 각각에 대한 구역 쌍은 상기 설립 단계 중에 제 1 최대 깊이보다 작은 제 2 최대 깊이로 도핑함-,상기 형성 단계는 상기 가열 단계 후에 절연 게이트 부재의 각각에 대해 한 쌍의 대체 스페이서를 제공하는 단계를 포함하며, 그리고상기 실리사이드 접점 제공 단계는 복수개의 실리사이드 접점을 제공하는 단계를 더 포함하는 방법.
- ① 도핑된 기판 구역의 제 1 쌍을 제공하기 위하여 집적회로 기판을 도핑하는 단계-상기에서 스페이서의 제 1 쌍을 갖는 트랜지스터 게이트 부재는 제 1 도핑된 구역 사이의 기판으로부터 연장함-와,② 제 1 도핑 구역을 형성한 후에, 제 1 스페이서를 제거하는 단계와,③ 상기 제거 단계 후에, 제 1 도핑 구역과 다른 프로파일 특성으로 각각 도핑되는 도핑 기판 구역의 제 2 쌍을 제공하기 위하여 기판을 도핑하는 단계-상기에서 제 2 도핑 구역은 제 1 도핑 구역 중 하나의 대응 구역과 게이트 부재 사이에서 기판을 따라 각각 위치함-와,④ 제 2 도핑 구역을 형성한 후에, 제 2 쌍의 스페이서를 게이트 부재 주위에 형성하는 단계와, 그리고⑤ 상기 형성 단계 후에, 제 1 도핑 구역 중 적어도 하나 또는 게이트 부재에 실리사이드 접점을 제공하는 단계를 포함하는 방법.
- 제 8 항에 있어서,제 1 도핑 구역과 제 2 도핑 구역의 도펀트를 동시에 활성화하기 위하여 기판을 가열하는 단계-상기에서 제 1 도핑 구역과 제 2 도핑 구역은 동일한 전도성 타입임-를 더 포함하는 방법.
- 제 9 항에 있어서,제 2 스페이서 각각은 제 2 도핑 구역의 각각을 피복하고, 제 1 도핑 구역의 대응 구역을 지나 부분적으로 연장시키는 방법.
- 제 8 항에 있어서,게이트 부재는 전계효과 트랜지스터의 절연 게이트에 대응하고, 기판은 트랜지스터를 위해 제 2 도핑 구역 사이에 채널을 규정하며, 제 2 도핑 구역은 소스/드레인 연장부에 각각 대응하며, 상기 제공 단계는 제 1 도핑 구역 및 게이트 부재와 접촉하는 금속 층을 침착하는 단계와 기판, 게이트 부재 및 층을 가열하는 단계를 포함하는 방법.
- 제 8 항에 있어서,복수개의 능동 구역을 기판을 따라 규정하는 단계-상기에서 각각의 영역은 기판에서 다수의 샬로우 트렌치(shallow trench) 중 적어도 하나에 의해 서로 전기적으로 절연되고, 각각의 트렌치는 전기 절연성 재료로 적어도 부분적으로 충전됨-와, 그리고능동 영역 각각에 복수개의 절연 게이트 전계효과 트랜지스터 중 적어도 하나를 규정하는 단계를 더 포함하는 방법.
- 제 8 항에 있어서,상기 다른 프로파일 특성은 제 1 도핑 구역의 각각에 대해 도펀트의 다른 최대 농도 또는 도펀트의 다른 최대 깊이 중 적어도 하나를 포함하는 방법.
- ① 제 1 쌍의 도핑 기판 구역을 제공하기 위하여 집적회로 기판을 도핑하는 단계-상기에서 제 1 쌍의 스페이서를 갖는 트랜지스터 게이트 부재는 제 1 도핑 구역 사이의 기판으로부터 연장함-와,② 제 1 도핑 구역을 형성한 후에, 제 1 스페이서를 제거하는 단계와,③ 제 1 도핑 구역보다 얕은 프로파일로 각각 도핑되는 제 2 쌍의 도핑 기판 구역을 제공하기 위하여 상기 제거 단계 후에 기판을 도핑하는 단계-상기에서 각각의 제 2 도핑 구역은 제 1 도핑 구역의 대응 구역과 게이트 부재 사이에서 기판을 따라 위치함-와,④ 제 2 도핑 구역을 형성한 후에, 제 2 쌍의 스페이서를 게이트 부재 주위에 형성하는 단계와, 그리고⑤ 제 2 도핑 구역을 형성한 후에, 제 1 도핑 구역과 제 2 도핑 구역의 도펀트를 활성화하기 위하여 기판을 가열하는 단계를 포함하는 방법.
- 제 14 항에 있어서,상기 가열 단계는 약 30초 이하 동안 적어도 약 950℃의 온도로 급속 열 어닐링하는 것을 포함하는 방법.
- 제 14 항에 있어서,제 1 도핑 구역을 도핑하는 단계는 제 1 도펀트를 주입하는 단계를 포함하고, 제 2 도핑 구역을 도핑하는 단계는 제 2 도펀트를 주입하는 단계를 포함하며, 제 1 도펀트와 제 2 도펀트는 동일한 전도성 타입인 방법.
- 제 14 항에 있어서,제 1 도핑 구역은 제 2 도핑 구역보다 큰 도펀트 농도로 도핑하는 방법.
- 제 14 항에 있어서,제 2 스페이서는 제 2 도핑 구역의 각각을 각각 피복하고, 제 1 도핑 구역의 대응 구역을 지나 부분적으로 연장시키는 방법.
- 제 14 항에 있어서,게이트 부재는 전계효과 트랜지스터의 절연 게이트에 대응하고, 기판은 트랜지스터를 위해 제 2 도핑 구역 사이에 채널을 규정하며, 제 1 도핑 구역은 트랜지스터의 소스 또는 드레인에 각각 대응시키는 방법.
- 제 19 항에 있어서,복수개의 능동 구역을 기판을 따라 규정하는 단계-상기에서 각각의 영역은 기판에서 다수의 샬로우 트렌치 중 적어도 하나에 의해 서로 전기적으로 절연되고, 각각의 트렌치는 전기 절연성 재료로 적어도 부분적으로 충전됨-와, 그리고능동 영역 각각에 복수개의 절연 게이트 전계효과 트랜지스터 중 적어도 하나를 규정하는 단계를 더 포함하는 방법.
- ① 제 1 도펀트 주입을 집적회로 기판의 소스 구역과 드레인 구역 내로 실행하는 단계-상기에서 트랜지스터 게이트 부재는 소스와 드레인 구역 사이의 기판으로부터 연장하고, 제 1 쌍의 스페이서는 게이트 부재와 경계를 지으며, 제 1 스페이서 중 하나는 제 1 주입 중에 소스 구역과 게이트 부재 사이의 제 1 구역을 마스킹하고, 제 1 스페이서 중 다른 하나는 제 1 주입 중에 드레인 구역과 게이트 부재사이의 제 2 구역을 마스킹하며, 제 1 스페이서 각각은 테트라에틸오르소실리케이트(TEOS)로 구성됨-와,② 제 1 주입을 실행한 후에, 제 1 스페이서를 에칭하는 단계와,③ 상기 에칭 단계 후에, 소스와 드레인 구역에 주입한 것과 동일한 전도성 타입의 도펀트로 제 1 및 제 2 구역을 도핑하기 위하여 제 2 도펀트 주입을 실행하는 단계-상기에서 실행 단계는 제 1 구역에 제 1 소스/드레인 연장부와, 제 2 구역에 제 2 소스/드레인 연장부를 규정하는 것임-와, 그리고④ 제 2 쌍의 스페이서를 게이트 부재 주위에 형성하는 단계를 포함하는 방법.
- 제 21 항에 있어서,제 1 도펀트 주입을 실행하기 전에 기판과 게이트 부재 상에 TEOS 층을 침착하는 단계와, 층을 플라즈마 에칭하여 제 1 스페이서를 형성하는 단계를 더 포함하는 방법.
- 제 21 항에 있어서,상기 에칭 단계는 H2O 약 100에 HF 약 1의 비율로 된 혼합물로 실행하는 방법.
- 제 21 항에 있어서,기판은 상기 에칭에 노출된 절연성 재료로 적어도 부분적으로 각각 충전된 다수의 트렌치를 규정하고, 상기 에칭은 절연성 재료보다 더 빨리 제 1 스페이서를 제거하는데, 트렌치 사이의 기판을 따라 복수개의 능동 영역을 규정하는 단계와, 능동 영역의 각각에 적어도 하나의 절연 게이트 전계효과 트랜지스터를 규정하는 단계를 더 포함하는 방법.
- 제 21 항에 있어서,제 2 스페이서의 형성 후에, 각각의 제 2 스페이서는 게이트 부재의 노출된 실리콘 표면 아래에 위치한 하향 경사진 세그먼트를 포함하는 방법.
- 제 21 항에 있어서,제 1 도펀트 주입은 제 1 최대 깊이를 가지고, 제 2 도펀트 주입은 제 1 최대 깊이보다 작은 제 2 최대 깊이를 갖는 방법.
- 제 26 항에 있어서,상기 형성 단계 후에, 소스 구역, 드레인 구역 또는 게이트 부재 중 적어도 하나에 실리사이드 접점을 제공하는 단계를 더 포함하는 방법.
- ① 집적회로 기판에 그로부터 연장하는 트랜지스터 게이트 부재를 제공하는 단계-상기에서 게이트 부재는 제 1 쌍의 스페이서에 의해 경계를 이룸-와,② 기판을 도핑하여 제 1 쌍의 도핑 기판 구역을 제공하는 단계와,③ 제 1 도핑 구역을 제공한 후에, 제 1 스페이서를 제거하는 단계와,④ 상기 제거 단계 후에, 기판을 도핑하여 제 2 쌍의 도핑 기판 구역을 제공하는 단계-상기에서 제 2 도핑 구역은 제 1 도핑 구역의 대응 구역과 게이트 부재 사이의 기판을 따라 각각 위치함-와, 그리고⑤ 제 2 도핑 구역의 대응 구역 상의 게이트 부재의 측벽으로부터 기판을 따라 각각 연장하는 제 2 쌍의 스페이서를 형성하는 단계-상기에서 제 2 스페이서 각각은 형성 단계 후에 게이트 부재의 표면 아래에 위치한 하향 경사진 표면을 포함하고, 또 제 1 도핑 구역의 대응 구역을 지나 적어도 부분적으로 연장하도록 제 1 스페이서의 대응 스페이서보다 더 넓음-를 포함하는 방법.
- 제 28 항에 있어서,상기 형성 단계는 제 2 도핑 구역을 제공한 후에 기판과 게이트 부재 상에 절연 층을 침착하는 단계와, 층을 플라즈마 에칭하여 제 2 쌍의 스페이서를 형성하는 단계를 포함하는 방법.
- 제 28 항에 있어서,제 2 스페이서는 각각 경사진 표면을 규정하는 둥근 견부(shoulder)를 포함하는 방법.
- 제 28 항에 있어서,제 1 도핑 구역은 제 1 최대 깊이를 가지고, 제 2 도핑 구역은 제 1 도핑 구역보다 작은 제 2 최대 깊이를 갖는 방법.
- 제 31 항에 있어서,제 2 스페이서는 졀연성 재료로 형성하며, 상기 형성 후에 강도핑 구역 중 적어도 하나 또는 게이트 부재에 실리사이드 접점을 제공하는 단계를 더 포함하는방법.
- 제 31 항에 있어서,제 1 스페이서를 테트라에틸오르소실리케이트로 형성하는 단계를 더 포함하는 방법.
- 제 28 항에 있어서,제 1 도핑 구역과 제 2 도핑 구역은 각각 동일한 전도성 타입의 도펀트의 주입에 의해 도핑하는 방법.
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