JPH0423439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0423439A JPH0423439A JP12953590A JP12953590A JPH0423439A JP H0423439 A JPH0423439 A JP H0423439A JP 12953590 A JP12953590 A JP 12953590A JP 12953590 A JP12953590 A JP 12953590A JP H0423439 A JPH0423439 A JP H0423439A
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- gate electrode
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｌ Ｄ Ｄ （ｌｉｇｈｌｔｙ ｄｏｐｅｄ ｄｒａｉ
ｎ ）構造を有するＭＯ３形半導体装置の製造方法に関
し、ゲート電極近傍の基板上において欠陥を生じること
なく、又、膜の性質を変化させることなく熱処理を行な
うことを目的とし、 半導体基板上にゲート酸化膜及びゲート電極を形成する
工程と、ＣＶＤを用いて全面に酸化膜を形成し、その後
でゲート電極及びゲート酸化膜の両側にのみ該酸化膜を
残してゲート側壁部とする工程と、高濃度イオン注入を
行なって高濃度領域を形成する工程と、ゲート側壁部を
除去し、その後で低濃度イオン注入を行なって低濃度領
域を形成する工程と、高温アニールを行なって高濃度領
域及び低濃度領域を活性化する工程とを含む。
ｎ ）構造を有するＭＯ３形半導体装置の製造方法に関
し、ゲート電極近傍の基板上において欠陥を生じること
なく、又、膜の性質を変化させることなく熱処理を行な
うことを目的とし、 半導体基板上にゲート酸化膜及びゲート電極を形成する
工程と、ＣＶＤを用いて全面に酸化膜を形成し、その後
でゲート電極及びゲート酸化膜の両側にのみ該酸化膜を
残してゲート側壁部とする工程と、高濃度イオン注入を
行なって高濃度領域を形成する工程と、ゲート側壁部を
除去し、その後で低濃度イオン注入を行なって低濃度領
域を形成する工程と、高温アニールを行なって高濃度領
域及び低濃度領域を活性化する工程とを含む。
本発明は、ＬＤＤ構造を有するＭＯ３形半導体装置の製
造方法に関する。
造方法に関する。
近年のＭＯ３形半導体装置においては、ゲート電極近傍
に発生する電界集中を低濃度拡散層（ドレインの一部）
の部分て緩和するＬＤＤ構造の電界効果トランジスタが
多く用いられている。このようなＬＤＤ構造の半導体装
置は、低濃度拡散層及び高濃度拡散層を有しその構造は
比較的複雑であり、その製造方法も多くの工程を要する
。そこで、このような工程において、例えば酸化膜を形
成する際の熱処理や活性化のための熱処理等の場合に欠
陥を生じることなく、又、膜の性質を変化させることな
くこれらの処理を行なう必要かある。
に発生する電界集中を低濃度拡散層（ドレインの一部）
の部分て緩和するＬＤＤ構造の電界効果トランジスタが
多く用いられている。このようなＬＤＤ構造の半導体装
置は、低濃度拡散層及び高濃度拡散層を有しその構造は
比較的複雑であり、その製造方法も多くの工程を要する
。そこで、このような工程において、例えば酸化膜を形
成する際の熱処理や活性化のための熱処理等の場合に欠
陥を生じることなく、又、膜の性質を変化させることな
くこれらの処理を行なう必要かある。
第３図は従来の一例の製造工程図を示す。同図（Ａ）に
おいて、シリコン基板１上に酸化シリコンのゲート酸化
膜２及び多結晶シリコンのゲート電極３を形成し、次に
ゲート電極３をマスクにして低濃度イオン注入を行なっ
て同図（Ｂ）に示す低濃度領域４を形成する。次に表面
に酸化シリコン膜を形成し、異方性エツチングを行なっ
て同図（Ｃ）に示すようなゲート側壁部５を形成し、次
にゲート電極３及びゲート側壁部５をマスクにして高濃
度イオン注入を行なって同図（Ｄ）に示す高濃度領域６
を形成する。続いて低濃度領域４及び高濃度領域６を８
００°Ｃのアニールによって活性化し、同図（Ｅ）に示
すＬ Ｄ Ｄ構造の半導体装置を得る。なお、低濃度領
域４の活性化は同図（Ｂ）に示す工程で行なうこともあ
る。
おいて、シリコン基板１上に酸化シリコンのゲート酸化
膜２及び多結晶シリコンのゲート電極３を形成し、次に
ゲート電極３をマスクにして低濃度イオン注入を行なっ
て同図（Ｂ）に示す低濃度領域４を形成する。次に表面
に酸化シリコン膜を形成し、異方性エツチングを行なっ
て同図（Ｃ）に示すようなゲート側壁部５を形成し、次
にゲート電極３及びゲート側壁部５をマスクにして高濃
度イオン注入を行なって同図（Ｄ）に示す高濃度領域６
を形成する。続いて低濃度領域４及び高濃度領域６を８
００°Ｃのアニールによって活性化し、同図（Ｅ）に示
すＬ Ｄ Ｄ構造の半導体装置を得る。なお、低濃度領
域４の活性化は同図（Ｂ）に示す工程で行なうこともあ
る。
第４図は従来の他の例の製造工程図を示す。同図（Ａ）
において、Ｐ形シリコン基板ＩＯ上に酸化シリコン膜１
１ａ及び多結晶シリコン膜１２ａを形成し、次に表面に
窒化膜を形成してパターニングし、同図（Ｂ）に示すよ
うに窒化膜１３をマスクにしてフォトエツチングにより
ゲート電極１２及びゲート酸化膜１１を形成する。次に
同図（Ｃ）において、窒化膜１３をマスクにして熱処理
を行ない、ゲート電極１２の両側に酸化シリコンのゲー
ト側壁部１４を形成する。この熱処理は、９００°Ｃ以
上の高温を必要とする。次に同図（Ｄ）において、窒化
膜１３及びゲート側壁部１４をマスクにしてヒ素等の不
純物をイオン注入し、高濃度領域１５を形成する。次に
窒化膜１３及びゲート側壁部１４を同図（Ｅ）に示すよ
うにウェット処理で除去し、次に同図（Ｆ）に示すよう
にリン等の不純物をイオン注入し、低濃度領域１６を形
成し、続いて低濃度領域１６及び高濃度領域１５を８０
０°Ｃのアニールよって活性化する。
において、Ｐ形シリコン基板ＩＯ上に酸化シリコン膜１
１ａ及び多結晶シリコン膜１２ａを形成し、次に表面に
窒化膜を形成してパターニングし、同図（Ｂ）に示すよ
うに窒化膜１３をマスクにしてフォトエツチングにより
ゲート電極１２及びゲート酸化膜１１を形成する。次に
同図（Ｃ）において、窒化膜１３をマスクにして熱処理
を行ない、ゲート電極１２の両側に酸化シリコンのゲー
ト側壁部１４を形成する。この熱処理は、９００°Ｃ以
上の高温を必要とする。次に同図（Ｄ）において、窒化
膜１３及びゲート側壁部１４をマスクにしてヒ素等の不
純物をイオン注入し、高濃度領域１５を形成する。次に
窒化膜１３及びゲート側壁部１４を同図（Ｅ）に示すよ
うにウェット処理で除去し、次に同図（Ｆ）に示すよう
にリン等の不純物をイオン注入し、低濃度領域１６を形
成し、続いて低濃度領域１６及び高濃度領域１５を８０
０°Ｃのアニールよって活性化する。
第３図に示す従来例は、少なくとも高濃度領域６のアニ
ールによる活性化を、同図（Ｅ）に示すようにゲート側
壁部５が形成されるている状態で行なう。この場合、一
般に、ゲート側壁部５（酸化シリコン）とシリコン基板
１との膨張係数が異なるため、アニールの際の熱処理に
よってゲート側壁部５のエツジとシリコン基板Ｉとの接
点にストレスが集中し、これにより、第３図（Ｅ）に示
すような欠陥７を生じ、歩留りが低下する問題点があっ
た。又、第３図（Ｃ）においてゲート側壁部５を形成す
る際に４００°Ｃ以上の熱工程を必要とするため、同図
（Ｂ）において形成された低濃度領域４が熱拡散してし
まい、同図（Ｂ）の工程におけるイオン注入の条件を考
慮しなければならない問題点かあった。
ールによる活性化を、同図（Ｅ）に示すようにゲート側
壁部５が形成されるている状態で行なう。この場合、一
般に、ゲート側壁部５（酸化シリコン）とシリコン基板
１との膨張係数が異なるため、アニールの際の熱処理に
よってゲート側壁部５のエツジとシリコン基板Ｉとの接
点にストレスが集中し、これにより、第３図（Ｅ）に示
すような欠陥７を生じ、歩留りが低下する問題点があっ
た。又、第３図（Ｃ）においてゲート側壁部５を形成す
る際に４００°Ｃ以上の熱工程を必要とするため、同図
（Ｂ）において形成された低濃度領域４が熱拡散してし
まい、同図（Ｂ）の工程におけるイオン注入の条件を考
慮しなければならない問題点かあった。
一方、第４図に示す従来例は、ゲート側壁部１４を除去
した同図（Ｆ）に示す工程においてアニールを行なって
いるため、第３図に示す従来例におけるような欠陥の問
題は生じない。然るにこのものは、第４図（Ｃ）におい
て９００°Ｃ以上の熱酸化によってゲート側壁部１４（
酸化シリコン）を形成しているため、熱酸化は一般に長
時間を必要とするところから製造時間が長（なり、又、
９００°Ｃ以上必要であるので特にゲート酸化膜１１の
膜質を変化させる等の悪影響を及ぼす問題点があった。
した同図（Ｆ）に示す工程においてアニールを行なって
いるため、第３図に示す従来例におけるような欠陥の問
題は生じない。然るにこのものは、第４図（Ｃ）におい
て９００°Ｃ以上の熱酸化によってゲート側壁部１４（
酸化シリコン）を形成しているため、熱酸化は一般に長
時間を必要とするところから製造時間が長（なり、又、
９００°Ｃ以上必要であるので特にゲート酸化膜１１の
膜質を変化させる等の悪影響を及ぼす問題点があった。
更に、ゲート電極を多結晶シリコンとタングステンシリ
サイドとの２層構造（ポリサイド）として考えた場合、
第４図（Ｃ）に示すような熱酸化によってゲート側壁部
１４を形成するものでは、一般に酸化シリコンのゲート
側壁部と夕ングステンシリサイドのゲート側壁部とでは
酸化ルート異なる。このため、第４図に示す従来例は、
ポリサイド構造を考えた場合にタングステンシリサイド
の両側にゲート側壁部を一様に形成することかできず、
酸化膜除去後のイオン注入を行なう際に側壁を平坦に出
来ないという問題点かあった。
サイドとの２層構造（ポリサイド）として考えた場合、
第４図（Ｃ）に示すような熱酸化によってゲート側壁部
１４を形成するものでは、一般に酸化シリコンのゲート
側壁部と夕ングステンシリサイドのゲート側壁部とでは
酸化ルート異なる。このため、第４図に示す従来例は、
ポリサイド構造を考えた場合にタングステンシリサイド
の両側にゲート側壁部を一様に形成することかできず、
酸化膜除去後のイオン注入を行なう際に側壁を平坦に出
来ないという問題点かあった。
又更に、ゲート側壁部１４を熱酸化で形成しているので
、ウェット処理で除去する場合にオーバエツチングをか
けなければその表面が平坦にならず、このオーバエツチ
ングのためにゲート酸化膜１１に悪影響を及ぼす問題点
かあった。
、ウェット処理で除去する場合にオーバエツチングをか
けなければその表面が平坦にならず、このオーバエツチ
ングのためにゲート酸化膜１１に悪影響を及ぼす問題点
かあった。
本発明は、ゲート電極近傍の基板上において欠陥を生じ
ることがなく、又、膜の性質を変化させることなく熱処
理を行なうことができる半導体装置の製造方法を提供す
ることを目的とする。
ることがなく、又、膜の性質を変化させることなく熱処
理を行なうことができる半導体装置の製造方法を提供す
ることを目的とする。
第１図は本発明の原理図を示す。上記問題点は、第１図
（Ａ）〜（Ｄ）にその製造工程を示す如く、半導体基板
３０」二にゲート酸化膜３１及びゲ−面に酸化膜を形成
し、その後で上記ゲート電極３２及びゲート酸化膜３１
の両側にのみ該酸化膜を残してゲート側壁部３３とする
工程と、高濃度イオン注入を行なって高濃度領域３４を
形成する工程と、ゲート側壁部３３を除去し、その後で
低濃度イオン注入を行なって低濃度領域３５を形成する
工程と、高温アニールを行なって高濃度領域３４及び低
濃度領域３５を活性化する工程とを含むことを特徴とす
る半導体装置の製造方法によって解決される。
（Ａ）〜（Ｄ）にその製造工程を示す如く、半導体基板
３０」二にゲート酸化膜３１及びゲ−面に酸化膜を形成
し、その後で上記ゲート電極３２及びゲート酸化膜３１
の両側にのみ該酸化膜を残してゲート側壁部３３とする
工程と、高濃度イオン注入を行なって高濃度領域３４を
形成する工程と、ゲート側壁部３３を除去し、その後で
低濃度イオン注入を行なって低濃度領域３５を形成する
工程と、高温アニールを行なって高濃度領域３４及び低
濃度領域３５を活性化する工程とを含むことを特徴とす
る半導体装置の製造方法によって解決される。
本発明ては、ゲート側壁部（３３）を除去した後で活性
化のためのアニールを行なうので、ゲート側壁部か存在
する状態でアニールを行なう従来例のようにゲート側壁
部のエツジにおいてストレス集中がなく、ゲート電極（
３２）近傍の半導体基板３０において欠陥を生じること
はない。又、ゲート側壁部（３３）をＣＶＤにて形成し
ているため、グー１〜電極を熱酸化してゲート側壁部を
形成していた従来例のような高温を必要とせず、これに
より、ゲート酸化膜の膜質に悪影響を及はすことはない
。又、処理時間も熱酸化処理に比して短くて済み、しか
も熱酸化処理とは異なってポリサイド構造のシリサイド
の両側にゲート側壁部を形成できる。
化のためのアニールを行なうので、ゲート側壁部か存在
する状態でアニールを行なう従来例のようにゲート側壁
部のエツジにおいてストレス集中がなく、ゲート電極（
３２）近傍の半導体基板３０において欠陥を生じること
はない。又、ゲート側壁部（３３）をＣＶＤにて形成し
ているため、グー１〜電極を熱酸化してゲート側壁部を
形成していた従来例のような高温を必要とせず、これに
より、ゲート酸化膜の膜質に悪影響を及はすことはない
。又、処理時間も熱酸化処理に比して短くて済み、しか
も熱酸化処理とは異なってポリサイド構造のシリサイド
の両側にゲート側壁部を形成できる。
第２図は本発明の一実施例の製造工程図を示す。
同図（Ａ）において、シリコン基板２０上に酸化シリコ
ンのゲート酸化膜２１及び多結晶シリコンのゲート電極
２２を形成する。次に同図（Ｂ）において、ＣＶＤ （
ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
：化学気相成長法）にて全面に４００°Ｃで２００人
〜６００人の厚さの酸化シリコン膜２３ａを形成する。
ンのゲート酸化膜２１及び多結晶シリコンのゲート電極
２２を形成する。次に同図（Ｂ）において、ＣＶＤ （
ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
：化学気相成長法）にて全面に４００°Ｃで２００人
〜６００人の厚さの酸化シリコン膜２３ａを形成する。
この場合、一般に、ＣＶＤによって酸化膜を形成するに
は４００°Ｃ〜５００°Ｃの温度てよく、第４図（Ｃ）
に示す従来例に比して低温であり、これにより、ゲート
酸化膜２１の膜質に悪影響を及はすことはない。又、処
理時間も第４図（Ｃ）に示す従来例に比して短くて済み
、しかも第４図（Ｃ）に示す従来例のように熱酸化では
なく ＣＶＤによって酸化シリコン（ゲート側壁部）を
形成しているので、前述のようなポリサイド構造のシリ
サイド両側にもゲート側壁部を形成することができる。
は４００°Ｃ〜５００°Ｃの温度てよく、第４図（Ｃ）
に示す従来例に比して低温であり、これにより、ゲート
酸化膜２１の膜質に悪影響を及はすことはない。又、処
理時間も第４図（Ｃ）に示す従来例に比して短くて済み
、しかも第４図（Ｃ）に示す従来例のように熱酸化では
なく ＣＶＤによって酸化シリコン（ゲート側壁部）を
形成しているので、前述のようなポリサイド構造のシリ
サイド両側にもゲート側壁部を形成することができる。
次に同図（Ｃ）において、異方性エツチングによって
側壁の酸化膜のみ残して（ゲート側壁部 ２３）その他
の酸化膜２３ａを除去する。続いて同図（Ｄ）において
、ゲート電極２２及びゲート側壁部２３をマスクとして
高濃度（ＩＸ１０１４〜ｌＸｌ０”）のヒ素イオンをイ
オン注入して高濃度領域２４を形成し、次にゲート側壁
部２３を同図 （Ｅ）に示すようにフッ酸を用いたウェ
ット処理で除去する。次に同図（Ｆ）に示すようにゲー
ト電極２２をマスクとして低濃度（ｌ× ＩＯ′３〜
Ｉ Ｘ １０１４）のリンイオンをイオン注入して低濃
度領域２５を形成し、続いて低濃度領域２５及び高濃度
領域２４を例えば８００°Ｃのアニールによって活性化
して同図（Ｇ）に示すＬＤＤ槽構造半導体装置を得る。
側壁の酸化膜のみ残して（ゲート側壁部 ２３）その他
の酸化膜２３ａを除去する。続いて同図（Ｄ）において
、ゲート電極２２及びゲート側壁部２３をマスクとして
高濃度（ＩＸ１０１４〜ｌＸｌ０”）のヒ素イオンをイ
オン注入して高濃度領域２４を形成し、次にゲート側壁
部２３を同図 （Ｅ）に示すようにフッ酸を用いたウェ
ット処理で除去する。次に同図（Ｆ）に示すようにゲー
ト電極２２をマスクとして低濃度（ｌ× ＩＯ′３〜
Ｉ Ｘ １０１４）のリンイオンをイオン注入して低濃
度領域２５を形成し、続いて低濃度領域２５及び高濃度
領域２４を例えば８００°Ｃのアニールによって活性化
して同図（Ｇ）に示すＬＤＤ槽構造半導体装置を得る。
この場合、アニルはゲート側壁部２３を除去した後で行
なっているので、第３図 （Ｅ）に示す従来例のような
欠陥７を生じることはなく、従来例に比して歩留りを向
上できる。
なっているので、第３図 （Ｅ）に示す従来例のような
欠陥７を生じることはなく、従来例に比して歩留りを向
上できる。
以上説明した如く、本発明によれば、ゲート側壁部を除
去してから活性化のためのアニールを行なっているので
、基板に欠陥を生じることはなく、歩留りを向上できる
。又、ゲート側壁部をＣＶＤにて形成しているのて熱酸
化処理に比して低温で済み、このためにゲート酸化膜の
膜質に悪影響を及ぼすことはなく、しかも処理時間が短
くて済み、更に、ポリサイド構造のものにも適用できる
。
去してから活性化のためのアニールを行なっているので
、基板に欠陥を生じることはなく、歩留りを向上できる
。又、ゲート側壁部をＣＶＤにて形成しているのて熱酸
化処理に比して低温で済み、このためにゲート酸化膜の
膜質に悪影響を及ぼすことはなく、しかも処理時間が短
くて済み、更に、ポリサイド構造のものにも適用できる
。
第１図は本発明の原理図、
第２図は本発明の一実施例の製造工程図、第３図は従来
の一例の製造工程図、 第４図は従来の他の例の製造工程図である。 図において、 ２０はシリコン基板、 ２１．３１はゲート酸化膜、 ２２．３２はゲート電極、 ２３はゲート側壁部、 ２３ａは酸化シリコン膜、 ２４．３４は高濃度領域、 ２５．３５は低濃度領域、 ３０は半導体基板 を示す。
の一例の製造工程図、 第４図は従来の他の例の製造工程図である。 図において、 ２０はシリコン基板、 ２１．３１はゲート酸化膜、 ２２．３２はゲート電極、 ２３はゲート側壁部、 ２３ａは酸化シリコン膜、 ２４．３４は高濃度領域、 ２５．３５は低濃度領域、 ３０は半導体基板 を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板（３０）上にゲート酸化膜（３１）及びゲ
ート電極（３２）を形成する工程と、上記ゲート電極（
３２）及びゲート酸化膜 （３１）の両側に酸化膜を成形してゲート側壁部（３３
）を形成する工程と、 高濃度イオン注入を行なって高濃度領域 （３４）を形成する工程と、 上記ゲート側壁部（３３）を除去し、その後で低濃度イ
オン注入を行なって低濃度領域（３５）を形成する工程
と、 高温アニールを行なって上記高濃度領域 （３４）及び低濃度領域（３５）を活性化する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12953590A JPH0423439A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12953590A JPH0423439A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423439A true JPH0423439A (ja) | 1992-01-27 |
Family
ID=15011924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12953590A Pending JPH0423439A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067301A3 (en) * | 1999-05-03 | 2001-07-05 | Koninkl Philips Electronics Nv | Method of making shallow junction semiconductor devices |
| US8088666B2 (en) | 2001-11-26 | 2012-01-03 | Fujitsu Semiconductor Limited | Semiconductor device manufacture method including process of implanting impurity into gate electrode independently from source/drain and semiconductor device manufactured by the method |
-
1990
- 1990-05-18 JP JP12953590A patent/JPH0423439A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067301A3 (en) * | 1999-05-03 | 2001-07-05 | Koninkl Philips Electronics Nv | Method of making shallow junction semiconductor devices |
| US6309937B1 (en) | 1999-05-03 | 2001-10-30 | Vlsi Technology, Inc. | Method of making shallow junction semiconductor devices |
| US8088666B2 (en) | 2001-11-26 | 2012-01-03 | Fujitsu Semiconductor Limited | Semiconductor device manufacture method including process of implanting impurity into gate electrode independently from source/drain and semiconductor device manufactured by the method |
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