JP2008071914A

JP2008071914A - 半導体装置及びその製造方法

Info

Publication number: JP2008071914A
Application number: JP2006248814A
Authority: JP
Inventors: Yoichi Yoshida; 洋一吉田; Atsushi Ishinaga; 篤石長
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-09-14
Filing date: 2006-09-14
Publication date: 2008-03-27

Abstract

【課題】組成バラツキや接合リークが発生しにくいＦＵＳＩ電極構造を有する半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板300に、HDP-NSG301を形成し、ゲート絶縁膜302とポリシリコン膜303とハードマスク膜とを形成し電極形状にパターニングし、イオン注入し、ポリシリコン膜303とハードマスク膜の側面にサイドウォール（306，307）を形成し、シリコン基板300にさらにイオン注入し、ハードマスク膜304を除去し、ポリシリコン膜303の上面の端部に当該ポリシリコン膜303の形状を規整するためのストッパ312を形成する（図中の(a)までの工程）。その後に、ポリシリコン膜303上にニッケル金属膜314を形成し、熱処理を施すことにより、シリサイド化されたゲート電極315を形成する（図中の(b)〜(d)の工程）。シリサイド化反応の際の膨張がストッパ312によって抑制されるので、接合リークの発生を防止することが可能となる。
【選択図】図５

Description

本発明は、ＬＳＩなどの半導体装置及びその製造方法に関するものである。

近年、次世代半導体プロセスとしてフルシリサイド(Fully Silicided；ＦＵＳＩ)電極構造を形成するプロセスが注目されている。
ＦＵＳＩ電極構造を形成する従来の方法について説明する。まず、図６(ａ)に示すように、(１００)主面のシリコン基板１００に、図示しない絶縁分離領域を形成し、不純物を注入した後、絶縁酸化膜１０１を形成し、ポリシリコン膜１０２、ハードマスク酸化膜１０３を堆積成長させ、ゲート写真製版技術によりアッシングを行って電極形状とし、洗浄し、不純物を注入してソース，ドレイン領域１０４を形成する。

次に、図６(ｂ)に示すように、サイドウォール酸化膜及びサイドウォール窒化膜を堆積成長させ、エッチバックすることにより、サイドウォール１０５を形成する。
次に、図６(ｃ)に示すように、ライナー窒化膜１０６及びＮＳＧ膜１０７を堆積成長させ、図７(ａ)に示すように、ＮＳＧ膜１０７をエッチバックして電極部分のライナー窒化膜１０６を露出させ、この電極部分のライナー窒化膜１０６を除去して、ハードマスク酸化膜１０３を露出させる。

次に、図７(ｂ)に示すように、ハードマスク酸化膜１０３を除去し、ニッケル金属膜１０８をスパッタリングによって蒸着させ、図７(ｃ)に示すように、熱処理によってシリサイド化された電極１０９を形成し、未反応のニッケル金属膜１０８を選択除去して、ＦＵＳＩ電極構造を形成する。

しかしこのようなＦＵＳＩ電極構造および方法では、シリサイド化熱処理の際に、図７(ｃ)に示すように、幅狭パターンの電極１０９ａでは元のポリシリコン膜１０２が完全にシリサイド化されてフルシリサイド電極となるが、幅広パターンの電極１０９ｂではポリシリコン膜１０２ａの中心底部までシリサイド化反応が到達せず、未反応ポリシリコン１０２が残る。

これは、シリサイド化反応でニッケルがポリシリコン膜１０２内に拡散する際に、狭幅パターンの電極１０９ａでは、その電極サイズに比して電極上およびその周辺のニッケルの量が十分であるため内部に拡散が行き届くのに対し、幅広パターンの電極１０９ｂでは、その電極サイズに比して電極上およびその周辺のニッケルの量が不十分であり、中心底部へは拡散が行き届かないためと思われる。非特許文献１では、ＦＵＳＩゲート電極の組成バラツキの線幅依存性が指摘されており、ゲート幅が１００nmを超える電極のニッケルシリサイド組成のバラツキが報告されている。

一方、シリサイド化反応で体積膨張が起こって接合リーク等が発生する恐れもある。非特許文献２では、シリサイド化した電極がトランジスタ領域外まではみ出し、接合リークが発生することが指摘されている。かかる現象はデバイスとして致命的な欠陥となる。
キットル等（Kittl et. al.）, Microelectronic Engineering,82,441〜448 (2005) ロウワーズ等（Lauwers et al.）, IEDM Tech.Dig. 27. 7 (2005)

上述したように、従来のＦＵＳＩゲート電極構造では、線幅に依存する組成バラツキが発生したり、体積膨張による接合リークが発生する恐れがある。
本発明は上記問題に鑑み、組成バラツキや接合リークが発生しにくい電極構造を有する半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板に絶縁性素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜とポリシリコン膜とハードマスク膜とを形成し、これらの膜を電極形状にパターニングする工程と、前記半導体基板にイオン注入する工程と、前記ポリシリコン膜および前記ハードマスク膜の側面にサイドウォールを形成する工程と、前記半導体基板にさらにイオン注入する工程と、前記ハードマスク膜を除去し、前記ポリシリコン膜の上面の端部に当該ポリシリコン膜の形状を規整するためのストッパを形成する工程と、前記ストッパが形成されたポリシリコン膜上に金属膜を形成し、熱処理を施すことにより、シリサイド化された電極を形成する工程とを含むことを特徴とする。これにより、ストッパが熱処理によってシリサイド化反応を起こすときの膨張を抑制し、接合リークの発生を防止することが可能となる。

前記ストッパを形成する工程では、前記ハードマスク膜を除去した後の前記ポリシリコン膜の上面に再びハードマスク膜を形成し、このハードマスク膜をエッチバックしてその一部を前記ストッパとして残すことを特徴とする。ハードマスク膜を一度完全に除去し、その後に再度同種のハードマスク膜を形成しエッチバックを行うと、そのハードマスク酸化膜が前記ポリシリコン膜の端部にサイドウォール状に残り、ストッパを形成することができる。前記ストッパは、高さ４０−８０nm、幅１０−２０nmとなるように形成することができる。

前記電極を形成する工程では、線幅の大きい前記ポリシリコン膜の中央部をエッチバックし、その後に前記金属膜を形成することができる。ポリシリコン膜の厚みを小さくすることで未反応部分が残るのを防止することが可能となり、組成バラツキの発生を防止できる。前記ポリシリコン膜のエッチバック後の膜厚を４０−６０nmとし、前記金属膜としてニッケル膜を膜厚５−１５nmにて形成することができる。

前記電極を形成する工程では、前記熱処理を、反応温度を４００−６００℃とする急速加熱プロセスを２ステップ以上に分けて行うことができる。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成された電極が、シリサイド化されてなり、電極形状を規整するストッパを内部側方に有していることを特徴とする。

前記電極の両側面にサイドウォールを有していることを特徴とする。前記サイドウォールはシリコン酸化膜とシリコン窒化膜とからなることを特徴とする。
前記ゲート絶縁膜の膜厚は２−５nmであり、前記電極の厚さは１５０−２００nmであることを特徴とする。前記ストッパは、幅１０−４０nm、高さ４０−８０nmであって、他面にファセットを有することを特徴とする。前記電極はフルシリサイド化されていることを特徴とする。

以上のように本発明によれば、ゲート電極となるポリシリコン膜上のハードマスク酸化膜を一度完全に除去し、その後に同種のハードマスク酸化膜を再度堆積し再度エッチバックしたときに、そのハードマスク酸化膜がゲート電極上の端部にサイドウォール状に残る構造をストッパとして利用して、シリサイド化反応を起こすときの膨張を規整するようにしたので、接合リークの発生を防止することが可能となる。線幅の大きいポリシリコン膜については、エッチバックしてから金属膜を形成しシリサイド化させることで、未反応部分が残るのを防止することができ、組成バラツキの発生を防止できる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の一実施形態に係る半導体装置の電極部分の構造を示す断面図である。図中の３００は(１００)主面のシリコン基板、３０２はシリコン基板３００上に形成されたゲート絶縁膜、３０１はシリコン基板３００に形成されたＨＤＰ−ＮＳＧ（High-density-plasma-non-dope-silicate-glass）（絶縁性素子分離領域）、３０６はサイドウォール酸化膜、３０７はサイドウォール窒化膜、３０８はソースドレイン領域、３０９はライナー窒化膜、３１０はＳＡ−ＮＳＧ（Self-align-silicided-non-dope-silicate-glass）膜、３１２はハードマスク酸化膜、３１５はフルシリサイド化したゲート電極である。

上記の半導体装置の製造方法を図２〜図５に基づいて説明する。
まず、図２(ａ)に示すように、(１００)主面のシリコン基板３００に、素子分離となるＨＤＰ−ＮＳＧ３０１を埋め込み形成する。
次に、図２(ｂ)に示す工程において、図示を省略するが、Ｎウェル形成箇所以外をマスクし、Ｎchウェル形成用のリン注入をエネルギー２５０〜６００keV注入量１〜５×１０¹³cm^-2、及びヒ素注入をエネルギー５０〜１００keV、注入量１〜５×１０¹¹cm^-2にて行う。そして、Ｐウェル形成箇所以外をマスクし、Pchウェル形成用のボロン注入をエネルギー１０〜３００keV、注入量１×１０¹¹cm^-2〜１×１０¹⁴cm^-2にて行い、注入後アニール（温度７００〜９００℃）を行う。

次に、酸素ラジカル酸化炉等でゲート酸化処理（温度１０００〜１１００℃）することでゲート酸化膜３０２を２〜５nm形成し、次にポリシリコン膜３０３の堆積成長（温度６００〜８００℃）を１００〜１５０nm行い、次にＴＥＯＳなどのハードマスク酸化膜３０４の堆積成長（温度６００〜７００℃）を３０〜８０nm行う。そして、ハードマスク酸化膜３０４及びポリシリコン膜３０３を電極形状にパターニングするドライエッチング（温度２００〜４００℃）を好ましくは走査顕微鏡等で形状確認しつつ行う。

次に、図２（ｃ）に示すようにＬＤＤ注入領域以外をマスクし、Ｐch ＬＤＤ領域に、Ｐch浅接合形成用のヒ素注入をエネルギー３〜１０keV、注入量１〜３×１０¹⁴cm^-2、及びボロン注入をエネルギー１０〜１５keV、注入量１×１０¹²cm^-2〜１×１０¹³cm^-2等にて行い、注入後アニール（温度８００〜１０００℃）行い、浅接合用不純物注入領域３０５を形成する。

次に、図３（ａ）に示すように、サイドウォール酸化膜３０６及びサイドウォール窒化膜３０７の成長（ともに温度５００〜７００℃）をそれぞれの膜厚が５〜１５nm及び４０〜６０nmとなるように行い、サイドウォールエッチング（温度２００〜４００℃）をサイドウォール幅が４０〜６０nmとなるように行う。

次に、Ｐソースドレイン形成箇所以外をマスクし、Ｐchソースドレイン形成用のボロン注入をエネルギー２〜２０keV、注入量５×１０¹²cm^-2〜１×１０¹⁵cm^-2等にて行う。そして、Ｎソースドレイン形成箇所以外をマスクし、Ｎchソースドレイン形成用のヒ素注入をエネルギー１×１０¹⁴cm^-2〜１×１０^-16cm^-2、及びリン注入を１×１０¹²cm^-2〜１×１０¹⁴cm^-2等にて行い、ソースドレイン領域３０８を形成する。

次に、図３(ｂ)に示す工程において、ウエハ全面にニッケルを用いて狙い成長膜厚８〜１５nmとした金属スパッタを行い、熱処理（温度２００〜５００℃）することにより、シリコンとニッケルとの接触部分でシリサイド化反応を起こし、形成されたシリサイドに選択的なウェットエッチングを行う。このエッチングはたとえば、バッチ式ウェットエッチング装置にてＨＰＭ及びＡＰＭ系洗浄液で処理するもので、シリサイド化された部分を選択的に残し、未反応ニッケル金属を除去することができる。ウェットエッチング終了後に、ライナー窒化膜３０９の成長（温度５５０〜６５０℃）を膜厚５〜２５nmとなるように行う。

図３(ｃ)に示す工程において、層間膜ＳＡ−ＮＳＧ３１０を３００〜４００nm成長（温度４００〜６００℃）させ、次にＣＦ系ガスにてドライエッチングすることにより、層間膜ＳＡ−ＮＳＧ３１０がソースドレイン領域上のライナー窒化膜３０９の上に７０〜１００nm残留し、かつこの層間膜ＳＡ−ＮＳＧ３１０からゲート上部が高さ４０〜６０nm露出する状態とする。その後に、ゲート上部のライナー窒化膜３０９をＣＦ系ガスでドライエッチングして、図示したように、ハードマスク酸化膜３０４を露出させる。

次に、図４(ａ)に示すように、ゲート上部のハードマスク酸化膜３０４をエッチング（温度２００〜５００℃）し、図４(ｂ)に示すように、再びハードマスク酸化膜３１１をウエハ全面に３０〜６０nm堆積（温度３００〜６００℃）し、図４(ｃ)に示すように、堆積したハードマスク酸化膜３１１を再びエッチング（温度２００〜５００℃）して、ハードマスク酸化膜３１１の一部を幅１０〜２０nm、高さ４０〜８０nm程度残留させてストッパ３１２を形成する。

ここが本発明の大きな特徴である。ソースドレイン部のシリサイド化のために使用したハードマスク酸化膜３０４を一旦除去した後、同種のハードマスク酸化膜３１１を再び堆積し、除去すると、図示したように、ハードマスク酸化膜３１１の一部がゲート上部であってサイドウォール側に、サイドウォール状に残り、ストッパ３１２を形成する。このストッパ３１２は斜面を有している。

次に、図５(ａ)に示すように、ゲート反転マスク（図示せず）を用いてレジスト３１３を形成し、ゲート幅が１００nm未満のパターンは全面マスクする一方で、ゲート幅が１００nm以上のパターンはパターン両端の５０nmずつをマスクするように、つまりストッパ３１２を覆うように形成する。

次に、図５(ｂ)に示すように、レジスト３１３の開口より露出したポリシリコン膜３０３をＣＦ系ガスを用いて４０〜６０nmだけエッチバック（温度２００〜５００℃）する。この際のエッチバック量は、次工程で金属（ニッケル）スパッタ膜を膜厚５〜１５nmにて形成したときに完全にシリサイド化できるように、つまり未反応ポリシリコンが電極中心底部に残留しないように、調整しておく。

次に、図５(ｃ)に示すように、ウエハ全面にニッケル金属膜３１４を８〜１２nm（温度は常温）厚にて形成する。そして、図５(ｄ)に示す工程で、シリサイド化熱処理を行う。このときには、熱処理温度を４００〜６００℃とするＲＴＰ（Rapid Thermal Process）を２ステップ以上に分けたプロセスを採用することにより、ポリシリコン膜３０２を完全にシリサイド化させる。この際にシリサイド化物が体積膨張するのであるが、上記のようにゲート部上にサイドウォール状に残っているストッパ３１２が機能するため、幅狭・幅広の各ゲート部とも膨張が抑制される。また幅広のゲート部は上記のように予めエッチバックされているので、中心底部に未反応部分が残留することはない。熱処理の終了後に未反応のニッケル金属膜３１４を選択除去する。最後に、このフルシリサイド化したゲート電極３１５を化学的機械研磨により平坦化させる。

以上、本発明の製造方法では、ゲート電極３１５となるポリシリコン膜３０３上のハードマスク酸化膜３０４を一度完全に除去し、その後に同種のハードマスク酸化膜３１１を再度堆積し再度エッチバックし、そのときにハードマスク酸化膜３１１が前記ポリシリコン膜３０３上の端部にサイドウォール状に残る構造をストッパ３１２として利用して、シリサイド化反応を起こすときの膨張を規整するようにしたので、ゲート堆積膨張に起因するゲートリークの発生を防止することが可能となる。

線幅が大きいポリシリコン膜３０３については、中央部をエッチバックして厚みを小さくしてから、ニッケル金属膜３１４を形成し、シリサイド化させるようにしたので、未反応部分が残るのを防止することが可能となり、組成バラツキの発生を防止できる。なお線幅効果（ここで言うポリシリコン膜３０３の中央部におけるシリサイド未反応部分）が出始めるのは１００ nm付近以上であるため、上記のように幅１００ nm以上を目安としてこの方法を適用することができる。ポリシリコン膜３０３のエッチバック後の膜厚４０−６０nm、および金属膜としてニッケル膜の膜厚５−１５nmは、組成バラツキのないシリサイド電極を形成するために最適なポリシリコンと金属膜の割合である。

シリサイド化のための熱処理は、反応温度４００−６００℃にての急速加熱プロセスを２ステップ以上に分けて行うようにしたので、ポリシリコンを完全にシリサイド化することができる。このようにゲート電極３１５をフルシリサイド化することにより、素子の動作速度を早くすることができる。ゲート絶縁膜３０２の膜厚を２−５nmに、ゲート電極３１５の完成後の厚さを１５０−２００nmにすることも、素子の動作速度を早くする。

ストッパ３１２は、高さ４０−８０nm、幅１０−４０nmとなるように形成すれば（上記の実施形態では幅１０−２０nmとしている）、またファセット（斜面）を有するように形成すれば、シリサイド化を妨げることなく、ストッパとしての効果を発揮することができる。

ポリシリコン膜３０３およびハードマスク膜３０４の側面のサイドウォールは、シリコン酸化膜３０６とシリコン窒化膜３０７とにより構成しているので、半導体装置の信頼性が向上する。

本発明に係る製造方法によれば、ＦＵＳＩゲートトランジスタのゲート電極を形成する際のゲート堆積膨張を抑制し、ゲート堆積膨張に起因するゲートリーク等のデバイスとして致命的な問題の解決が可能であるとともに、ゲート幅が１００ nm以上となるパターンでの電極の組成変化を抑制し、抵抗バラツキを抑制してのデバイス製造が可能となる。かかる製造方法、ＦＵＳＩ構造は、トランジスタを備えた半導体デバイス全般（メモリでもロジックでも）に適用することができ、低抵抗化し、動作速度を速めることができるため有用である。

本発明の実施形態に係る半導体装置の電極部分の構造を示す断面図図１の半導体装置を形成する工程を説明する断面図図２の工程に続く工程を説明する断面図図３の工程に続く工程を説明する断面図図４の工程に続く工程を説明する断面図従来の半導体装置のＦＵＳＩ電極構造を形成する前半工程を説明する断面図従来の半導体装置のＦＵＳＩ電極構造を形成する後半工程を説明する断面図

符号の説明

３００シリコン基板
３０１ＨＤＰ−ＮＳＧ
３０２ゲート絶縁膜
３０３ポリシリコン膜
３０４ハードマスク酸化膜
３０５浅接合用不純物注入領域
３０６サイドウォール酸化膜
３０７サイドウォール窒化膜
３０８ソースドレイン領域
３０９ライナー窒化膜
３１０ＳＡ−ＮＳＧ膜
３１１ハードマスク酸化膜
３１２ストッパ
３１３レジスト
３１４ニッケル金属膜
３１５ゲート電極

Claims

半導体基板に絶縁性素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜とポリシリコン膜とハードマスク膜とを形成し、これらの膜を電極形状にパターニングする工程と、
前記半導体基板にイオン注入する工程と、
前記ポリシリコン膜および前記ハードマスク膜の側面にサイドウォールを形成する工程と、
前記半導体基板にさらにイオン注入する工程と、
前記ハードマスク膜を除去し、前記ポリシリコン膜の上面の端部に当該ポリシリコン膜の形状を規整するためのストッパを形成する工程と、
前記ストッパが形成されたポリシリコン膜上に金属膜を形成し、熱処理を施すことにより、シリサイド化された電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
前記ストッパを形成する工程では、前記ハードマスク膜を除去した後の前記ポリシリコン膜の上面に再びハードマスク膜を形成し、このハードマスク膜をエッチバックしてその一部を前記ストッパとして残すことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ストッパは、高さ４０−８０nm、幅１０−２０nmとなるように形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
前記電極を形成する工程では、線幅の大きい前記ポリシリコン膜の中央部をエッチバックし、その後に前記金属膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
前記ポリシリコン膜のエッチバック後の膜厚を４０−６０nmとし、前記金属膜としてニッケル膜を膜厚５−１５nmにて形成することを特徴とする請求項４に記載の半導体装置の製造方法。
前記電極を形成する工程では、前記熱処理を、反応温度を４００−６００℃とする急速加熱プロセスを２ステップ以上に分けて行うことを特徴とする請求項１記載の半導体装置の製造方法。
半導体基板上にゲート絶縁膜を介して形成された電極が、シリサイド化されてなり、電極形状を規整するストッパを内部側方に有していることを特徴とする半導体装置。
前記電極の両側面にサイドウォールを有していることを特徴とする請求項７に記載の半導体装置。
前記サイドウォールはシリコン酸化膜とシリコン窒化膜とからなることを特徴とする請求項８に記載の半導体装置。
前記ゲート絶縁膜の膜厚は２−５nmであり、前記電極の厚さは１５０−２００nmである
ことを特徴とする請求項７に記載の半導体装置。
前記ストッパは、幅１０−４０nm、高さ４０−８０nmであって、他面にファセットを有することを特徴とする請求項７に記載の半導体装置。
前記電極はフルシリサイド化されていることを特徴とする請求項７に記載の半導体装置。