JP2013239706A - 置換金属ゲートトランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】ボイドの無い置換金属ゲートを有するトランジスタを形成する。
【解決手段】ダミー絶縁膜・ゲート電極の加工、サイドウォール１２の形成後、誘電体層１８を成長し、ＣＭＰにて平坦化する。次に、ダミー絶縁膜・ゲート電極の除去を行い、ゲート誘電体層２２、バリア導電層２４、ポリシリコン２６を堆積する。ここで、バリア導電層２４（仕事関数金属）は、Ｐチャネルトランジスタの厚さがＮチャネルトランジスタの厚さと異なるように堆積される。ＣＭＰによる平坦化の後、アルミニウムなどの第１の金属３０、第２の金属３１が堆積され、アニールによりポリシリコンゲートとの置換が行われる。
【選択図】図１０

Description

本発明は、置換金属ゲートトランジスタおよびその製造方法に関する。
置換金属ゲートトランジスタは、エッチングによってトランジスタからポリシリコンのダミーゲートを除去し、ゲートトレンチを露出して製造される。そしてゲートトレンチには、完成した装置のゲートを構成することになる金属が充填される。置換金属ゲート（ＲＭＧ）プロセスにより、５０ｎｍ以下のＭＯＳＦＥＴデバイスに要求されるｈｉｇｈ−ｋゲート誘電体／金属ゲートトランジスタが作成しやすくなる。
しかしながら、エッチングによってダミーポリＳｉゲートが除去されたゲートトレンチに金属ゲート材料が堆積される場合、ボイドが存在しないようにトレンチを完全に充填することが難しいことがある。従来、以上のプロセスに加えて以下のプロセスが用いられている。例えば、ゲートトレンチがＰＶＤチタンで「ウェット」された後に、ウェットしたトレンチを薄いＣＶＤアルミニウム層で「シーディング」し、最後に、トレンチがリフローＰＶＤ法によってアルミニウムで充填されるプロセスである。しかしながら、これらの手法では、合金化による抵抗性の増大や付着性の低下の点でギャップ充填特性が不十分な結果になる。
このようにＲＭＧ形成の従来の手法では、置換金属ゲートとゲートトレンチとの間にボイドをなくす際に、十分に効果的であるとはいえないプロセス工程がさらに必要になる。結果的に、プロセス時間、デバイスの歩留まりおよびデバイスの信頼性に悪影響が及んでいる。
本願発明者は、置換金属ゲートを形成するためのシリコン・金属置換反応を利用することによって、置換金属ゲートのギャップ充填が改善された置換金属ゲートトランジスタが、低コストで、抵抗性の損失なしに得られることを発見した。さらに、金属でのシリコンの置換は、チタン捕捉層の使用により、促進させることができる。さらに、犠牲ポリシリコンゲートの形成前に堆積されるバリア導電層（ｂａｒｒｉｅｒ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）は、Ｎチャネル領域とＰチャネル領域とで厚さが異なるように堆積され、シリコン・金属置換反応の間にストッパ層として作用するとともに、完成した装置において異なるゲートしきい値電圧が得られるように調整可能な仕事関数金属として作用する。
このように、本発明は、１つの態様において、半導体基板と、半導体基板上に形成されたＮチャネルトランジスタおよびＰチャネルトランジスタと、を備える半導体装置に関する。ＮチャネルトランジスタおよびＰチャネルトランジスタの各々は、基板上にわたるゲート誘電体膜と、ゲート誘電体膜上にわたるゲート電極と、を有している。ゲート電極は、金属置換層（ｍｅｔａｌ ｓｕｂｓｔｉｔｕｔｅｄ ｌａｙｅｒ）と、ゲート誘電体膜と金属置換層との間に位置するバリア導電層と、を備えている。Ｎチャネルトランジスタのバリア導電層の厚さは、Ｐチャネルトランジスタのバリア導電層の厚さと異なっている。
本発明による半導体装置の好ましい実施形態において、バリア導電層は窒素を含む。
本発明による半導体装置の好ましい実施形態において、金属置換層は、０．１〜１０原子％のシリコン含有量を有する。
本発明による半導体装置の好ましい実施形態において、金属置換層は、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷからなる群から選択された少なくとも１つの金属を含む。
本発明による半導体装置の好ましい実施形態において、ＮチャネルトランジスタおよびＰチャネルトランジスタの各々は、２０ｎｍ以下のゲート長を有する。
本発明による半導体装置の好ましい実施形態において、ＮチャネルトランジスタおよびＰチャネルトランジスタの各々は、１０〜２０ｎｍのゲート長を有する。
本発明による半導体装置の好ましい実施形態において、ＮチャネルトランジスタおよびＰチャネルトランジスタの各々は、６０ｎｍ以下のゲート高さを有する。
本発明による半導体装置の好ましい実施形態において、ＮチャネルトランジスタおよびＰチャネルトランジスタの各々は、４０〜６０ｎｍのゲート高さを有する。
本発明による半導体装置の好ましい実施形態において、保護誘電体層は窒化シリコンを含む。
本発明による半導体装置の好ましい実施形態において、保護誘電体層は、トランジスタのチャネル領域に応力を与える。
別の態様において、本発明は、Ｎチャネル領域およびＰチャネル領域を有する半導体基板上にあるダミーゲート電極上に誘電体層を形成する工程と、ダミーゲート電極の上面を露出する工程と、ダミーゲート電極を除去して、トレンチを形成する工程と、を含む半導体装置の製造方法に関する。次に、トレンチに、ゲート誘電体層、バリア導電層およびシリコン層が形成される。Ｎチャネル領域上のトレンチにあるバリア導電層の厚さは、Ｐチャネル領域上のトレンチにあるバリア導電層の厚さと異なる。次に、シリコン層上に、シリコンと置換反応が可能な第１の金属が堆積される。次に、第１の金属は、シリコン層を第１の金属で置換するようにアニールされた後、置換によって第１の金属上にわたって形成されたシリコン含有層を除去する。
本発明による方法の好ましい実施形態において、アニール工程の実行前に、堆積工程によって堆積された第１の金属上に、シリサイドを形成可能な第２の金属層が形成される。
本発明による方法の好ましい実施形態において、第２の金属はチタンである。
本発明による方法の好ましい実施形態において、ダミーゲート電極は、サイドウォール対のそれぞれの間に配置され、トレンチは、サイドウォール対のそれぞれの間に形成される。
本発明による方法の好ましい実施形態において、シリコン層上に金属を堆積する前に、シリコン層の上面がサイドウォールの上面から凹設されるようにシリコン層がエッチングされる。
本発明による方法の好ましい実施形態において、バリア導電層は窒素含有膜である。
本発明による方法の好ましい実施形態において、アニールは、４００℃〜５００℃の温度で行われる。
本発明による方法の好ましい実施形態において、第１の金属は、アニール工程後、０．１〜１０原子％のシリコン含有量を有する。
本発明による方法の好ましい実施形態において、第１の金属は、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つである。
本発明による方法の好ましい実施形態において、サイドウォールは、２０ｎｍ以下の長さだけ互いに間隔を空けて設けられる。
本発明による方法の好ましい実施形態において、サイドウォールは、１０〜２０ｎｍの長さだけ互いに間隔を空けて設けられる。
本発明による方法の好ましい実施形態において、トレンチは、６０ｎｍ以下の深さを有する。
本発明による方法の好ましい実施形態において、トレンチは、４０〜６０ｎｍ以下の深さを有する。
本発明は、添付の図面を参照しながら、本発明のさまざまな非限定的な実施例の以下の詳細な説明からさらに深く理解されるであろう。
本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の第１の処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による装置を示す。
図１では、Ｐチャネル領域およびＮチャネル領域を有する半導体基板１０上に、ダミーゲート誘電体層１１およびダミーゲート電極１３が形成されている。次に、図２に示されるように、ダミーゲート電極の両側で、基板１０上に一対のサイドウォールスペーサ（ｓｉｄｅ ｗａｌｌ ｓｐａｃｅｒ）１２が形成される。
サイドウォールスペーサ１２は、この目的のために既知の材料、例えば、窒化シリコンから形成されてもよい。次に、図３に示されるように、拡散によって基板１０にソース領域１４およびドレイン領域１６が形成される。この実施形態において、ソース・ドレイン領域１４、１６は、基板１０内に凹設されているが、本発明の他の実施形態において、基板１０に対して高い位置に設けられてもよい。
誘電体層１８、例えば、二酸化シリコンが、ダミーゲート電極１３、サイドウォール（ｓｉｄｅ ｗａｌｌ）１２、ソース・ドレイン領域１４、１６上にわたって形成される。次に、ダミーゲート電極の上面が、図４に示されるように、誘電体層１８を通して露出され、ダミーゲート電極およびダミーゲート誘電体層は、図５に示されるように、サイドウォール１２の間にトレンチ２０が形成されるように除去される。当業者に知られているように、トレンチ２０は、通常、図５の紙面に垂直な方向に延伸しており、このトレンチに形成されるゲートは、トレンチに沿って整列された複数のトランジスタの働きをする。
次に、図６に示されるように、ゲート誘電体層２２が形成され、ゲート誘電体層２２は、トレンチ２０を覆い、すなわち、サイドウォール１２の内面と、サイドウォール１２の間に露出された基板１０の表面とを覆う。また、形成されたゲート誘電体層２２は、誘電体膜１８も覆う。ゲート誘電体層２２は、現世代および次世代のデバイス寸法に適したｈｉｇｈ−ｋ（ＨＫ）材料であることが好ましい。適切なｈｉｇｈ−ｋゲート誘電体の例は、ケイ酸ハフニウム材料および異なる化学組成を有する材料層で構成された誘電体を含むハフニウム系のゲート誘電体である。ゲート誘電体層２２は、原子層成長法（ＡＬＤ）によって、０．１〜１０ｎｍの範囲の厚さまで堆積されることが好ましい。
次に、図７に示されるように、ゲート誘電体層２２上に、バリア導電層（ｂａｒｒｉｅｒ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）２４が形成される。バリア導電層２４は、窒化チタン（ＴｉＮ）などの仕事関数金属であることが好ましい。バリア導電層２４は、以下に記載する金属・シリコン置換反応中にストッパとして作用する。また、バリア導電層により、トランジスタのしきい値電圧の調節が可能になる。特に、バリア導電層２４の厚さは、基板１０のＮチャネル領域とＰチャネル領域とで異なり、この場合、ＮＭＯＳデバイスよりＰＭＯＳデバイスの厚さのほうが厚い。これにより、ＰＭＯＳデバイスおよびＮＭＯＳデバイスに必要な異なるしきい値電圧が、必ずしも組成を変更することなく、バリア導電層の厚さを変更するだけで達成可能になる。
バリア導電層２４は、例えば、化学気相成長法（ＣＶＤ）または原子層成長法（ＡＬＤ）によって形成されてもよく、０．１〜１０ｎｍの範囲の厚さまで形成されることが好ましい。
次に、図８に示されるように、トレンチ２０にポリシリコン２６が充填される。ポリシリコン２６は、例えば、ＣＶＤによって堆積される。そして、余分なポリシリコン２６は、例えば、化学機械研磨法（ＣＭＰ）によって、層２２および２４の余分な部分とともに、誘電体層１８およびサイドウォール１２の上面から除去される。このようにして、ポリシリコン層２６と、層２２および２４とが、図９に示されるように、トレンチ２０内にのみ留り、トレンチ２０は、これらの層によって充填された状態になる。
トレンチ２０を充填するポリシリコン２６は、以下に記載する金属・シリコン置換反応のために、さらなるダミーゲートまたは犠牲ゲートとして働く。ポリシリコンは、アルミニウムなどの金属より著しく良好なステップカバレッジおよびギャップ充填特性を有するため、これらの犠牲ポリシリコンゲート２６は、従来の置換金属ゲートよりボイドの発生がより低い傾向にある。さらに、犠牲ポリシリコンゲート２６にボイドが発生したとしても、以下に記載する後続のシリコン・金属置換反応において金属によってボイドが充填される。
この時点で、ポリシリコン層２６の上部が部分的に除去されてもよく、凹型金属ゲートを形成することが望ましければ、残りのポリシリコンは、サイドウォール１２と、サイドウォールの内面を覆う層２２および２４に対して凹設される。このようなポリシリコン２６の任意の部分的除去は、反応性イオンエッチング（ＲＩＥ）によって実行されることが好ましい。当業者であれば分かるように、ポリシリコンは、例えば、アルミニウムと対照的に、ＲＩＥによって比較的除去しやすく、このように除去しやすい点は、本発明の好ましい実施形態による装置および方法の別の重要な利点である。
次に、図１０に示されるように、第１の金属３０が、犠牲ポリシリコンゲート２６、ならびに層２２および２４の露出領域、誘電体層１８およびサイドウォール１２を覆うように、例えば、スパッタリングまたはＣＶＤによって堆積される。第１の金属３０は、熱の影響下で、シリコン、特に、ポリシリコンと置換反応することが可能な金属である。このような材料の例は、アルミニウム、銅、銀、白金およびタングステンを含む。このような金属の混合物が使用されてもよい。アルミニウムは、このような金属の中で現時点で最も好ましい。
次に、この実施形態において、第１の金属３０上に第２の金属層３１が形成されるが、この工程は任意である。第２の金属は、置換反応中、ポリシリコン２６とシリサイドを形成する金属である。第２の金属の例は、チタン、コバルトおよびニッケルであり、チタンが好ましい。第２の金属層を使用する利点は、第２の金属層がポリシリコン２６を第１の金属３０で置換するのを促す捕捉層として作用することで、低プロセス温度および／または短いプロセス時間で取り扱いが可能になる点である。したがって、所要時間が短縮化され、低コスト化されたＲＭＧトランジスタの製造を得ることができる。
次に、図１０に示される構造体に対して、４００℃〜５００℃の範囲の温度、より好ましくは、４００℃〜４５０℃の範囲の温度でアニールが施される。例えば、Ｆｕｋｕｄａ ｅｔ．ａｌ．の “Ａ Ｎｅｗ Ａｌｕｍｉｎｕｍ Ｐａｔｔｅｒｎ Ｆｏｒｍａｔｉｏｎ Ｕｓｉｎｇ Ｓｕｂｓｔｉｔｕｔｉｏｎ Ｒｅａｃｔｉｏｎ ｏｆ Ａｌｕｍｉｎｕｍ ｆｏｒ Ｐｏｌｙｓｉｌｉｃｏｎ ａｎｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＭＯＳ Ｄｅｖｉｃｅ Ｆａｂｒｉｃａｔｉｏｎ”， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒ． Ｄｅｖ．， ｖｏｌ． ＥＤ−３１， ｎｏ． ６， ｐｐ． ８２８−８３２ （Ｊｕｎｅ １９８４）に記載されているように、このようなアニール処理により、ゲートの上方のアルミニウム３０およびポリシリコン２６が置換反応する。
ポリシリコン２６が第１の金属３０の高さまで上向きに移動して、ポリシリコン２６は、第２の金属３１によって捕捉されるとともに、反応し、シリサイド３３、この場合、ケイ化チタンを形成する。
ポリシリコンをアルミニウムで置換すること、およびその逆は、このような置換反応でほぼ完了するが、少量の残留シリコンが下地のアルミニウム層に留まり、置換反応が行われたことの法鑑定指標となりうる。特に、金属層３０は、置換反応によって再配置された後、０．１〜１０原子％の範囲のシリコン濃度を有することが好ましい。
次に、図１２に示されるように、残留層３０、３１およびシリサイド領域３３が除去されて最終トランジスタ構造が形成されることになり、その後、コンタクト形成のプロセスへ進むことができる。
上述したように、本明細書に記述した実施形態および実施例は非限定的であり、上述したもの以外の種々の構成も採用可能である。
例えば、ポリシリコンの代わりにアモルファスシリコンが使用されてもよい。アモルファスシリコンは、ポリシリコンより低温で形成されうるため、特定の応用には有益であり、より良好なギャップ充填特性を与え、および／または、トランジスタのしきい値電圧が変動するおそれを防止しうる。
さらに、本発明は、添付の特許請求の範囲に示されているように、本発明の範囲および趣旨から逸脱されることなく種々に修正されてもよいことが明らかである。

Claims (21)

  1. 半導体基板と、
    前記半導体基板上に形成されたＮチャネルトランジスタおよびＰチャネルトランジスタと、を備え、
    前記Ｎチャネルトランジスタおよび前記Ｐチャネルトランジスタの各々が、前記基板上にあるゲート誘電体膜と、前記ゲート誘電体膜上にあるゲート電極と、を有し、
    前記ゲート電極が、金属置換層（ｍｅｔａｌ ｓｕｂｓｔｉｔｕｔｅｄ ｌａｙｅｒ）と、前記ゲート誘電体膜と前記金属置換層との間に位置するバリア導電層（ｂａｒｒｉｅｒ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）と、を備え、
    前記Ｎチャネルトランジスタの前記バリア導電層の厚さが、前記Ｐチャネルトランジスタの前記バリア導電層の厚さと異なる半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記バリア導電層が窒素を含む半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記金属置換層が、０．１〜１０原子％のシリコン含有量を有する半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記金属置換層が、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷからなる群から選択された少なくとも１つの金属を含む半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記Ｎチャネルトランジスタおよび前記Ｐチャネルトランジスタの各々が、２０ｎｍ以下のゲート長を有する半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記Ｎチャネルトランジスタおよび前記Ｐチャネルトランジスタの各々が、１０〜２０ｎｍのゲート長を有する半導体装置。
  7. 請求項５に記載の半導体装置であって、
    前記Ｎチャネルトランジスタおよび前記Ｐチャネルトランジスタの各々が、６０ｎｍ以下のゲート高さを有する半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記Ｎチャネルトランジスタおよび前記Ｐチャネルトランジスタの各々が、４０〜６０ｎｍのゲート高さを有する半導体装置。
  9. Ｎチャネル領域およびＰチャネル領域を有する半導体基板上にあるダミーゲート電極上に誘電体層を形成する工程と、
    前記ダミーゲート電極の上面を露出する工程と、
    前記ダミーゲート電極を除去して、トレンチを形成する工程と、
    前記トレンチに、ゲート誘電体層、バリア導電層およびシリコン層を形成する工程であって、前記Ｎチャネル領域上のトレンチにある前記バリア導電層の厚さが、前記Ｐチャネル領域上のトレンチにある前記バリア導電層の厚さと異なる工程と、
    前記シリコン層上に、シリコンと置換反応が可能な第１の金属を堆積する工程と、
    前記シリコン層を前記第１の金属で置換するように前記第１の金属をアニールし、前記置換によって前記第１の金属上にわたって形成されたシリコン含有層を除去する工程と、
    を含む半導体装置の製造方法。
  10. 請求項９に記載の方法であって、
    前記アニール工程の実行前に、前記堆積工程によって堆積された前記第１の金属上に、シリサイドを形成可能な第２の金属層を形成する工程をさらに含む方法。
  11. 請求項１０に記載の方法であって、
    前記第２の金属がチタンである方法。
  12. 請求項９に記載の方法であって、
    前記ダミーゲート電極が、サイドウォール（ｓｉｄｅ ｗａｌｌ）対のそれぞれの間に配置され、前記トレンチが、サイドウォール対のそれぞれの間に形成される方法。
  13. 請求項１２に記載の方法であって、
    前記シリコン層上に前記金属を堆積する前に、前記シリコン層の上面が前記サイドウォールの上面から凹設されるように前記シリコン層をエッチングする工程をさらに含む方法。
  14. 請求項９に記載の方法であって、
    前記バリア導電層が窒素含有膜である方法。
  15. 請求項９に記載の方法であって、
    前記アニールが、４００℃〜５００℃の温度で行われる方法。
  16. 請求項９に記載の方法であって、
    前記第１の金属が、前記アニール工程後、０．１〜１０原子％のシリコン含有量を有する方法。
  17. 請求項９に記載の方法であって、
    前記第１の金属が、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つである方法。
  18. 請求項１２に記載の方法であって、
    前記サイドウォールが、２０ｎｍ以下の長さだけ互いに間隔を空けて設けられる方法。
  19. 請求項１８に記載の方法であって、
    前記サイドウォールが、１０〜２０ｎｍの長さだけ互いに間隔を空けて設けられる方法。
  20. 請求項１８に記載の方法であって、
    前記トレンチが、６０ｎｍ以下の深さを有する方法。
  21. 請求項２０に記載の方法であって、
    前記トレンチが、４０〜６０ｎｍ以下の深さを有する方法。
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