JP2005158885A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下を抑制しながら、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方でしきい値電圧を下げることができる半導体装置およびその製造技術を提供する。
【解決手段】 半導体基板１上にｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2を形成する。ｎ型ＭＩＳトランジスタＱ1のゲート電極９ａは、アモルファス化した窒化タンタル膜６ａとタングステン膜８より形成される。一方、ｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂは、結晶化した窒化タンタル膜６ｃとタングステン膜８より形成される。
【選択図】 図１
【解決手段】 半導体基板１上にｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2を形成する。ｎ型ＭＩＳトランジスタＱ1のゲート電極９ａは、アモルファス化した窒化タンタル膜６ａとタングステン膜８より形成される。一方、ｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂは、結晶化した窒化タンタル膜６ｃとタングステン膜８より形成される。
【選択図】 図１
Description
本発明は、半導体装置およびその製造技術に関し、特に、ゲート電極として金属膜を使用したＭＩＳ（Metal Insulator Semiconductor）トランジスタおよびその製造技術に適用して有効な技術に関するものである。
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのｎチャネル型ＭＯＳトランジスタ（以下、ｎ型ＭＯＳトランジスタという）とｐチャネル型ＭＯＳトランジスタ（以下、ｐ型ＭＯＳトランジスタという）の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎ型ＭＯＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐ型ＭＯＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
しかし、近年ＣＭＯＳトランジスタの微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を２ｎｍ以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量が無視出来なくなってきているのである。このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている（例えば、特許文献１参照）。
特開２００２−１１８１７５号公報（第３頁〜第６頁、図１）
ゲート電極材料として金属膜を使用する場合、まず始めにｎチャネル型ＭＩＳトランジスタ（以下、ｎ型ＭＩＳトランジスタという）とｐチャネル型ＭＩＳトランジスタ（以下、ｐ型ＭＩＳトランジスタという）の両方のゲート電極に同じ金属膜を使用することが考えられる（シングルメタルゲート）。
しかし、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方のゲート電極に同じ金属膜を使用した場合、使用した金属膜の仕事関数でＭＩＳトランジスタのしきい値電圧が決まってしまうため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのいずれか一方のしきい値電圧が高くなってしまう問題点がある。すなわち、ｎ型ＭＩＳトランジスタのしきい値電圧を下げる仕事関数値とｐ型ＭＩＳトランジスタのしきい値電圧を下げる仕事関数値とは相違するため、いずれか一方のＭＩＳトランジスタのしきい値電圧を下げるような仕事関数の金属膜を選択すると、もう一方のＭＩＳトランジスタでしきい値電圧が上昇してしまう問題点がある。
そこで、ｎ型ＭＩＳトランジスタのゲート電極に使用する金属膜とｐ型ＭＩＳトランジスタのゲート電極に使用する金属膜を別々にすることが考えられる。すなわち、それぞれのしきい値電圧を下げる仕事関数の金属膜を使用してゲート電極を形成することが考えられる（デュアルメタルゲート）。
しかし、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタで異なる金属膜を使用する場合、ゲート電極の形成工程が複雑化する問題点がある。また、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのうち一方のゲート電極を形成した後、他方のゲート電極を形成する必要があるため、ｎ型ＭＩＳトランジスタあるいはｐ型ＭＩＳトランジスタのいずれかのゲート電極／ゲート絶縁膜（プロセスによっては、ゲート絶縁膜／チャネル形成領域）の界面の清浄度が低下し、ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下が問題となる。
本発明の目的は、ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下を抑制しながら、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方でしきい値電圧を下げることができる半導体装置およびその製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、（ａ１）半導体基板上に形成された第１ゲート絶縁膜と、（ａ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有するｎチャネル型ＭＩＳトランジスタと、（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有するｐチャネル型ＭＩＳトランジスタとを備え、前記第１ゲート電極および前記第２ゲート電極の構成材料は同じ金属または同じ金属化合物である一方、結晶性が異なることを特徴とするものである。
また、本発明による半導体装置は、 （ａ１）半導体基板上に形成された第１ゲート絶縁膜と、（ａ２）前記第１ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第１ゲート電極とを有するｎチャネル型ＭＩＳトランジスタと、（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｂ２）前記第２ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第２ゲート電極とを有するｐチャネル型ＭＩＳトランジスタとを備え、前記第１ゲート電極を構成する膜のうち前記第１ゲート絶縁膜に接する膜はアモルファス化している一方、前記第２ゲート電極を構成する膜のうち前記第２ゲート絶縁膜に接する膜は結晶化していることを特徴とするものである。
本発明による半導体装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にアモルファス化した第１膜厚の第１導体膜を形成する工程と、（ｃ）前記半導体基板のｐチャネル型ＭＩＳトランジスタ形成領域にさらにアモルファス化した前記第１導体膜を形成することにより、前記ｐチャネル型ＭＩＳトランジスタ形成領域に形成された前記第１導体膜の膜厚を前記第１膜厚より厚い第２膜厚にする工程と、
（ｄ）前記第１導体膜上に第２導体膜を形成する工程と、
（ｅ）前記第１導体膜および前記第２導体膜を選択的にエッチングすることにより、ｎチャネル型ＭＩＳトランジスタ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳトランジスタ形成領域に第２ゲート電極を形成する工程と、
（ｆ）前記第１ゲート電極に含まれる前記第１導体膜をアモルファス化したまま前記第２ゲート電極に含まれる前記第１導体膜を結晶化する温度で前記半導体基板を熱処理する工程とを備えるものである。
（ｄ）前記第１導体膜上に第２導体膜を形成する工程と、
（ｅ）前記第１導体膜および前記第２導体膜を選択的にエッチングすることにより、ｎチャネル型ＭＩＳトランジスタ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳトランジスタ形成領域に第２ゲート電極を形成する工程と、
（ｆ）前記第１ゲート電極に含まれる前記第１導体膜をアモルファス化したまま前記第２ゲート電極に含まれる前記第１導体膜を結晶化する温度で前記半導体基板を熱処理する工程とを備えるものである。
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にアモルファス化した第１導体膜を形成する工程と、（ｃ）エッチングにより前記半導体基板のｎチャネル型ＭＩＳトランジスタ形成領域に形成されている前記第１導体膜の膜厚を減少する工程と、（ｄ）前記第１導体膜上に第２導体膜を形成する工程と、（ｅ）前記第１導体膜および前記第２導体膜を選択的にエッチングすることにより、前記ｎチャネル型ＭＩＳトランジスタ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳトランジスタ形成領域に第２ゲート電極を形成する工程と、（ｆ）前記第１ゲート電極に含まれる前記第１導体膜をアモルファス化したまま、前記第２ゲート電極に含まれる前記第１導体膜を結晶化させる温度で前記半導体基板を熱処理する工程とを備えるものである。
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導体膜を形成する工程と、（ｃ）前記導体膜を選択的にエッチングすることにより、ｎチャネル型ＭＩＳトランジスタ形成領域に第１ゲート電極を形成し、ｐチャネル型ＭＩＳトランジスタ形成領域に第２ゲート電極を形成する工程と、（ｄ）前記第１ゲート電極にイオン注入法を使用して元素を導入することにより前記第１ゲート電極をアモルファス化する工程とを備えるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下を抑制しながら、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方でしきい値電圧を低くすることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態１におけるｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2を示した断面図である。図１において、半導体基板１には素子を分離するための素子分離領域２が形成されており、この素子分離領域２によって分離された活性領域には、ｐ型ウェル３またはｎ型ウェル４が形成されている。すなわち、活性領域のうちｎ型ＭＩＳトランジスタ形成領域にはｐ型ウェル３が形成され、活性領域のうちｐ型ＭＩＳトランジスタ形成領域にはｎ型ウェル４が形成されている。
図１は、本実施の形態１におけるｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2を示した断面図である。図１において、半導体基板１には素子を分離するための素子分離領域２が形成されており、この素子分離領域２によって分離された活性領域には、ｐ型ウェル３またはｎ型ウェル４が形成されている。すなわち、活性領域のうちｎ型ＭＩＳトランジスタ形成領域にはｐ型ウェル３が形成され、活性領域のうちｐ型ＭＩＳトランジスタ形成領域にはｎ型ウェル４が形成されている。
次に、ｐ型ウェル３上にはｎ型ＭＩＳトランジスタＱ1が形成されており、ｎ型ウェル４上にはｐ型ＭＩＳトランジスタＱ2が形成されている。
ｎ型ＭＩＳトランジスタＱ1は、図１に示すようにｐ型ウェル３上に形成されたゲート絶縁膜（第１ゲート絶縁膜）５ａを有しており、このゲート絶縁膜５ａ上にゲート電極（第１ゲート電極）９ａを有している。ゲート電極９ａは、アモルファス（非晶質）化した窒化タンタル膜（金属化合物）６ａと、この窒化タンタル膜６ａ上に形成されたタングステン膜８より形成されている。すなわち、ゲート電極９ａは、アモルファス化した窒化タンタル膜６ａとタングステン膜８との２層構造をしており、ゲート絶縁膜５ａにはアモルファス化した窒化タンタル膜６ａが接している。
ここで、結晶化した膜に比べてアモルファス化した膜は、仕事関数が低くなる。このため、ゲート絶縁膜５ａに接する膜として結晶化した窒化タンタル膜ではなくアモルファス化した窒化タンタル膜６ａを使用することにより、仕事関数を低下させることができる。したがって、仕事関数をシリコンの伝導帯近傍の値にすることができ、ｎ型ＭＩＳトランジスタＱ1のしきい値電圧を低下させることができる。このアモルファス化した窒化タンタル膜６ａの膜厚は、例えば０．３ｎｍ以上１０ｎｍ以下である。
アモルファス化した窒化タンタル膜６ａ上にはタングステン膜８が形成されており、このタングステン膜８はゲート電極９ａの抵抗を低減するために形成されている。
次に、ゲート電極９ａの両側の側壁には、サイドウォール１４が形成されており、このサイドウォール１４下のｐ型ウェル３内には、半導体領域である低濃度ｎ型不純物拡散領域１０、１１が形成されている。低濃度ｎ型不純物拡散領域１０、１１の外側には、低濃度ｎ型不純物拡散領域１０、１１より高濃度に不純物が導入された高濃度ｎ型不純物拡散領域１６、１７が形成されており、この高濃度ｎ型不純物拡散領域１６、１７上には低抵抗化を図るため、コバルトシリサイド膜２０が形成されている。なお、コバルトシリサイド膜２０に代えてチタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
上述した低濃度ｎ型不純物拡散領域１０、高濃度ｎ型不純物拡散領域１６およびコバルトシリサイド膜２０によりｎ型ＭＩＳトランジスタＱ1のソース領域が形成され、低濃度ｎ型不純物拡散領域１１、高濃度ｎ型不純物拡散領域１７およびコバルトシリサイド膜２０によりｎ型ＭＩＳトランジスタＱ1のドレイン領域が形成されている。
次に、ｐ型ＭＩＳトランジスタＱ2の構成について説明する。ｐ型ＭＩＳトランジスタＱ2は、ｎ型ウェル４上に形成されたゲート絶縁膜（第２ゲート絶縁膜）５ｂを有しており、このゲート絶縁膜５ｂ上にゲート電極（第２ゲート電極）９ｂを有している。ゲート電極９ｂは、結晶化した窒化タンタル膜６ｃと、この窒化タンタル膜６ｃ上に形成されたタングステン膜８より形成されている。
結晶化した窒化タンタル膜６ｃは、アモルファス化した窒化タンタル膜に比べて仕事関数が高くなる。このため、ゲート絶縁膜５ｂに接する膜としてアモルファス化した窒化タンタル膜ではなく結晶化した窒化タンタル膜６ｃを使用することにより、仕事関数を高くすることができる。したがって、仕事関数をシリコンの価電子帯近傍の値にすることができ、ｐ型ＭＩＳトランジスタＱ2のしきい値電圧を低下させることができる。この結晶化した窒化タンタル膜６ｃの膜厚は、アモルファス化した窒化タンタル膜６ａに比べて膜厚が厚くなっており、例えば１０ｎｍより厚い。
次に、ゲート電極９ｂの両側の側壁には、サイドウォール１５が形成されており、このサイドウォール１５下のｎ型ウェル４内には、半導体領域である低濃度ｐ型不純物拡散領域１２、１３が形成されている。低濃度ｐ型不純物拡散領域１２、１３の外側には、高濃度ｐ型不純物拡散領域１８、１９が形成されており、この高濃度ｐ型不純物拡散領域１８、１９上には、低抵抗化を図るためコバルトシリサイド膜２０が形成されている。なお、コバルトシリサイド膜２０に代えてチタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
上述した低濃度ｐ型不純物拡散領域１２、高濃度ｐ型不純物拡散領域１８およびコバルトシリサイド膜２０によりｐ型ＭＩＳトランジスタＱ2のドレイン領域が形成され、低濃度ｐ型不純物拡散領域１３、高濃度ｐ型不純物拡散領域１９およびコバルトシリサイド膜２０によりｐ型ＭＩＳトランジスタＱ2のソース領域が形成されている。
このように、ｎ型ＭＩＳトランジスタＱ1のゲート電極９ａおよびｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂは、窒化タンタル膜６ａあるいは窒化タンタル膜６ｃとタングステン膜８を積層した構造をしている点で共通しているが、窒化タンタル膜６ａと窒化タンタル膜６ｃとの結晶性が異なっている点で相違する。すなわち、本実施の形態１では、ｎ型ＭＩＳトランジスタＱ1とｐ型ＭＩＳトランジスタＱ2のゲート電極材料を変えることによって、それぞれのＭＩＳトランジスタでしきい値電圧を低下させるのではなく、ゲート電極９ａを構成する窒化タンタル膜６ａをアモルファス化する一方、ゲート電極９ｂを構成する窒化タンタル膜６ｃを結晶化することにより、それぞれのＭＩＳトランジスタしきい値の低下を図っている点に特徴がある。
ここで、本明細書で「結晶性が異なる」という場合には、結晶構造が相違する場合だけでなく、アモルファス（非晶質）化されている状態と結晶化している状態とを区別する場合も含む。つまり、アモルファス化している状態と結晶化している状態を区別する場合にも「結晶性が異なる」という言葉を使用する。
本実施の形態１におけるｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタは上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
まず、図２に示すように、例えば単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入した半導体基板１を用意する。次に、半導体基板１の主面上に素子分離領域２を形成する。素子分離領域２は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）法などによって形成される。図２では、窒化シリコン膜の耐酸化性を利用して半導体基板１の所定領域を選択酸化するＬＯＣＯＳ法によって形成された素子分離領域２を示している。
次に、半導体基板１内にｐ型ウェル３を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１内に導入することにより形成される。同様に、半導体基板１内にｎ型ウェル４を形成する。ｎ型ウェル４は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成される。
続いて、図３に示すように、半導体基板１上にゲート絶縁膜となる絶縁膜５を形成する。絶縁膜５は、例えば酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。
従来、絶縁膜５としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
しかし、素子の微細化に伴い、絶縁膜５の膜厚について、極薄化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳトランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、絶縁膜５として、酸化シリコン膜から形成されている例を示したが、これに限らず、例えば、酸化ハフニウム、アルミナ（酸化アルミニウム）、ハフニウムアルミネ−ト、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などのいわゆるＨｉｇｈ−ｋ膜や酸窒化シリコン膜を使用してもよい。
次に、図４に示すように、絶縁膜５上に窒化タンタル膜（金属化合物）６ａを形成する。窒化タンタル膜６ａは、例えばＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法あるいはＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。このとき窒化タンタル膜の膜厚は例えば約０．３ｎｍ〜約１０ｎｍ程度である。
続いて、窒化タンタル膜６ａ上に酸化シリコン膜７を形成する。酸化シリコン膜７は、例えばＣＶＤ法を使用して形成することができる。そして、この酸化シリコン膜７上に例えばスピン塗布法を使用してレジスト膜（図示せず）を形成した後、露光・現像することにより酸化シリコン膜７をパターニングする。パターニングは、図５に示すように、ｐ型ＭＩＳトランジスタ形成領域に酸化シリコン膜７が残らないようにする。
次に、図６に示すように、パターニングした酸化シリコン膜７上および窒化タンタル膜６ａが露出したｐ型ＭＩＳトランジスタ形成領域上に窒化タンタル膜６ｂを形成する。この窒化タンタル膜６ｂは、窒化タンタル膜６ａと同様の方法で形成することができる。
続いて、フォトリソグラフィ技術を使用してｐ型ＭＩＳトランジスタ形成領域を覆うレジスト膜（図示せず）を形成した後、エッチングすることによりｐ型ＭＩＳトランジスタ形成領域以外の場所の形成されている窒化タンタル膜６ｂを除去する。そして、次にパターニングした酸化シリコン膜７をエッチングにより除去した後、ｐ型ＭＩＳトランジスタ形成領域を覆うレジスト膜を除去する。
このようにして、図７に示すようにｎ型ＭＩＳトランジスタ形成領域に相対的に膜厚の薄い窒化タンタル膜６ａを形成できる一方、ｐ型ＭＩＳトランジスタ形成領域に相対的に膜厚の厚い窒化タンタル膜６ｃを形成できる。この窒化タンタル膜６ｃは、窒化タンタル膜６ａと窒化タンタル膜６ｂとを合わせた膜である。この時点において、窒化タンタル膜６ａおよび窒化タンタル膜６ｃはアモルファス化している。
続いて、図８に示すように、窒化タンタル膜６ａおよび窒化タンタル膜６ｃ上にタングステン膜８を形成する。タングステン膜８は、例えばＣＶＤ法を使用して形成することができる。そして、このタングステン膜８上にレジスト膜（図示せず）を形成した後、露光・現像することによりパターニングする。パターニングは、ゲート電極形成領域にだけレジスト膜が残るようにする。
次に、図９に示すように、パターニングしたレジスト膜をマスクにしてタングステン膜８および窒化タンタル膜６ａ、６ｃを選択的にエッチングすることにより、ｎ型ＭＩＳトランジスタ形成領域にゲート電極（第１ゲート電極）９ａを形成し、ｐ型ＭＩＳトランジスタ形成領域にゲート電極（第２ゲート電極）９ｂを形成する。ゲート電極９ａは、タングステン膜８と窒化タンタル膜６ａよりなる積層構造をしており、ゲート電極９ｂは、タングステン膜８と窒化タンタル膜６ｃよりなる積層構造をしている。その後、絶縁膜５をエッチングすることにより、ゲート絶縁膜（第１ゲート絶縁膜）５ａ、ゲート絶縁膜（第２ゲート絶縁膜）５ｂを形成する。
続いて、図１０に示すように、ゲート電極９ａに整合して、半導体領域である低濃度ｎ型不純物拡散領域１０、１１を形成する。低濃度ｎ型不純物拡散領域１０、１１は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成することができる。同様に、ゲート電極９ｂに整合して、半導体領域である低濃度ｐ型不純物拡散領域１２、１３を形成する。低濃度ｐ型不純物拡散領域１２、１３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンなどのｐ型不純物を半導体基板１内に導入することにより形成することができる。
続いて、半導体基板１の主面上に例えばプラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより、ゲート電極９ａ、９ｂの側壁にサイドウォール１４、１５を形成する。なお、サイドウォール１４、１５を窒化シリコン膜より形成したが、これに限らず例えば酸化シリコン膜、酸窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
次に、サイドウォール１４に整合して、半導体基板１内の領域に高濃度ｎ型不純物拡散領域１６、１７を形成する。高濃度ｎ型不純物拡散領域１６、１７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物拡散領域１０、１１よりも高濃度にリンや砒素などのｎ型不純物が導入されている。同様に、サイドウォール１５に整合して、半導体基板１内の領域に高濃度ｐ型不純物拡散領域１８、１９を形成する。高濃度ｐ型不純物拡散領域１８、１９は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域１２、１３よりも高濃度にボロンなどのｐ型不純物が導入されている。
次に、低濃度ｎ型不純物拡散領域１０、１１、低濃度ｐ型不純物拡散領域１２、１３、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に導入した不純物を活性化するため活性化アニールを行なう。このときの熱処理により、ゲート電極９ｂを構成する窒化タンタル膜６ｃは、アモルファス化した状態から結晶化した状態になる。一方、ゲート電極９ａを構成する窒化タンタル膜６ａは結晶化せずにアモルファス化した状態のままである。このように、活性化アニールによってゲート電極９ａの窒化タンタル膜６ｃが結晶化する一方、ゲート電極９ｂの窒化タンタル膜６ａが結晶化せずにアモルファス状態のままであるのは、窒化タンタル膜６ａと窒化タンタル膜６ｃとの間に膜厚の差異があるためである。すなわち、膜厚が厚いと結晶化しやすくなり結晶化する温度が低下する。一方、膜厚が薄いと結晶化しにくくなり結晶化する温度が高くなる。したがって、膜厚に差異を設けることにより窒化タンタル膜６ａをアモルファス化したまま窒化タンタル膜６ｃを結晶化させることが可能となるのである。なお、活性化アニールを行なう温度は、窒化タンタル膜６ａが結晶化せずに窒化タンタル膜６ｃが結晶化する温度になっている。
続いて、半導体基板１上にコバルト膜を形成した後、熱処理を施すことにより高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９上にコバルトシリサイド膜２０を形成する。このコバルトシリサイド膜２０は、低抵抗化のために形成される。そして、次に未反応のコバルト膜を除去する。なお、シリサイド膜としてコバルトシリサイド膜２０を形成する例について説明したが、これに限らず例えばチタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
次に、配線工程について説明する。図１に示すように、半導体基板１の主面上に酸化シリコン膜３０を形成する。この酸化シリコン膜３０は例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３０の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３０にコンタクトホール３１を形成する。そして、コンタクトホール３１の底面および内壁を含む酸化シリコン膜３０上にチタン／窒化チタン膜３２ａを形成する。チタン／窒化チタン膜３２ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えばスパッタリング法を使用することにより形成できる。
次に、コンタクトホール３１を埋め込むように、半導体基板１の主面上にタングステン膜３２ｂを形成する。タングステン膜３２ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜３０上に形成された不要なチタン／窒化チタン膜３２ａおよびタングステン膜３２ｂを例えばＣＭＰ法を使用して除去することにより、プラグ３３を形成する。
次に、酸化シリコン膜３０およびプラグ３３上にチタン／窒化チタン膜３４ａ、アルミニウム膜３４ｂ、チタン／窒化チタン膜３４ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３５を形成する。
このようにして、本実施の形態１におけるｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2を形成することができる。
本実施の形態１によれば、ｎ型ＭＩＳトランジスタＱ1のゲート電極９ａにアモルファス化した窒化タンタル膜６ａを使用し、ｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂに結晶化した窒化タンタル膜６ｃを使用しているので、それぞれのＭＩＳトランジスタにおいて、しきい値を下げることができる。すなわち、アモルファス化した窒化タンタル膜６ａは結晶化した窒化タンタル膜６ｃに比べて仕事関数値が低くなるため、仕事関数値の低いアモルファス化した膜（シリコンの伝導帯近傍の仕事関数を有する膜）をｎ型ＭＩＳトランジスタＱ1に使用し、仕事関数値の高い結晶化した膜（シリコンの価電子帯近傍の仕事関数を有する膜）をｐ型ＭＩＳトランジスタＱ2に使用することにより、それぞれのＭＩＳトランジスタでしきい値を下げることができる。
また、本実施の形態１によれば、デュアルメタルゲートのようにｎ型ＭＩＳトランジスタのゲート電極を構成する材料とｐ型ＭＩＳトランジスタのゲート電極を構成する材料とを異なる材料にしないため、ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下を抑制することができる。つまり、デュアルメタルゲートのようにｎ型ＭＩＳトランジスタのゲート電極とｐ型ＭＩＳトランジスタのゲート電極とを異なる材料から形成する場合、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのうち一方のゲート電極を形成した後、不要な膜を除去してから他方のゲート電極を形成する必要がある。このため、ｎ型ＭＩＳトランジスタあるいはｐ型ＭＩＳトランジスタのいずれかのゲート電極／ゲート絶縁膜（プロセスによっては、ゲート絶縁膜／チャネル形成領域）の界面が露出する。このように界面が露出すると、界面の清浄度が低下し、ＭＩＳトランジスタの電気的特性の劣化や歩留まりの低下が問題となる。
しかし、本実施の形態１では、ｎ型ＭＩＳトランジスタＱ1のゲート電極９ａとｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂを同じ材料より構成している。このため、ゲート電極９ａを形成する工程でゲート電極９ｂも構成しており、例えばゲート電極９ａを形成する際、ゲート電極９ｂの形成領域においてゲート絶縁膜が露出することはない。したがって、ゲート電極９ａ／ゲート絶縁膜５ａおよびゲート電極９ｂ／ゲート絶縁膜５ｂの界面の清浄度低下を抑制することができ、ｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2の電気的特性の劣化や歩留まりの低下を抑制できる。
また、本実施の形態１によれば、ゲート電極９ａとゲート電極９ｂとを一つの工程で形成している。このため、デュアルメタルゲートのようにｎ型ＭＩＳトランジスタのゲート電極とｐ型ＭＩＳトランジスタのゲート電極とを別々に形成する場合に比べて工程の簡略化を図ることができる。
なお、本実施の形態１では、ゲート電極９ａ、９ｂを２層構造とする例について説明したが、これに限らず、例えばゲート電極９ａ、９ｂともに１層構造とした上でゲート電極９ａを構成する膜をアモルファス化する一方、ゲート電極９ｂを構成する膜を結晶化してもよい。また、ゲート電極９ａ、９ｂを３層以上の構造としてもよい。
また、本実施の形態１では、結晶性の異なる例として、アモルファス化した膜と結晶化した膜を例に挙げて説明したが、例えば両方とも結晶化した膜であるが配向性が異なる（結晶構造が異なる）膜をそれぞれｎ型ＭＩＳトランジスタＱ1とｐ型ＭＩＳトランジスタＱ2に使用してもよい。すなわち、ゲート電極９ａを構成する膜のうちゲート絶縁膜５ａに接する膜とゲート電極９ｂを構成する膜のうちゲート絶縁膜５ｂに接する膜の両方を結晶化した膜で形成する一方、両方の膜で配向性の異なる膜を使用してもよい。この場合、本実施の形態１と同様にｎ型ＭＩＳトランジスタＱ1とｐ型ＭＩＳトランジスタＱ2の両方でしきい値電圧を低減することができる。これは、配向性の相違によって仕事関数値に差異が生ずるためである。
また、本実施の形態１では、ゲート電極９ａとしてアモルファス化した窒化タンタル膜６ａとタングステン膜８の積層膜を使用し、ゲート電極９ｂとして結晶化した窒化タンタル膜６ｃとタングステン膜８の積層膜を使用する例について説明したが、これに限らず、例えば窒化タンタル膜６ａ、６ｃの代わりにタングステン（金属）、窒化タングステン、モリブデン、窒化モリブデン、タンタル、ケイ窒化タンタル、窒化チタン、窒化ハフニウムまたは窒化ジルコニウムよりなる膜を使用し、タングステン膜８の代わりにポリシリコン、モリブデンまたはアルミニウムよりなる膜を使用してもよい。
（実施の形態２）
本実施の形態２では、図１に示した構造のｎ型トランジスタＱ1とｐ型ＭＩＳトランジスタＱ2とを前記実施の形態１とは異なる方法で形成する例について説明する。
本実施の形態２では、図１に示した構造のｎ型トランジスタＱ1とｐ型ＭＩＳトランジスタＱ2とを前記実施の形態１とは異なる方法で形成する例について説明する。
図２から図３に示す工程までは前記実施の形態１と同様である。次に、図１１に示すように、絶縁膜５上に窒化タンタル膜６ｃを形成する。窒化タンタル膜６ｃは、例えばＣＶＤ法、スパッタリング法またはＡＬＤ法などを使用して形成することができる。ここで、窒化タンタル膜６ｃは、前記実施の形態１で形成した窒化タンタル膜６ａに比べて膜厚が厚くなっており、１０ｎｍ以上の膜厚を有する。このとき形成される窒化タンタル膜６ｃは、アモルファス化している。
続いて、窒化タンタル膜６ｃ上にスピン塗布法などを使用してレジスト膜（図示せず）を形成する。そして、レジスト膜を露光・現像することによりパターニングする。パターニングは、ｐ型ＭＩＳトランジスタ形成領域にだけレジスト膜が残るようにする。次に、パターニングしたレジスト膜をマスクにしたエッチングにより、ｎ型ＭＩＳトランジスタ形成領域に形成されている窒化タンタル膜６ｃの膜厚を減少させて、膜厚が約０．３ｎｍ以上１０ｎｍ以下の窒化タンタル膜６ａを形成する（図７参照）。
次に、窒化タンタル膜６ａおよび窒化タンタル膜６ｃ上にタングステン膜８を形成した後（図８参照）、フォトリソグラフィ技術およびエッチング技術を使用して図９に示すようなゲート電極９ａ、９ｂを形成する。その後の工程は、前記実施の形態１で説明した場合と同様である。このようにして、図１に示すようなｎ型トランジスタＱ1とｐ型ＭＩＳトランジスタＱ2を形成することができる。
前記実施の形態１によれば、最初に薄い膜厚の窒化タンタル膜６ａを形成した後、ｐ型ＭＩＳトランジスタ形成領域を開口した酸化シリコン膜７を形成する。そして、半導体基板１の主面上に窒化タンタル膜６ｂを形成した後、ｎ型ＭＩＳトランジスタ形成領域に形成されている窒化タンタル膜６ｂ、酸化シリコン膜７を順次除去する。これにより、ｎ型ＭＩＳトランジスタ形成領域に相対的に薄い膜厚の窒化タンタル膜６ａを形成し、ｐ型ＭＩＳトランジスタ形成領域に相対的に厚い膜厚の窒化タンタル膜６ｃ（窒化タンタル膜６ａと窒化タンタル膜６ｂとを合わせた膜）を形成していた。
これに対し、本実施の形態２によれば、最初の厚い膜厚の窒化タンタル膜６ｃを形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、ｎ型ＭＩＳトランジスタ形成領域に形成されている窒化タンタル膜６ｃの膜厚を減少させている。したがって、前記実施の形態１に比べて簡素化した工程でｎ型ＭＩＳトランジスタＱ1とｐ型ＭＩＳトランジスタＱ2を形成することができる。なお、本実施の形態２においても前記実施の形態１で述べたのと同様の効果が得られる。
（実施の形態３）
図１２は、本実施の形態３におけるｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4を示した断面図である。図１２において、ｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4の構成は図１に示したｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2とほぼ同様のため、異なる部分について説明する。
図１２は、本実施の形態３におけるｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4を示した断面図である。図１２において、ｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4の構成は図１に示したｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2とほぼ同様のため、異なる部分について説明する。
図１２に示すｎ型ＭＩＳトランジスタＱ3と図１に示したｎ型ＭＩＳトランジスタＱ1との相違点は、図１に示したｎ型ＭＩＳトランジスタＱ1のゲート電極９ａが窒化タンタル膜６ａとタングステン膜８との積層膜から形成されているのに対し、本実施の形態３におけるｎ型ＭＩＳトランジスタＱ3のゲート電極４０ａが窒化タンタル膜４０より構成されている点である。このゲート電極４０ａを構成する窒化タンタル膜４０は、アモルファス化している。
同様に、本実施の形態３におけるｐ型ＭＩＳトランジスタＱ4と前記実施の形態１におけるｐ型ＭＩＳトランジスタＱ2との相違点も、ｐ型ＭＩＳトランジスタＱ2のゲート電極９ｂが窒化タンタル膜６ｃとタングステン膜８との積層膜から形成されているのに対し、本実施の形態３におけるｐ型ＭＩＳトランジスタＱ4のゲート電極４０ｂが窒化タンタル膜４０より構成されている点である。このゲート電極４０ｂを構成する窒化タンタル膜４０は、結晶化している。また、窒化タンタル膜４０の膜厚は、ゲート電極４０ａ、４０ｂともに同じである。
このように、ゲート電極４０ａはアモルファス化した窒化タンタル膜４０より構成され、ゲート電極４０ｂは結晶化した窒化タンタル膜４０より構成されている、アモルファス化している窒化タンタル膜４０の仕事関数は、結晶化している窒化タンタル膜４０の仕事関数に比べて低くなる。したがって、仕事関数値の低いアモルファス化した膜（シリコンの伝導帯近傍の仕事関数を有する膜）をｎ型ＭＩＳトランジスタＱ3に使用し、仕事関数値の高い結晶化した膜（シリコンの価電子帯近傍の仕事関数を有する膜）をｐ型ＭＩＳトランジスタＱ4に使用することにより、それぞれのＭＩＳトランジスタでしきい値を下げることができる。
本実施の形態３におけるｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
図２から図３に示す工程までは前記実施の形態１と同様である。次に、図１３に示すように、絶縁膜５上に窒化タンタル膜４０を形成する。窒化タンタル膜４０は、アモルファス化しており、例えばＣＶＤ法、スパッタリング法またはＡＬＤ法を使用して形成することができる。
続いて、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用してゲート電極４０ａ、４０ｂおよびゲート絶縁膜５ａ、５ｂを形成する。その後、図１５に示すように、ゲート電極４０ａに整合して低濃度ｎ型不純物拡散領域１０、１１を形成する。低濃度ｎ型不純物拡散領域１０、１１は、イオン注入法により、例えばリンや砒素などのｎ型不純物を半導体基板１内へ導入することにより形成できる。同様に、ゲート電極４０ｂに整合して低濃度ｐ型不純物拡散領域１２、１３を形成する。低濃度ｐ型不純物拡散領域１２、１３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンなどのｐ型不純物を半導体基板１内に導入することにより形成することができる。
次に、半導体基板１の主面上に例えばプラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより、ゲート電極９ａ、９ｂの側壁にサイドウォール１４、１５を形成する。
そして、サイドウォール１４に整合して、半導体基板１内の領域に高濃度ｎ型不純物拡散領域１６、１７を形成する。同様に、サイドウォール１５に整合して、半導体基板１内の領域に高濃度ｐ型不純物拡散領域１８、１９を形成する。
続いて、低濃度ｎ型不純物拡散領域１０、１１、低濃度ｐ型不純物拡散領域１２、１３、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に導入した不純物を活性化するため活性化アニールを行なう。このときの熱処理により、ゲート電極４０ａおよびゲート電極４０ｂを構成する窒化タンタル膜４０が結晶化される。このように本実施の形態３では、ｎ型ＭＩＳトランジスタＱ3のゲート電極４０ａを構成している窒化タンタル膜４０もこの時点では結晶化する。これは、前記実施の形態１の窒化タンタル膜６ａに比べて膜厚が厚くなっており、結晶化しやすくなっているからである。
次に、半導体基板１上にコバルト膜を形成した後、熱処理を施すことにより高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９上にコバルトシリサイド膜２０を形成する。このコバルトシリサイド膜２０は、低抵抗化のために形成される。そして、次に未反応のコバルト膜を除去する。なお、シリサイド膜としてコバルトシリサイド膜２０を形成する例について説明したが、これに限らず例えばチタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
続いて、図１６に示すように、ｎ型ＭＩＳトランジスタＱ3のゲート電極４０ａにシリコンあるいはアルゴンやヘリウムなどの不活性元素を導入する。この元素の導入には、例えばイオン注入法が使用される。このようにゲート電極４０ａに元素を導入することによりゲート電極４０ａを構成している窒化タンタル膜４０の結晶構造が破壊され、アモルファス化する。
その後は、前記実施の形態１で説明したのと同様の工程を経ることにより配線３５が形成される。以上のようにして、本実施の形態３のｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4を形成することができる。
本実施の形態３によれば、ｎ型ＭＩＳトランジスタＱ3のゲート電極４０ａにアモルファス化した窒化タンタル膜４０を使用し、ｐ型ＭＩＳトランジスタＱ4のゲート電極４０ｂの結晶化した窒化タンタル膜４０を使用しているため、ゲート電極４０ａの仕事関数値を相対的に低下させる一方、ゲート電極４０ｂの仕事関数値を相対的に高くすることができる。したがって、ｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4の両方でしきい値電圧を低くすることができる。
また、本実施の形態３では、デュアルメタルゲートのようにｎ型ＭＩＳトランジスタのゲート電極とｐ型ＭＩＳトランジスタのゲート電極を別々に形成せずに一緒に形成するため、ｎ型ＭＩＳトランジスタあるいはｐ型ＭＩＳトランジスタのいずれかのゲート電極／ゲート絶縁膜の清浄度が低下することを抑制できる。したがって、ＭＩＳトランジスタの電気的特性の劣化や歩留まり低下を抑制することができる。
また、本実施の形態３では、ゲート電極４０ａとゲート電極４０ｂとを一つの工程で形成している。このため、デュアルメタルゲートのようにｎ型ＭＩＳトランジスタのゲート電極とｐ型ＭＩＳトランジスタのゲート電極とを別々に形成する場合に比べて工程の簡略化を図ることができる。
なお、本実施の形態３では、低濃度ｎ型不純物拡散領域１０、１１、低濃度ｐ型不純物拡散領域１２、１３、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に導入した不純物を活性化するために行なう活性化アニールの後に、イオン注入法を使用してゲート電極４０ａにシリコンあるいはアルゴンやヘリウムなどの不活性元素を導入していた。しかし、この方法に限らず、例えば上述した活性化アニールを行なう前に、シリコンあるいはアルゴンやヘリウムなどの不活性元素をゲート電極４０ａに導入して、窒化タンタル膜４０をアモルファス化するようにしてもよい。この場合、ゲート電極４０ａに導入された元素により、その後に行なわれる活性化アニールで窒化タンタル膜４０が結晶化されることが抑制され、アモルファス化した状態が維持される。
また、本実施の形態３ではゲート電極４０ａ、４０ｂとして窒化タンタル膜４０を使用する場合について説明したが、これに限らず例えば窒化ハフニウム、窒化ジルコニウム、窒化チタン、窒化タングステンまたは窒化モリブデンなどを使用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態１〜３では、結晶性の異なる例として、アモルファス化した膜と結晶化した膜を例に挙げて説明したが、例えば両方とも結晶化した膜であるが配向性が異なる（結晶構造が異なる）膜をそれぞれｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタに使用してもよい。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ 絶縁膜
５ａ ゲート絶縁膜
５ｂ ゲート絶縁膜
６ａ 窒化タンタル膜
６ｂ 窒化タンタル膜
６ｃ 窒化タンタル膜
７ 酸化シリコン膜
８ タングステン膜
９ａ ゲート電極
９ｂ ゲート電極
１０ 低濃度ｎ型不純物拡散領域
１１ 低濃度ｎ型不純物拡散領域
１２ 低濃度ｐ型不純物拡散領域
１３ 低濃度ｐ型不純物拡散領域
１４ サイドウォール
１５ サイドウォール
１６ 高濃度ｎ型不純物拡散領域
１７ 高濃度ｎ型不純物拡散領域
１８ 高濃度ｐ型不純物拡散領域
１９ 高濃度ｐ型不純物拡散領域
２０ コバルトシリサイド膜
３０ 酸化シリコン膜
３１ コンタクトホール
３２ａ チタン／窒化チタン膜
３２ｂ タングステン膜
３３ プラグ
３４ａ チタン／窒化チタン膜
３４ｂ アルミニウム膜
３４ｃ チタン／窒化チタン膜
３５ 配線
４０ 窒化タンタル膜
４０ａ ゲート電極
４０ｂ ゲート電極
Ｑ1 ｎ型ＭＩＳトランジスタ
Ｑ2 ｐ型ＭＩＳトランジスタ
Ｑ3 ｎ型ＭＩＳトランジスタ
Ｑ4 ｐ型ＭＩＳトランジスタ
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ 絶縁膜
５ａ ゲート絶縁膜
５ｂ ゲート絶縁膜
６ａ 窒化タンタル膜
６ｂ 窒化タンタル膜
６ｃ 窒化タンタル膜
７ 酸化シリコン膜
８ タングステン膜
９ａ ゲート電極
９ｂ ゲート電極
１０ 低濃度ｎ型不純物拡散領域
１１ 低濃度ｎ型不純物拡散領域
１２ 低濃度ｐ型不純物拡散領域
１３ 低濃度ｐ型不純物拡散領域
１４ サイドウォール
１５ サイドウォール
１６ 高濃度ｎ型不純物拡散領域
１７ 高濃度ｎ型不純物拡散領域
１８ 高濃度ｐ型不純物拡散領域
１９ 高濃度ｐ型不純物拡散領域
２０ コバルトシリサイド膜
３０ 酸化シリコン膜
３１ コンタクトホール
３２ａ チタン／窒化チタン膜
３２ｂ タングステン膜
３３ プラグ
３４ａ チタン／窒化チタン膜
３４ｂ アルミニウム膜
３４ｃ チタン／窒化チタン膜
３５ 配線
４０ 窒化タンタル膜
４０ａ ゲート電極
４０ｂ ゲート電極
Ｑ1 ｎ型ＭＩＳトランジスタ
Ｑ2 ｐ型ＭＩＳトランジスタ
Ｑ3 ｎ型ＭＩＳトランジスタ
Ｑ4 ｐ型ＭＩＳトランジスタ
Claims (5)
- （ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を有するｎチャネル型ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を有するｐチャネル型ＭＩＳトランジスタとを備え、
前記第１ゲート電極および前記第２ゲート電極の構成材料は同じ金属または同じ金属化合物である一方、結晶性が異なることを特徴とする半導体装置。 - （ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第１ゲート電極と、
を有するｎチャネル型ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第２ゲート電極と、
を有するｐチャネル型ＭＩＳトランジスタとを備え、
前記第１ゲート電極を構成する膜のうち前記第１ゲート絶縁膜に接する膜と前記第２ゲート電極を構成する膜のうち前記第２ゲート絶縁膜に接する膜とは、同じ金属または同じ金属化合物から構成される膜である一方、結晶性の異なる膜であることを特徴とする半導体装置。 - （ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第１ゲート電極と、
を有するｎチャネル型ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成され、少なくとも２層以上の積層構造をした第２ゲート電極と、
を有するｐチャネル型ＭＩＳトランジスタとを備え、
前記第１ゲート電極を構成する膜のうち前記第１ゲート絶縁膜に接する膜と前記第２ゲート電極を構成する膜のうち前記第２ゲート絶縁膜に接する膜とは、同じ金属または同じ金属化合物から構成された膜厚の異なる膜であるとともに、結晶性の異なる膜であることを特徴とする半導体装置。 - （ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を含むｎチャネル型ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を含むｐチャネル型ＭＩＳトランジスタとを備え、
前記第１ゲート電極はアモルファス化している一方、前記第２ゲート電極は結晶化していることを特徴とする半導体装置。 - （ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にアモルファス化した第１膜厚の第１導体膜を形成する工程と、
（ｃ）前記半導体基板のｐチャネル型ＭＩＳトランジスタ形成領域にさらにアモルファス化した前記第１導体膜を形成することにより、前記ｐチャネル型ＭＩＳトランジスタ形成領域に形成された前記第１導体膜の膜厚を前記第１膜厚より厚い第２膜厚にする工程と、
（ｄ）前記第１導体膜上に第２導体膜を形成する工程と、
（ｅ）前記第１導体膜および前記第２導体膜を選択的にエッチングすることにより、ｎチャネル型ＭＩＳトランジスタ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳトランジスタ形成領域に第２ゲート電極を形成する工程と、
（ｆ）前記第１ゲート電極に含まれる前記第１導体膜をアモルファス化したまま前記第２ゲート電極に含まれる前記第１導体膜を結晶化する温度で前記半導体基板を熱処理する工程とを備えることを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003392697A JP4011014B2 (ja) | 2003-11-21 | 2003-11-21 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|---|---|---|
| JP2007019400A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | Ｍｏｓ構造を有する半導体装置およびその製造方法 |
| JP2013239706A (ja) * | 2012-05-16 | 2013-11-28 | Renesas Electronics Corp | 置換金属ゲートトランジスタおよびその製造方法 |
| JP2014131086A (ja) * | 2014-04-10 | 2014-07-10 | Hitachi High-Technologies Corp | プラズマ処理方法 |
-
2003
- 2003-11-21 JP JP2003392697A patent/JP4011014B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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