TWI469195B - 製造具有低電阻金屬閘極結構之積體電路的方法 - Google Patents

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Description

製造具有低電阻金屬閘極結構之積體電路的方法
本發明係大體關於積體電路，且尤係關於用於製造具有低電阻金屬閘極結構之積體電路的方法。
例如金屬氧化物半導體場效電晶體(MOSFET)或單純為場效電晶體(FET)或MOS電晶體之電晶體係大部分半導體積體電路(IC)的核心建構區塊。FET包含源極和汲極區域，在該源極和汲極區域之間，電流能在受到施加於覆於通道上之閘極電極的偏壓的影響之下流過該通道。IC通常地係使用P通道FET(PMOS電晶體或PFET)和N通道FET(奈米OS電晶體或FET)兩者所形成，然後將該IC稱為互補MOS或CMOS電路。某些半導體IC(例如高效能微處理器)能包含數百萬個FET。針對此種IC，縮減電晶體尺寸以及從而增加電晶體密度在傳統上一直是半導體製造工業中的高度優先考慮。然而，即使在裝置尺寸縮減時，仍必須維持電晶體效能。
在某些積體電路設計中，一直有消除使用 多晶矽閘極電極的需要以改善特徵尺寸縮減之裝置效能。用金屬閘極結構取代多晶矽閘極結構是一種解決方案。通常，金屬閘極結構係形成於FET裝置區域內的溝槽中並且使用鋁或鎢做為金屬填充部分結合功函數金屬層在溝槽中。鋁或鎢金屬填充部分係用作為導電金屬填充以補償(offset)功函數金屬層的極高電阻來降低金屬閘極結構的整體結構。然而，當裝置尺寸變得越小時，係需要具有電阻較低於形成有鋁或鎢金屬填充物之傳統金屬閘極結構的金屬閘極結構。銅呈現其電阻較低於鋁和鎢。不幸的是，銅在沉積於極小溝槽中時典型地會形成具有孔隙(void)的導電金屬填充物。在銅填充物內存在有孔隙會增加金屬閘極結構的電阻且不利地影響所產生之裝置的電性特性。
因此，希望提供製造具有低電阻金屬閘極結構之積體電路的方法。此外，從後續之實施方式和所附申請專利範圍，配合隨附圖式和前述之技術領域和先前技術，本發明之其它期望特徵和特性將變得顯而易見。
在此提供製造具有低電阻金屬閘極結構之積體電路的方法。根據例示實施例，一種製造積體電路之方法包含：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中。該FET區域包含在半導體基板上的層間介電質材料。蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷。該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之 上。形成襯墊覆於該側壁和該凹陷金屬閘極堆疊上以及在該凹陷中定義內部凹洞。形成覆於該襯墊上以及至少部分地填充該內部凹洞之銅層。蝕刻該銅層以暴露出該襯墊之上部，同時在該內部凹洞之底部留下銅部分。在該銅部分上無電沉積銅以填充該內部凹洞之餘留部分。
根據另一例示實施例，提供一種製造積體電路之方法。該方法包含：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中。該FET區域包含在半導體基板上的層間介電質材料。蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷。該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上。形成襯墊覆於該側壁和該凹陷金屬閘極堆疊上以及在該凹陷中定義內部凹洞。沉積銅晶種層覆於該襯墊上。回流該銅晶種層以形成部分地填充該內部凹洞之回流銅晶種層。蝕刻該回流銅晶種層以暴露出該襯墊之上部，同時在該內部凹洞之底部留下銅部分。在該銅部分上無電沉積銅以填充該內部凹洞之餘留部分。
根據另一例示實施例，提供一種製造積體電路之方法，該方法包含：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中。該FET區域包含在半導體基板上的層間介電質材料。蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷。該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上。形成襯墊覆於該側壁和該凹陷金屬閘 極堆疊上以及在該凹陷中定義內部凹洞。用銅填充該內部凹洞以定義銅填充物。蝕刻該銅填充物以暴露出該襯墊之上部，同時在該內部凹洞之底部留下銅部分。在該銅部分上無電沉積銅以填充該內部凹洞之餘留部分。
10‧‧‧積體電路(IC)
12‧‧‧金屬閘極結構
14‧‧‧半導體基板
16‧‧‧場效電晶體(FET)區域
18‧‧‧層間介電質(ILD)材料
20‧‧‧間隔物
22‧‧‧間隔物
24‧‧‧FET溝槽
26‧‧‧金屬閘極堆疊
28‧‧‧介面層
30‧‧‧介電層
32‧‧‧牆襯面
34‧‧‧蓋層
36‧‧‧蝕刻停止層
38‧‧‧第一功函數層
40‧‧‧第二功函數層
42‧‧‧濕潤層
43‧‧‧鋁或鎢填充物
44‧‧‧剩餘部分
46‧‧‧上方表面
48‧‧‧凹陷金屬閘極堆疊
50‧‧‧凹陷
52‧‧‧上方區段
53‧‧‧上部
54‧‧‧下部
56‧‧‧襯墊形成材料
58‧‧‧襯墊
60‧‧‧內部凹洞
62‧‧‧阻障層
64‧‧‧雙向箭頭
66‧‧‧成核層
68‧‧‧雙向箭頭
70‧‧‧導電層
71‧‧‧銅導電填充物
72‧‧‧雙向箭頭
74‧‧‧銅晶種層
76‧‧‧上部
78‧‧‧底部
80‧‧‧回流銅晶種層
82‧‧‧銅之一部分
84‧‧‧餘留部分
86‧‧‧退火銅
88‧‧‧銅填充物
89‧‧‧間隙或孔隙
以下將配合隨附圖式描述本發明，其中相同的元件符號表示類似的元件。
第1至7E圖係根據各種實施例圖示製造具有低電阻裝置接觸之積體電路的方法。第1至7E圖是圖示積體電路在其製造的各階段期間之剖面圖。
下列實施方式在本質上係僅為例示性且並非意圖限制本發明或本發明之應用和用途。此外，無意受到上述之先前技術或下列之實施方式中所提之任何理論所限制。
在此所考慮之各種實施例係關於製造具有低電阻金屬閘極結構之積體電路的方法。在製造積體電路(IC)的中間階段期間，金屬閘極堆疊係形成在FET溝槽中，該FET溝槽形成在FET區域中。FET區域包含在半導體基板上的層間介電質材料。金屬閘極堆疊係被蝕刻以形成凹陷金屬閘極堆疊和凹陷。該凹陷係藉由FET區域中的側壁定義並且沿著FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上。襯墊係形成覆於側壁和凹陷金屬閘極堆疊 上並且在凹陷中定義內部凹洞。在例示實施例中，襯墊包含至少一阻障層，該阻障層有助於避免銅遷移(migration)穿過該襯墊。銅層係形成覆於襯墊上並至少部分地填充內部凹洞。銅層係被蝕刻以從襯墊之上部移除銅，從而暴露該襯墊之上部，同時留下一些銅在內部凹洞之底部。在例示實施例中，襯墊之上部實質上沒有銅。然後，將銅無電沉積在底部的銅上，以利用銅填充內部凹洞的剩餘部分。因為當銅無電沉積時，襯墊之上部實質上沒有銅，所以銅實質上從內部凹洞之底部至頂端朝一個方向生長以形成實質上無孔隙的銅填充物，而不是朝多個競爭(competing)方向生長銅，例如從內部凹洞之底部以及襯墊之上部二者，這可能會在銅填充物中形成受限空間或孔隙。因此，實質上無孔隙的銅填充物係實質上實心、高度導電的銅填充物，其和凹陷金屬閘極堆疊一起有效地作用為極低電阻的金屬閘極結構。
第1至7E圖係根據各種實施例圖示製造包含形成金屬閘極結構12之IC 10的方法。所描述之製程步驟、程序和材料係僅被視為例示性實施例以對該技術領域中具有通常知識者說明實施本發明之方法，本發明係不受限於這些例示性實施例。製造IC的各種步驟係為已知，故為求簡潔，許多傳統步驟在此將僅大略提及或完全省略而不提供已知的製程細節。
第1圖根據例示實施例以剖面圖圖示在製造之中間階段的IC 10之一部分。IC 10包含半導體基板 14，在該半導體基板14上可形成淺溝槽隔離(STI)結構、源極/汲極區域、源極/汲極延伸區域、閘極介電質、接觸件、間隔物、虛設閘極圖案(dummy gate pattern)、硬遮罩層和其他特徵。半導體基板14係典型為矽晶圓且包含該技術領域中習知用以定義場效電晶體(FET)區域16的各種摻雜組構，該場效電晶體區域可以是N通道場效電晶體(NFET)區域或P通道場效電晶體(PFET)區域。半導體基板14也可包含其他基本半導體材料，例如鍺或矽鍺合金。或者，半導體基板14可包含化合物半導體，例如碳化矽、砷化鎵、砷化銦或磷化銦。再者，半導體基板14可視需要地包含磊晶層(epi層)(其可受到應變用於增強效能)及/或可包含絕緣體上覆矽(SOI)結構。如圖所示，層間介電質(ILD)材料18係藉由化學氣相沉積(CVD)、高密度電漿CVD、旋塗(spin-on)、濺鍍(sputtering)或任何其他該技術領域中具有通常知識者習知的方法形成在半導體基板14上。ILD材料18可包含氧化矽、氧氮化矽、或低介電常數材料。
在例示實施例中，間隔物20和22係設置在ILD材料18中且一起定義FET溝槽24，其可用於NFET裝置或PFET裝置。典型地，FET溝槽24可藉由形成虛設閘極圖案在半導體基板14上、形成間隔物20和22在該虛設閘極圖案上、沉積和平坦化ILD材料層18、以及移除該虛設閘極圖案而形成。
金屬閘極堆疊26係形成在FET溝槽24中。金屬閘極堆疊26可以是用於NFET裝置或PFET裝置，且 包含各種層，例如介電質層、功函數(work function)金屬層、蝕刻停止層、蓋層(capping layer)和濕潤層(wetting layer)。第1圖所示之金屬閘極堆疊26係一種可能的金屬閘極堆疊組構的範例，本發明並不受限於此範例且該技術領域中習知的其他金屬閘極堆疊組構係在此發明的範圍內。如圖所示，金屬閘極堆疊26包含形成在半導體基板14之上的介面層28。介面層28可以是例如由氧化物組成，例如氧化矽或氧氮化矽。介面層28可以使用任何沉積製程沉積，例如CVD製程、熱氧化製程或濕化學氧化製程。在例示實施例中，介面層28具有大約0.1至大約3奈米(nm)的厚度。
高介電常數(高k)絕緣體材料之介電層30係藉由原子層沉積(ALD)製程、CVD製程等等沉積覆於介面層28和FET溝槽24之牆襯面(wall lining)32上。在例示實施例中，介電層30具有0.1至大約3奈米的厚度且高介電常數絕緣體材料包含氧化鉿、矽酸鉿、氧化鋯或氧化鉿鋁。
如圖所示，氮化鈦(TiN)之蓋層34和氮化鉭(TaN)之蝕刻停止層36係藉由ALD製程等等沉積覆於介電層30上。在例示實施例中，利用蝕刻停止層36，第一及/或第二功函數層38和40係使用沉積製程，例如物理氣相沉積(PVD)製程、CVD製程、ALD製程等等，以及蝕刻製程(例如乾蝕刻製程)而形成覆於該蝕刻停止層36上。依據裝置所需要的功能，金屬閘極堆疊26可包含第一和第二 功函數層38和40之其中一者或兩者。在一個範例中，第一及/或第二功函數層38和40對應地具有大約0.5至大約10奈米的厚度。在例示實施例中，若第一或第二功函數層38或40是P型功函數金屬，則該層38或40包含TiN，或者若第一或第二功函數層38或40是N型功函數金屬，則該層38或40包含TiAl、TiAlC、TiC、TaC、TaAl、TaAlC、TaAlN、或TiAlCN。
濕潤層42係例如藉由PVD製程等等沉積覆於第一及/或第二功函數層38和40上。濕潤層42有助於促進鋁和相鄰的功函數層38或40之間的黏著。在例示實施例中，濕潤層42是Ti(例如用於鋁金屬閘極)或TiN或WN(用於鎢金屬閘極)，且具有大約0.5至大約6奈米的厚度。覆於濕潤層42上，鋁或鎢填充物43係使用例如CVD製程等等沉積在FET溝槽24之剩餘部分44中。在例示實施例中，鋁或鎢填充物43具有大約20至大約300奈米的厚度。接著，FET區域16之上方表面46係藉由化學機械平坦化(CMP)製程而被平坦化。
第2至3圖根據例示實施例以剖面圖說明在進一步先進製造階段中的IC 10之一部分。藉由透過乾蝕刻、濕蝕刻或兩者結合之蝕刻製程移除金屬閘極堆疊26之上部而使該金屬閘極堆疊26凹陷以形成凹陷金屬閘極堆疊48和凹陷50，該凹陷50係沿著FET溝槽24之上方區段52而設置在該凹陷金屬閘極堆疊48之上。典型製程係使用RIE(反應性離子蝕刻)以使金屬閘極凹陷，接著藉由 濕清洗來移除殘餘物。如圖所示，間隔物20之牆襯面32的上部53係在蝕刻製程期間被稍微側向地回蝕(etched back)使得凹陷50稍微比FET溝槽24之下部54寬。襯墊形成材料56係沉積覆於FET區域16之上方表面46、間隔物20之上部53、和凹陷金屬閘極堆疊48上以定義設在凹陷50中的襯墊58。如圖所示，襯墊58係直接形成在上部53和凹陷金屬閘極堆疊48上並且定義凹陷50中的內部凹洞60。
第4A和4B圖係根據各種例示實施例在第3圖中沿著單向箭頭4所指之區域所描繪之其中一個襯墊58的放大圖。參考第3和4A圖，在例示實施例中，襯墊58包含至少一阻障層62，該阻障層62實質上避免銅遷移通過襯墊58。在一個範例中，阻障層62係由氮化鈦(TiN)形成。在另一個範例中，阻障層62係由氮化鉭(TaN)形成。阻障層62可藉由使用CVD製程或原子層沉積(ALD)製程沉積TiN或TaN覆於上部53和凹陷金屬閘極堆疊48上而形成。在例示實施例中，阻障層62具有從大約1至大約10奈米的厚度(由雙向箭頭64所指)，例如大約2至大約4奈米，例如大約3奈米。
在例示實施例中，成核層66係沉積在覆於上部53和凹陷金屬閘極堆疊48上之阻障層62上。成核層66有助於促進銅和襯墊58之間的接合。在例示實施例中，成核層66係由鎢(W)及/或釕(Ru)形成。在一個範例中，成核層66係藉由使用CVD製程或ALD製程沉積鎢及/或 釕於阻障層62上而形成。在例示實施例中，成核層66具有從大約1至大約10奈米的厚度(由雙向箭頭68所指)，例如大約1至大約3奈米，例如大約2奈米。
參考第3和4B圖，在例示實施例中，除了阻障層62和成核層66外，襯墊58也可包含導電層70。導電層70係用於降低銅導電填充物71(見第5E、6F和7E圖)和凹陷金屬閘極堆疊48之間的電阻。在例示實施例中，導電層70係藉由在沉積阻障層62之前沉積實質上純的鈦直接地覆於上部53和凹陷金屬閘極堆疊48上而形成。如在此所使用者，用語「實質上純的鈦」意指具有不超過大約2%雜質的鈦。在一個範例中，導電層70係利用PVD製程藉由沉積實質上純的鈦而形成。在例示實施例中，導電層70從大約1至大約10奈米的厚度(由雙向箭頭72所指)，例如大約4至大約6奈米，例如大約5奈米。
第5A至5E圖根據例示實施例以剖面圖說明在進一步先進製造階段中的IC 10的一部分。製程繼續如第5A圖所示，藉由沉積銅晶種層74於襯墊形成材料56上面。因此，銅晶種層74係沉積於內部凹洞60之內的襯墊58上面以及沉積於覆於FET區域16之上方表面46上的襯墊形成材料56上面。在一個範例中，銅晶種層74係使用PVD或CVD製程沉積。在例示實施例中，銅晶種層74具有從大約1至大約10奈米的整體厚度。應注意到，如第5A圖所示，雖然銅晶種層74為極薄層，但銅的沉積會因為材料的增長(buildup)而實質上在鄰接上方表面46橫向地 窄化凹陷50，使得後續要使用傳統製程將銅填充內部凹洞60而不形成有空隙變得相當有挑戰性。
參考第5B圖，銅晶種層74係被回流(reflow)而將位在上方表面46上方以及襯墊58之上部76上之襯墊形成材料56上方的某些銅重新分佈(redistribute)至內部凹洞60的底部78，以形成回流銅晶種層80。如圖所示，回流銅晶種層80係部分地填充內部凹洞60。在例示實施例中，回流銅晶種層80係藉由暴露銅晶種層74於大約200℃至大約300℃的溫度大約30秒至大約15分鐘而形成。
製程係藉由使用蝕刻製程蝕刻回流銅晶種層80而繼續，如第5C圖所示。濕蝕刻為較佳的原因是因為銅較容易藉由化學製程移除。濕蝕刻之一個範例係以大約1：1.5：26的比例使用NH4 OH：H2 O2 ：H2 O在大約25℃至大約60℃持續大約1至大約10分鐘。另一個範例係在大約室溫的溫度下使用非常稀釋的HCl。第三範例係在銅被含有氧化劑(例如過氧化物)的化學組成氧化之後以大約60℃的溫度使用大約1%的檸檬酸。在例示實施例中，在蝕刻之後，襯墊58之上部76係被暴露而實質上沒有銅，同時銅之一部分82則餘留在內部凹洞60之底部78。在凹陷之後，底部78可能具有大約2至大約20奈米的銅餘留(定義出部分82的厚度)在底部78中。
也參考第5D圖，在例示實施例中，然後藉由將FET區域16暴露於無電沉積溶液中而無電沉積銅，該無電沉積溶液僅在FET區域16中已經存在有銅的範圍 (area)內沉積和生長銅。如圖所示，銅係沉積在位在底部78(見第5C圖)的銅之一部分82上並向上生長以填充內部凹洞60之餘留部分84而形成銅導電填充物71。因為銅在FET區域16暴露於無電沉積溶液時僅存在內部凹洞60之底部78，所以銅實質上從該內部凹洞60之底部78朝單一方向向上生長以填充內部凹洞60，使得銅導電填充物71實質上無空隙。
銅的無電沉積溶液係廣為人知且典型包括，例如，銅離子源、還原劑和錯合劑及/或鉗合劑。在例示實施例中，無電沉積程序以從大約20至大約100℃的溫度用無電沉積溶液進行，且持續一段足以讓銅回填凹陷50之內部凹洞60的時間。
在例示實施例中，製程繼續如第5E圖所示，藉由退火銅導電填充物71以形成退火銅86。在一個範例中，銅導電填充物71係藉由暴露該銅導電填充物71於大約100至大約400℃之溫度持續大約15分鐘至大約2小時來進行退火。接著，覆於上方表面46上之襯墊形成材料56、最上部的襯墊58和設置鄰接於該最上部的襯墊58的任何多餘的退火銅86係利用CMP製程移除以完成金屬閘極結構12的製造。
第6A至6F圖根據另一例示實施例以剖面圖圖示在如第3圖所示之製造階段之後，進一步先進製造階段中的IC 10的一部分。製程繼續如第6A圖所示，藉由如上參考第5A圖所述之沉積銅晶種層54於襯墊形成材料 56之上。因此，銅晶種層74係沉積於內部凹洞60內之襯墊58之上以及沉積於覆於FET區域16之上方表面46上的襯墊形成材料56之上。
參考第6B圖，製程藉由沉積一層銅在銅晶種層74上以形成填充內部凹洞60之銅填充物88而繼續。如圖所示，如果凹陷50非常窄及/或具有極高的長寬比，則特別有可能在銅填充物88中形成間隙或孔隙89。在例示實施例中，該層銅係使用電鍍製程或物理氣相沉積(PVD)製程沉積在銅晶種層74上。
參考第6C和6D圖，沉積在覆於上方表面46上之襯墊形成材料56之上的銅係經由CMP製程移除，而銅填充物88係使用已知乾或濕蝕刻製程蝕刻。在例示實施例中，在蝕刻之後，襯墊58之上部76係被暴露並且實質沒有銅，同時銅之一部分82餘留在內部凹洞60之底部78中。如圖所示，銅填充物88中存在之孔隙89係在蝕刻之後被移除，使得在內部凹洞60之底部78中的銅之一部分82實質實心。
參考第6D和6E圖，在例示實施例中以及如第5C和5D圖所討論者，銅係藉由將FET區域16暴露於無電沉積溶液而被無電沉積，該無電沉積溶液係僅在該FET區域16中已經存在有銅之範圍中沉積和生長銅。如圖所示，銅係沉積在底部78之銅之一部分82上並向上生長(見第6D圖)以填充內部凹洞60之餘留部分84而形成實質上無孔隙的銅導電填充物71。
在例示實施例中，製程係繼續如第6F圖所示且如上參考第5E圖所討論者，藉由退火銅導電填充物71以形成退火銅86。接著，覆於FET區域16之上方表面46上之襯墊形成材料56、最上部的襯墊58和設置鄰接於該最上部的襯墊58的任何多餘的退火銅86係利用CMP製程移除以完成金屬閘極結構12的製造。
第7A至7F圖根據另一例示實施例以剖面圖圖示在如第3圖所示之製造階段之後，進一步先進製造階段中的IC 10的一部分。製程相似地如第6A-6F圖所示之例示實施例繼續而無如第6A圖所示之銅晶種層74的沉積。相反地，如第7A圖所示，一層銅係直接地沉積在包含襯墊58之襯墊形成材料56上以形成填充內部凹洞60之銅填充物88。如圖所示，如果凹陷50非常窄及/或具有極高的長寬比，則特別有可能在銅填充物88中形成間隙或孔隙89。
參考第7B和7C圖，沉積在覆於FET區域16之上方表面46上之襯墊形成材料56之上的銅係經由CMP製程移除，且銅填充物88係使用已知乾或濕蝕刻製程蝕刻。在例示實施例中，在蝕刻之後，襯墊58之上部76係被暴露並且實質沒有銅，同時銅之一部分82餘留在內部凹洞60之底部78中。如圖所示，銅填充物88中存在之孔隙89係在蝕刻之後被移除，使得在內部凹洞60之底部78中的銅之一部分82實質實心。
參考第7C和7D圖，在例示實施例中以及 如上所討論者，之後銅係藉由將FET區域16暴露於無電沉積溶液而被無電沉積，該無電沉積溶液係僅在該FET區域16中已經存在有銅之範圍中沉積和生長銅。如圖所示，銅係沉積在底部78之銅之一部分82上並向上生長(見第7C圖)以填充內部凹洞60之餘留部分84而形成實質上無孔隙的銅導電填充物71。
在例示實施例中，製程係繼續如第7E圖所示且如上參考第5E圖所討論者，藉由退火銅導電填充物71以形成退火銅86。接著，覆於FET區域16之上方表面46上之襯墊形成材料56、最上部的襯墊58和設置鄰接於該最上部的襯墊58的任何多餘的退火銅86係利用CMP製程移除以完成金屬閘極結構12的製造。
因此，已經描述用於製造具有低電阻金屬閘極結構之積體電路的方法。在製造積體電路之中間階段期間，金屬閘極堆疊係形成在FET溝槽中，該FET溝槽形成在FET區域中。金屬閘極堆疊係被蝕刻而形成凹陷金屬閘極堆疊和凹陷。凹陷係藉由FET區域中的側壁定義並且沿著凹陷金屬閘極堆疊之上的FET溝槽之上方區段而設置。襯墊係形成覆於側壁和凹陷金屬閘極堆疊上並且在凹陷中定義內部凹洞。銅層係形成覆於襯墊上並且至少部分地填充內部凹洞。銅層係被蝕刻以由襯墊之上部移除銅，從而暴露襯墊之上部，同時在內部凹洞之底部中留下某些銅。然後將銅無電沉積在底部的銅上以將銅填充於內部凹洞之餘留部分而形成實質上無孔隙的銅填充物，其連同凹 陷金屬閘極堆疊一起作用為極低電阻的金屬閘極結構。
雖然已在本發明之上述實施方式中提出至少一個例示實施例，但應了解到，例示實施例僅為範例，且無意以任何方式限制本發明之範圍、應用性或組構。相反地，前述實施方式將提供該技術領域中具有通常知識者用於實施本發明之例示實施例的方便藍圖。應了解到，在不脫離如所附申請專利範圍中所提出之本發明的範圍下，可對例示實施例中所述之功能和配置做出各種改變。
10‧‧‧積體電路(IC)
12‧‧‧金屬閘極結構
14‧‧‧半導體基板
16‧‧‧場效電晶體(FET)區域
18‧‧‧層間介電質(ILD)材料
20‧‧‧間隔物
22‧‧‧間隔物
28‧‧‧介面層
30‧‧‧介電層
32‧‧‧牆襯面
36‧‧‧蝕刻停止層
38‧‧‧第一功函數層
40‧‧‧第二功函數層
42‧‧‧濕潤層
43‧‧‧鋁或鎢填充物
46‧‧‧上方表面
48‧‧‧凹陷金屬閘極堆疊
50‧‧‧凹陷
54‧‧‧下部
56‧‧‧襯墊形成材料
58‧‧‧襯墊
60‧‧‧內部凹洞
71‧‧‧銅導電填充物
86‧‧‧退火銅

Claims (20)

  1. 一種製造積體電路之方法，該方法包括：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中，該FET區域包括在半導體基板上的層間介電質材料；蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷，該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上；形成襯墊覆於該側壁和該凹陷金屬閘極堆疊上以及在該凹陷中定義內部凹洞；形成覆於該襯墊上以及至少部分地填充該內部凹洞之銅層；蝕刻該銅層以暴露出該襯墊之上部，並且留下銅部分設置在該內部凹洞之底部；以及在該銅部分上無電沉積銅，以填充該內部凹洞之餘留部分。
  2. 如申請專利範圍第1項所述之方法，其中，形成該襯墊包括沉積阻障層覆於該側壁和該凹陷金屬閘極堆疊上，以及其中該阻障層包括氮化鈦及/或氮化鉭。
  3. 如申請專利範圍第2項所述之方法，其中，沉積該阻障層包括使用化學氣相沉積製程或原子層沉積製程形成該阻障層。
  4. 如申請專利範圍第2項所述之方法，其中，形成該襯 墊包括沉積實質上純的鈦覆於該側壁和該凹陷金屬閘極堆疊上以形成導電層，以及其中沉積該阻障層包括沉積該阻障層覆於該導電層上。
  5. 如申請專利範圍第4項所述之方法，其中，沉積該實質上純的鈦包括使用物理氣相沉積製程形成該導電層。
  6. 如申請專利範圍第2項所述之方法，其中，形成該襯墊包括沉積成核層覆於該阻障層上，以及其中該成核層包括鎢及/或釕。
  7. 如申請專利範圍第6項所述之方法，其中，沉積該成核層包括使用化學氣相沉積製程或原子層沉積製程形成該成核層。
  8. 如申請專利範圍第1項所述之方法，其中，蝕刻該銅層包括使用濕及/或乾蝕刻製程蝕刻該銅層。
  9. 如申請專利範圍第1項所述之方法，其中，蝕刻該銅層包括形成具有大約2奈米至大約20奈米厚度的該銅部分。
  10. 如申請專利範圍第1項所述之方法，復包括：在無電沉積銅之後對設置在該內部凹洞中的銅進行退火以形成經退火的銅。
  11. 如申請專利範圍第10項所述之方法，其中，對銅進行退火包括將設置在該內部凹洞中的銅暴露於大約100℃至大約400℃的溫度。
  12. 如申請專利範圍第11項所述之方法，其中，對銅進行 退火包括將設置在該內部凹洞中的銅暴露於該溫度大約30分鐘至大約2小時的時間。
  13. 如申請專利範圍第12項所述之方法，復包括：使用化學機械平坦化製程移除該襯墊之最上部以及設置在鄰接該襯墊之該最上部之該經退火的銅的多餘部分。
  14. 一種製造積體電路之方法，該方法包括：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中，該FET區域包括在半導體基板上的層間介電質材料；蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷，該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上；形成襯墊覆於該側壁和該凹陷金屬閘極堆疊上以及在該凹陷中定義內部凹洞；沉積銅晶種層覆於該襯墊上；回流該銅晶種層以形成部分地填充該內部凹洞之經回流的銅晶種層；蝕刻該經回流的銅晶種層以暴露出該襯墊之上部，並且留下銅部分設置在該內部凹洞之底部；以及在該銅部分上無電沉積銅，以填充該內部凹洞之餘留部分。
  15. 如申請專利範圍第14項所述之方法，其中，回流該銅 晶種層包括暴露該銅晶種層於大約200℃至大約300℃之溫度。
  16. 如申請專利範圍第15項所述之方法，其中，回流該銅晶種層包括暴露該銅晶種層於該溫度大約30秒至大約15分鐘的時間。
  17. 一種製造積體電路之方法，該方法包括：形成金屬閘極堆疊在FET溝槽中，該FET溝槽形成在FET區域中，該FET區域包括在半導體基板上的層間介電質材料；蝕刻該金屬閘極堆疊以形成凹陷金屬閘極堆疊和凹陷，該凹陷係藉由該FET區域中的側壁定義並且沿著該FET溝槽的上方區段設置在該凹陷金屬閘極堆疊之上；形成襯墊覆於該側壁和該凹陷金屬閘極堆疊上以及在該凹陷中定義內部凹洞；以銅填充該內部凹洞，以定義銅填充物；蝕刻該銅填充物以暴露出該襯墊之上部，並且留下銅部分設置在該內部凹洞之底部；以及在該銅部分上無電沉積銅，以填充該內部凹洞之餘留部分。
  18. 如申請專利範圍第17項所述之方法，其中，填充該內部凹洞包括：沉積銅晶種層覆於該襯墊上；回流該銅晶種層以形成部分地填充該內部凹洞之 經回流的銅晶種層；以及沉積銅在該經回流的銅晶種層上以形成該銅填充物。
  19. 如申請專利範圍第17項所述之方法，其中，填充該內部凹洞包括：直接在該襯墊上沉積銅以形成該銅填充物。
  20. 如申請專利範圍第17項所述之方法，其中，填充該內部凹洞包括：使用電鍍製程或物理氣相沉積製程沉積銅覆於該襯墊上。
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