CN103854990A - 制造具有低电阻金属栅极结构的集成电路的方法 - Google Patents
制造具有低电阻金属栅极结构的集成电路的方法 Download PDFInfo
- Publication number
- CN103854990A CN103854990A CN201310629108.2A CN201310629108A CN103854990A CN 103854990 A CN103854990 A CN 103854990A CN 201310629108 A CN201310629108 A CN 201310629108A CN 103854990 A CN103854990 A CN 103854990A
- Authority
- CN
- China
- Prior art keywords
- copper
- metal gate
- depression
- liner
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 99
- 239000002184 metal Substances 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims abstract description 92
- 229910052802 copper Inorganic materials 0.000 claims abstract description 163
- 239000010949 copper Substances 0.000 claims abstract description 163
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 158
- 239000010410 layer Substances 0.000 claims description 129
- 238000000151 deposition Methods 0.000 claims description 43
- 230000008021 deposition Effects 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 43
- 238000012545 processing Methods 0.000 claims description 38
- 239000013078 crystal Substances 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 28
- 239000000945 filler Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 20
- 235000007164 Oryza sativa Nutrition 0.000 claims description 18
- 150000001879 copper Chemical class 0.000 claims description 18
- 235000009566 rice Nutrition 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 238000005240 physical vapour deposition Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000010992 reflux Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 2
- 240000007594 Oryza sativa Species 0.000 claims 1
- 241000209094 Oryza Species 0.000 description 17
- 239000011231 conductive filler Substances 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 239000004411 aluminium Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 230000005669 field effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000906 Bronze Inorganic materials 0.000 description 3
- 239000010974 bronze Substances 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011435 rock Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 241000196324 Embryophyta Species 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 241001124569 Lycaenidae Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004490 TaAl Inorganic materials 0.000 description 1
- -1 TaAlC Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- 229910034327 TiC Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 238000012993 chemical processing Methods 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 235000014987 copper Nutrition 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 150000002978 peroxides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供制造具有低电阻金属栅极结构的集成电路的方法。一种方法包含形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中。蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷。该凹陷借由该FET区域中的侧壁定义并且设置在该凹陷金属栅极堆叠之上。形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞。形成覆于该衬垫上以及至少部分地填充该内部凹洞的铜层。蚀刻该铜层以暴露出该衬垫的上部，同时在该内部凹洞的底部留下铜部分。在该铜部分上无电沉积铜以填充该内部凹洞的余留部分。
Description
技术领域
本发明大体关于集成电路，且尤关于用于制造具有低电阻金属栅极结构的集成电路的方法。
背景技术
例如金属氧化物半导体场效晶体管(MOSFET)或单纯为场效晶体管(FET)或MOS晶体管的晶体管是大部分半导体集成电路(IC)的核心建构区块。FET包含源极和漏极区域，在该源极和漏极区域之间，电流能在受到施加于覆于沟道上的栅极电极的偏压的影响之下流过该沟道。IC通常地使用P沟道FET(PMOS晶体管或PFET)和N沟道FET(奈米OS晶体管或FET)两者所形成，然后将该IC称为互补MOS或CMOS电路。某些半导体IC(例如高效能微处理器)能包含数百万个FET。针对此种IC，缩减晶体管尺寸以及从而增加晶体管密度在传统上一直是半导体制造工业中的高度优先考虑。然而，即使在装置尺寸缩减时，仍必须维持晶体管效能。
在某些集成电路设计中，一直有消除使用多晶硅栅极电极的需要以改善特征尺寸缩减的装置效能。用金属栅极结构取代多晶硅栅极结构是一种解决方案。通常，金属栅极结构是形成于FET装置区域内的沟槽中并且使用铝或钨做为金属填充部分结合功函数金属层在沟槽中。铝或钨金属填充部分用作为导电金属填充以补偿(offset)功函数金属层的极高电阻来降低金属栅极结构的整体结构。然而，当装置尺寸变得越小时，需要具有电阻较低于形成有铝或钨金属填充物的传统金属栅极结构的金属栅极结构。铜呈现其电阻较低于铝和钨。不幸的是，铜在沉积于极小沟槽中时典型地会形成具有孔隙(void)的导电金属填充物。在铜填充物内存在有孔隙会增加金属栅极结构的电阻且不利地影响所产生的装置的电性特性。
因此，希望提供制造具有低电阻金属栅极结构的集成电路的方法。此外，从后续的实施方式和权利要求，配合随附图式和前述的技术领域和先前技术，本发明的其它期望特征和特性将变得显而易见。
发明内容
在此提供制造具有低电阻金属栅极结构的集成电路的方法。根据例示实施例，一种制造集成电路的方法包含：形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中。该FET区域包含在半导体基板上的层间介电质材料。蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷。该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上。形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞。形成覆于该衬垫上以及至少部分地填充该内部凹洞的铜层。蚀刻该铜层以暴露出该衬垫的上部，同时在该内部凹洞的底部留下铜部分。在该铜部分上无电沉积铜以填充该内部凹洞的余留部分。
根据另一例示实施例，提供一种制造集成电路的方法。该方法包含：形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中。该FET区域包含在半导体基板上的层间介电质材料。蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷。该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上。形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞。沉积铜晶种层覆于该衬垫上。回流该铜晶种层以形成部分地填充该内部凹洞的回流铜晶种层。蚀刻该回流铜晶种层以暴露出该衬垫的上部，同时在该内部凹洞的底部留下铜部分。在该铜部分上无电沉积铜以填充该内部凹洞的余留部分。
根据另一例示实施例，提供一种制造集成电路的方法，该方法包含：形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中。该FET区域包含在半导体基板上的层间介电质材料。蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷。该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上。形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞。用铜填充该内部凹洞以定义铜填充物。蚀刻该铜填充物以暴露出该衬垫的上部，同时在该内部凹洞的底部留下铜部分。在该铜部分上无电沉积铜以填充该内部凹洞的余留部分。
附图说明
以下将配合随附图式描述本发明，其中相同的组件符号表示类似的组件。
第1至7E图根据各种实施例图标制造具有低电阻装置接触的集成电路的方法。第1至7E图是图标集成电路在其制造的各阶段期间的剖面图。
符号说明
10 集成电路(IC) 12金属栅极结构
14 半导体基板 16场效晶体管(FET)区域
18 层间介电质(ILD)材料 20间隔物
22 间隔物 24FET沟槽
26 金属栅极堆叠 28接口层
30 介电层 32墙衬面
34 盖层 36蚀刻停止层
38 第一功函数层 40第二功函数层
42 湿润层 43铝或钨填充物
44 剩余部分 46上方表面
48 凹陷金属栅极堆叠 50凹陷
52 上方区段 53上部
54 下部 56衬垫形成材料
58 衬垫 60内部凹洞
62 阻障层 64双向箭头
66 成核层 68双向箭头
70 导电层 71铜导电填充物
72 双向箭头 74铜晶种层
76 上部 78底部
80 回流铜晶种层 82铜的一部分
84 余留部分 86 退火铜
88 铜填充物 89 间隙或孔隙。
具体实施方式
下列实施方式在本质上仅为例示性且并非意图限制本发明或本发明的应用和用途。此外，无意受到上述的先前技术或下列的实施方式中所提的任何理论所限制。
在此所考虑的各种实施例是关于制造具有低电阻金属栅极结构的集成电路的方法。在制造集成电路(IC)的中间阶段期间，金属栅极堆叠形成在FET沟槽中，该FET沟槽形成在FET区域中。FET区域包含在半导体基板上的层间介电质材料。金属栅极堆叠被蚀刻以形成凹陷金属栅极堆叠和凹陷。该凹陷借由FET区域中的侧壁定义并且沿着FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上。衬垫形成覆于侧壁和凹陷金属栅极堆叠上并且在凹陷中定义内部凹洞。在例示实施例中，衬垫包含至少一阻障层，该阻障层有助于避免铜迁移(migration)穿过该衬垫。铜层形成覆于衬垫上并至少部分地填充内部凹洞。铜层被蚀刻以从衬垫的上部移除铜，从而暴露该衬垫的上部，同时留下一些铜在内部凹洞的底部。在例示实施例中，衬垫的上部实质上没有铜。然后，将铜无电沉积在底部的铜上，以利用铜填充内部凹洞的剩余部分。因为当铜无电沉积时，衬垫的上部实质上没有铜，所以铜实质上从内部凹洞的底部至顶端朝一个方向生长以形成实质上无孔隙的铜填充物，而不是朝多个竞争(competing)方向生长铜，例如从内部凹洞的底部以及衬垫的上部二者，这可能会在铜填充物中形成受限空间或孔隙。因此，实质上无孔隙的铜填充物是实质上实心、高度导电的铜填充物，其和凹陷金属栅极堆叠一起有效地作用为极低电阻的金属栅极结构。
第1至7E图根据各种实施例图标制造包含形成金属栅极结构12的IC10的方法。所描述的制程步骤、程序和材料仅被视为例示性实施例以对该技术领域中具有通常知识者说明实施本发明的方法，本发明不受限于这些例示性实施例。制造IC的各种步骤为已知，故为求简洁，许多传统步骤在此将仅大略提及或完全省略而不提供已知的制程细节。
第1图根据例示实施例以剖面图图标在制造的中间阶段的IC10的一部分。IC10包含半导体基板14，在该半导体基板14上可形成浅沟槽隔离(STI)结构、源极／漏极区域、源极／漏极延伸区域、栅极介电质、接触件、间隔物、虚设栅极图案(dummy gate pattern)、硬屏蔽层和其它特征。半导体基板14典型为硅晶圆且包含该技术领域中习知用以定义场效晶体管(FET)区域16的各种掺杂组构，该场效晶体管区域可以是N沟道场效晶体管(NFET)区域或P沟道场效晶体管(PFET)区域。半导体基板14也可包含其它基本半导体材料，例如锗或硅锗合金。或者，半导体基板14可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。再者，半导体基板14可视需要地包含磊晶层(epi层)(其可受到应变用于增强效能)及／或可包含绝缘体上覆硅(SOI)结构。如图所示，层间介电质(ILD)材料18借由化学气相沉积(CVD)、高密度电浆CVD、旋涂(spin-on)、溅镀(sputtering)或任何其它该技术领域中具有通常知识者习知的方法形成在半导体基板14上。ILD材料18可包含氧化硅、氧氮化硅、或低介电常数材料。
在例示实施例中，间隔物20和22设置在ILD材料18中且一起定义FET沟槽24，其可用于NFET装置或PFET装置。典型地，FET沟槽24可借由形成虚设栅极图案在半导体基板14上、形成间隔物20和22在该虚设栅极图案上、沉积和平坦化ILD材料层18、以及移除该虚设栅极图案而形成。
金属栅极堆叠26形成在FET沟槽24中。金属栅极堆叠26可以是用于NFET装置或PFET装置，且包含各种层，例如介电质层、功函数(work function)金属层、蚀刻停止层、盖层(capping layer)和湿润层(wetting layer)。第1图所示的金属栅极堆叠26是一种可能的金属栅极堆叠组构的范例，本发明并不受限于此范例且该技术领域中习知的其它金属栅极堆叠组构是在此发明的范围内。如图所示，金属栅极堆叠26包含形成在半导体基板14之上的接口层28。接口层28可以是例如由氧化物组成，例如氧化硅或氧氮化硅。接口层28可以使用任何沉积制程沉积，例如CVD制程、热氧化制程或湿化学氧化制程。在例示实施例中，接口层28具有大约0.1至大约3奈米(nm)的厚度。
高介电常数(高k)绝缘体材料的介电层30借由原子层沉积(ALD)制程、CVD制程等等沉积覆于接口层28和FET沟槽24的墙衬面(walllining)32上。在例示实施例中，介电层30具有0.1至大约3奈米的厚度且高介电常数绝缘体材料包含氧化铪、硅酸铪、氧化锆或氧化铪铝。
如图所示，氮化钛(TiN)的盖层34和氮化钽(TaN)的蚀刻停止层36借由ALD制程等等沉积覆于介电层30上。在例示实施例中，利用蚀刻停止层36，第一及／或第二功函数层38和40使用沉积制程，例如物理气相沉积(PVD)制程、CVD制程、ALD制程等等，以及蚀刻制程(例如干蚀刻制程)而形成覆于该蚀刻停止层36上。依据装置所需要的功能，金属栅极堆叠26可包含第一和第二功函数层38和40的其中一者或两者。在一个范例中，第一及／或第二功函数层38和40对应地具有大约0.5至大约10奈米的厚度。在例示实施例中，若第一或第二功函数层38或40是P型功函数金属，则该层38或40包含TiN，或者若第一或第二功函数层38或40是N型功函数金属，则该层38或40包含TiAl、TiAlC、TiC、TaC、TaAl、TaAlC、TaAlN、或TiAlCN。
湿润层42是例如借由PVD制程等等沉积覆于第一及／或第二功函数层38和40上。湿润层42有助于促进铝和相邻的功函数层38或40之间的粘着。在例示实施例中，湿润层42是Ti(例如用于铝金属栅极)或TiN或WN(用于钨金属栅极)，且具有大约0.5至大约6奈米的厚度。覆于湿润层42上，铝或钨填充物43使用例如CVD制程等等沉积在FET沟槽24的剩余部分44中。在例示实施例中，铝或钨填充物43具有大约20至大约300奈米的厚度。接着，FET区域16的上方表面46借由化学机械平坦化(CMP)制程而被平坦化。
第2至3图根据例示实施例以剖面图说明在进一步先进制造阶段中的IC10的一部分。借由透过干蚀刻、湿蚀刻或两者结合的蚀刻制程移除金属栅极堆叠26的上部而使该金属栅极堆叠26凹陷以形成凹陷金属栅极堆叠48和凹陷50，该凹陷50沿着FET沟槽24的上方区段52而设置在该凹陷金属栅极堆叠48之上。典型制程是使用RIE(反应性离子蚀刻)以使金属栅极凹陷，接着借由湿清洗来移除残余物。如图所示，间隔物20的墙衬面32的上部53在蚀刻制程期间被稍微侧向地回蚀(etched back)使得凹陷50稍微比FET沟槽24的下部54宽。衬垫形成材料56沉积覆于FET区域16的上方表面46、间隔物20的上部53、和凹陷金属栅极堆叠48上以定义设在凹陷50中的衬垫58。如图所示，衬垫58直接形成在上部53和凹陷金属栅极堆叠48上并且定义凹陷50中的内部凹洞60。
第4A和4B图根据各种例示实施例在第3图中沿着单向箭头4所指的区域所描绘的其中一个衬垫58的放大图。参考第3和4A图，在例示实施例中，衬垫58包含至少一阻障层62，该阻障层62实质上避免铜迁移通过衬垫58。在一个范例中，阻障层62由氮化钛(TiN)形成。在另一个范例中，阻障层62由氮化钽(TaN)形成。阻障层62可借由使用CVD制程或原子层沉积(ALD)制程沉积TiN或TaN覆于上部53和凹陷金属栅极堆叠48上而形成。在例示实施例中，阻障层62具有从大约1至大约10奈米的厚度(由双向箭头64所指)，例如大约2至大约4奈米，例如大约3奈米。
在例示实施例中，成核层66沉积在覆于上部53和凹陷金属栅极堆叠48上的阻障层62上。成核层66有助于促进铜和衬垫58之间的接合。在例示实施例中，成核层66由钨(W)及／或钌(Ru)形成。在一个范例中，成核层66借由使用CVD制程或ALD制程沉积钨及／或钌于阻障层62上而形成。在例示实施例中，成核层66具有从大约1至大约10奈米的厚度(由双向箭头68所指)，例如大约1至大约3奈米，例如大约2奈米。
参考第3和4B图，在例示实施例中，除了阻障层62和成核层66外，衬垫58也可包含导电层70。导电层70用于降低铜导电填充物71(见第5E、6F和7E图)和凹陷金属栅极堆叠48之间的电阻。在例示实施例中，导电层70借由在沉积阻障层62之前沉积实质上纯的钛直接地覆于上部53和凹陷金属栅极堆叠48上而形成。如在此所使用者，用语「实质上纯的钛」意指具有不超过大约2%杂质的钛。在一个范例中，导电层70利用PVD制程借由沉积实质上纯的钛而形成。在例示实施例中，导电层70从大约1至大约10奈米的厚度(由双向箭头72所指)，例如大约4至大约6奈米，例如大约5奈米。
第5A至5E图根据例示实施例以剖面图说明在进一步先进制造阶段中的IC10的一部分。制程继续如第5A图所示，借由沉积铜晶种层74于衬垫形成材料56上面。因此，铜晶种层74沉积于内部凹洞60之内的衬垫58上面以及沉积于覆于FET区域16的上方表面46上的衬垫形成材料56上面。在一个范例中，铜晶种层74使用PVD或CVD制程沉积。在例示实施例中，铜晶种层74具有从大约1至大约10奈米的整体厚度。应注意到，如第5A图所示，虽然铜晶种层74为极薄层，但铜的沉积会因为材料的增长(buildup)而实质上在邻接上方表面46横向地窄化凹陷50，使得后续要使用传统制程将铜填充内部凹洞60而不形成有空隙变得相当有挑战性。
参考第5B图，铜晶种层74被回流(reflow)而将位在上方表面46上方以及衬垫58的上部76上的衬垫形成材料56上方的某些铜重新分布(redistribute)至内部凹洞60的底部78，以形成回流铜晶种层80。如图所示，回流铜晶种层80部分地填充内部凹洞60。在例示实施例中，回流铜晶种层80借由暴露铜晶种层74于大约200℃至大约300℃的温度大约30秒至大约15分钟而形成。
制程借由使用蚀刻制程蚀刻回流铜晶种层80而继续，如第5C图所示。湿蚀刻为较佳的原因是因为铜较容易借由化学制程移除。湿蚀刻的一个范例以大约1：1.5：26的比例使用NH4OH：H2O2：H2O在大约25℃至大约60℃持续大约1至大约10分钟。另一个范例是在大约室温的温度下使用非常稀释的HCl。第三范例是在铜被含有氧化剂(例如过氧化物)的化学组成氧化之后以大约60℃的温度使用大约1%的柠檬酸。在例示实施例中，在蚀刻之后，衬垫58的上部76被暴露而实质上没有铜，同时铜的一部分82则余留在内部凹洞60的底部78。在凹陷之后，底部78可能具有大约2至大约20奈米的铜余留(定义出部分82的厚度)在底部78中。
也参考第5D图，在例示实施例中，然后借由将FET区域16暴露于无电沉积溶液中而无电沉积铜，该无电沉积溶液仅在FET区域16中已经存在有铜的范围(area)内沉积和生长铜。如图所示，铜沉积在位在底部78(见第5C图)的铜的一部分82上并向上生长以填充内部凹洞60的余留部分84而形成铜导电填充物71。因为铜在FET区域16暴露于无电沉积溶液时仅存在内部凹洞60的底部78，所以铜实质上从该内部凹洞60的底部78朝单一方向向上生长以填充内部凹洞60，使得铜导电填充物71实质上无空隙。
铜的无电沉积溶液是广为人知且典型包括，例如，铜离子源、还原剂和错合剂及/或钳合剂。在例示实施例中，无电沉积程序以从大约20至大约100℃的温度用无电沉积溶液进行，且持续一段足以让铜回填凹陷50的内部凹洞60的时间。
在例示实施例中，制程继续如第5E图所示，借由退火铜导电填充物71以形成退火铜86。在一个范例中，铜导电填充物71借由暴露该铜导电填充物71于大约100至大约400℃的温度持续大约15分钟至大约2小时来进行退火。接着，覆于上方表面46上的衬垫形成材料56、最上部的衬垫58和设置邻接于该最上部的衬垫58的任何多余的退火铜86利用CMP制程移除以完成金属栅极结构12的制造。
第6A至6F图根据另一例示实施例以剖面图图标在如第3图所示的制造阶段之后，进一步先进制造阶段中的IC10的一部分。制程继续如第6A图所示，借由如上参考第5A图所述的沉积铜晶种层54于衬垫形成材料56之上。因此，铜晶种层74沉积于内部凹洞60内的衬垫58之上以及沉积于覆于FET区域16的上方表面46上的衬垫形成材料56之上。
参考第6B图，制程借由沉积一层铜在铜晶种层74上以形成填充内部凹洞60的铜填充物88而继续。如图所示，如果凹陷50非常窄及／或具有极高的长宽比，则特别有可能在铜填充物88中形成间隙或孔隙89。在例示实施例中，该层铜使用电镀制程或物理气相沉积(PVD)制程沉积在铜晶种层74上。
参考第6C和6D图，沉积在覆于上方表面46上的衬垫形成材料56之上的铜经由CMP制程移除，而铜填充物88使用已知干或湿蚀刻制程蚀刻。在例示实施例中，在蚀刻之后，衬垫58的上部76被暴露并且实质没有铜，同时铜的一部分82余留在内部凹洞60的底部78中。如图所示，铜填充物88中存在的孔隙89在蚀刻之后被移除，使得在内部凹洞60的底部78中的铜的一部分82实质实心。
参考第6D和6E图，在例示实施例中以及如第5C和5D图所讨论者，铜借由将FET区域16暴露于无电沉积溶液而被无电沉积，该无电沉积溶液仅在该FET区域16中已经存在有铜的范围中沉积和生长铜。如图所示，铜沉积在底部78的铜的一部分82上并向上生长(见第6D图)以填充内部凹洞60的余留部分84而形成实质上无孔隙的铜导电填充物71。
在例示实施例中，制程继续如第6F图所示且如上参考第5E图所讨论者，借由退火铜导电填充物71以形成退火铜86。接着，覆于FET区域16的上方表面46上的衬垫形成材料56、最上部的衬垫58和设置邻接于该最上部的衬垫58的任何多余的退火铜86是利用CMP制程移除以完成金属栅极结构12的制造。
第7A至7F图根据另一例示实施例以剖面图图标在如第3图所示的制造阶段之后，进一步先进制造阶段中的IC10的一部分。制程相似地如第6A-6F图所示的例示实施例继续而无如第6A图所示的铜晶种层74的沉积。相反地，如第7A图所示，一层铜直接地沉积在包含衬垫58的衬垫形成材料56上以形成填充内部凹洞60的铜填充物88。如图所示，如果凹陷50非常窄及／或具有极高的长宽比，则特别有可能在铜填充物88中形成间隙或孔隙89。
参考第7B和7C图，沉积在覆于FET区域16的上方表面46上的衬垫形成材料56之上的铜经由CMP制程移除，且铜填充物88使用已知干或湿蚀刻制程蚀刻。在例示实施例中，在蚀刻之后，衬垫58的上部76被暴露并且实质没有铜，同时铜的一部分82余留在内部凹洞60的底部78中。如图所示，铜填充物88中存在的孔隙89在蚀刻之后被移除，使得在内部凹洞60的底部78中的铜的一部分82实质实心。
参考第7C和7D图，在例示实施例中以及如上所讨论者，之后铜借由将FET区域16暴露于无电沉积溶液而被无电沉积，该无电沉积溶液仅在该FET区域16中已经存在有铜的范围中沉积和生长铜。如图所示，铜沉积在底部78的铜的一部分82上并向上生长(见第7C图)以填充内部凹洞60的余留部分84而形成实质上无孔隙的铜导电填充物71。
在例示实施例中，制程继续如第7E图所示且如上参考第5E图所讨论者，借由退火铜导电填充物71以形成退火铜86。接着，覆于FET区域16的上方表面46上的衬垫形成材料56、最上部的衬垫58和设置邻接于该最上部的衬垫58的任何多余的退火铜86利用CMP制程移除以完成金属栅极结构12的制造。
因此，已经描述用于制造具有低电阻金属栅极结构的集成电路的方法。在制造集成电路的中间阶段期间，金属栅极堆叠形成在FET沟槽中，该FET沟槽形成在FET区域中。金属栅极堆叠被蚀刻而形成凹陷金属栅极堆叠和凹陷。凹陷借由FET区域中的侧壁定义并且沿着凹陷金属栅极堆叠之上的FET沟槽的上方区段而设置。衬垫形成覆于侧壁和凹陷金属栅极堆叠上并且在凹陷中定义内部凹洞。铜层形成覆于衬垫上并且至少部分地填充内部凹洞。铜层被蚀刻以由衬垫的上部移除铜，从而暴露衬垫的上部，同时在内部凹洞的底部中留下某些铜。然后将铜无电沉积在底部的铜上以将铜填充于内部凹洞的余留部分而形成实质上无孔隙的铜填充物，其连同凹陷金属栅极堆叠一起作用为极低电阻的金属栅极结构。
虽然已在本发明的上述实施方式中提出至少一个例示实施例，但应了解到，例示实施例仅为范例，且无意以任何方式限制本发明的范围、应用性或组构。相反地，前述实施方式将提供该技术领域中具有通常知识者用于实施本发明的例示实施例的方便蓝图。应了解到，在不脱离如权利要求中所提出的本发明的范围下，可对例示实施例中所述的功能和配置做出各种改变。
Claims (20)
1.一种制造集成电路的方法，该方法包括：
形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中，该FET区域包括在半导体基板上的层间介电质材料；
蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷，该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上；
形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞；
形成覆于该衬垫上以及至少部分地填充该内部凹洞的铜层；
蚀刻该铜层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
2.根据权利要求1所述的方法，其中，形成该衬垫包括沉积阻障层覆于该侧壁和该凹陷金属栅极堆叠上，以及其中该阻障层包括氮化钛及／或氮化钽。
3.根据权利要求2所述的方法，其中，沉积该阻障层包括使用化学气相沉积制程或原子层沉积制程形成该阻障层。
4.根据权利要求2所述的方法，其中，形成该衬垫包括沉积实质上纯的钛覆于该侧壁和该凹陷金属栅极堆叠上以形成导电层，以及其中沉积该阻障层包括沉积该阻障层覆于该导电层上。
5.根据权利要求4所述的方法，其中，沉积该实质上纯的钛包括使用物理气相沉积制程形成该导电层。
6.根据权利要求2所述的方法，其中，形成该衬垫包括沉积成核层覆于该阻障层上，以及其中该成核层包括钨及／或钌。
7.根据权利要求6所述的方法，其中，沉积该成核层包括使用化学气相沉积制程或原子层沉积制程形成该成核层。
8.根据权利要求1所述的方法，其中，蚀刻该铜层包括使用湿及／或干蚀刻制程蚀刻该铜层。
9.根据权利要求1所述的方法，其中，蚀刻该铜层包括形成具有大约2奈米至大约20奈米厚度的该铜部分。
10.根据权利要求1所述的方法，进一步包括：
在无电沉积铜之后对设置在该内部凹洞中的铜进行退火以形成经退火的铜。
11.根据权利要求10所述的方法，其中，对铜进行退火包括将设置在该内部凹洞中的铜暴露于大约100℃至大约400℃的温度。
12.根据权利要求11所述的方法，其中，对铜进行退火包括将设置在该内部凹洞中的铜暴露于该温度大约30分钟至大约2小时的时间。
13.根据权利要求12所述的方法，进一步包括：
使用化学机械平坦化制程移除该衬垫的最上部以及设置在邻接该衬垫的该最上部的该经退火的铜的多余部分。
14.一种制造集成电路的方法，该方法包括：
形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中，该FET区域包括在半导体基板上的层间介电质材料；
蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷，该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上；
形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞；
沉积铜晶种层覆于该衬垫上；
回流该铜晶种层以形成部分地填充该内部凹洞的经回流的铜晶种层；
蚀刻该经回流的铜晶种层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
15.根据权利要求14所述的方法，其中，回流该铜晶种层包括暴露该铜晶种层于大约200℃至大约300℃的温度。
16.根据权利要求15所述的方法，其中，回流该铜晶种层包括暴露该铜晶种层于该温度大约30秒至大约15分钟的时间。
17.一种制造集成电路的方法，该方法包括：
形成金属栅极堆叠在FET沟槽中，该FET沟槽形成在FET区域中，该FET区域包括在半导体基板上的层间介电质材料；
蚀刻该金属栅极堆叠以形成凹陷金属栅极堆叠和凹陷，该凹陷借由该FET区域中的侧壁定义并且沿着该FET沟槽的上方区段设置在该凹陷金属栅极堆叠之上；
形成衬垫覆于该侧壁和该凹陷金属栅极堆叠上以及在该凹陷中定义内部凹洞；
以铜填充该内部凹洞，以定义铜填充物；
蚀刻该铜填充物以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
18.根据权利要求17所述的方法，其中，填充该内部凹洞包括：
沉积铜晶种层覆于该衬垫上；
回流该铜晶种层以形成部分地填充该内部凹洞的经回流的铜晶种层；以及
沉积铜在该经回流的铜晶种层上以形成该铜填充物。
19.根据权利要求17所述的方法，其中，填充该内部凹洞包括：
直接在该衬垫上沉积铜以形成该铜填充物。
20.根据权利要求17所述的方法，其中，填充该内部凹洞包括：
使用电镀制程或物理气相沉积制程沉积铜覆于该衬垫上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/689,844 | 2012-11-30 | ||
| US13/689,844 US8778789B2 (en) | 2012-11-30 | 2012-11-30 | Methods for fabricating integrated circuits having low resistance metal gate structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103854990A true CN103854990A (zh) | 2014-06-11 |
| CN103854990B CN103854990B (zh) | 2017-01-18 |
Family
ID=50825844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310629108.2A Expired - Fee Related CN103854990B (zh) | 2012-11-30 | 2013-11-29 | 制造具有低电阻金属栅极结构的集成电路的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8778789B2 (zh) |
| CN (1) | CN103854990B (zh) |
| TW (1) | TWI469195B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105261637A (zh) * | 2014-07-10 | 2016-01-20 | 台湾积体电路制造股份有限公司 | 具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件 |
| CN106158932A (zh) * | 2014-09-26 | 2016-11-23 | 台湾积体电路制造股份有限公司 | 具有TaAlCN层的金属栅极堆叠件 |
| US10049922B2 (en) | 2015-12-21 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9337303B2 (en) * | 2011-09-24 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate stack having TiAICN as work function layer and/or blocking/wetting layer |
| US9337192B2 (en) | 2011-09-24 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate stack having TaAlCN layer |
| KR20140094335A (ko) * | 2013-01-22 | 2014-07-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9190409B2 (en) * | 2013-02-25 | 2015-11-17 | Renesas Electronics Corporation | Replacement metal gate transistor with controlled threshold voltage |
| US9324577B2 (en) * | 2014-02-07 | 2016-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Modified self-aligned contact process and semiconductor device |
| US9502527B2 (en) * | 2014-05-09 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure having multi-layered insulating cap layers over metal gate |
| US9831100B2 (en) * | 2014-06-24 | 2017-11-28 | Intermolecular, Inc. | Solution based etching of titanium carbide and titanium nitride structures |
| TWI556429B (zh) * | 2014-07-10 | 2016-11-01 | 台灣積體電路製造股份有限公司 | 積體電路裝置與其形成方法 |
| US9190488B1 (en) * | 2014-08-13 | 2015-11-17 | Globalfoundries Inc. | Methods of forming gate structure of semiconductor devices and the resulting devices |
| US9484346B2 (en) * | 2014-10-15 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company Ltd | Semiconductor structure and manufacturing method thereof |
| US20160163603A1 (en) * | 2014-12-08 | 2016-06-09 | International Business Machines Corporation | Pfet gate stack materials having improved threshold voltage, mobility and nbti performance |
| US9685370B2 (en) * | 2014-12-18 | 2017-06-20 | Globalfoundries Inc. | Titanium tungsten liner used with copper interconnects |
| US9698232B2 (en) | 2015-03-18 | 2017-07-04 | Qualcomm Incorporated | Conductive cap for metal-gate transistor |
| KR102317651B1 (ko) * | 2015-04-14 | 2021-10-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR20160148795A (ko) * | 2015-06-16 | 2016-12-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US10861701B2 (en) | 2015-06-29 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9871114B2 (en) * | 2015-09-30 | 2018-01-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate scheme for device and methods of forming |
| KR102354369B1 (ko) | 2015-11-20 | 2022-01-21 | 삼성전자주식회사 | 반도체 소자 |
| DE102016116026B4 (de) | 2015-12-29 | 2024-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung und Herstellungsverfahren |
| US10163704B2 (en) * | 2015-12-29 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
| US9865703B2 (en) * | 2015-12-31 | 2018-01-09 | International Business Machines Corporation | High-K layer chamfering to prevent oxygen ingress in replacement metal gate (RMG) process |
| US9859169B2 (en) | 2016-01-15 | 2018-01-02 | International Business Machines Corporation | Field effect transistor stack with tunable work function |
| US10079182B2 (en) | 2016-01-15 | 2018-09-18 | International Business Machines Corporation | Field effect transistor gate stack |
| US9559016B1 (en) | 2016-01-15 | 2017-01-31 | International Business Machines Corporation | Semiconductor device having a gate stack with tunable work function |
| US9583400B1 (en) | 2016-01-15 | 2017-02-28 | International Business Machines Corporation | Gate stack with tunable work function |
| CN107039271B (zh) * | 2016-02-03 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US9627258B1 (en) | 2016-06-15 | 2017-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a contact |
| US10121873B2 (en) * | 2016-07-29 | 2018-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate and contact plug design and method forming same |
| US10083862B2 (en) | 2016-09-12 | 2018-09-25 | International Business Machines Corporation | Protective liner between a gate dielectric and a gate contact |
| US10510598B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned spacers and method forming same |
| US10229856B2 (en) * | 2017-05-16 | 2019-03-12 | International Business Machines Corporation | Dual channel CMOS having common gate stacks |
| KR102279732B1 (ko) | 2017-07-21 | 2021-07-22 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| US10170317B1 (en) | 2017-09-28 | 2019-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-protective layer formed on high-k dielectric layer |
| US10529823B2 (en) | 2018-05-29 | 2020-01-07 | International Business Machines Corporation | Method of manufacturing a semiconductor device having a metal gate with different lateral widths between spacers |
| US10699967B2 (en) | 2018-06-28 | 2020-06-30 | International Business Machines Corporation | Co-integration of high carrier mobility PFET and NFET devices on the same substrate using low temperature condensation |
| US11257926B2 (en) * | 2020-06-08 | 2022-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned contact structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1765015A (zh) * | 2003-03-27 | 2006-04-26 | 兰姆研究公司 | 利用无电膜沉积形成平坦化Cu互连层的方法和设备 |
| CN101651117A (zh) * | 2008-08-14 | 2010-02-17 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 大马士革互连工艺中铜金属填充方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| US6159782A (en) * | 1999-08-05 | 2000-12-12 | Advanced Micro Devices, Inc. | Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant |
| US6274409B1 (en) * | 2000-01-18 | 2001-08-14 | Agere Systems Guardian Corp. | Method for making a semiconductor device |
| US6607950B2 (en) * | 2000-03-30 | 2003-08-19 | Interuniversitair Microelektronic Centrum (Imec) | MIS transistors with a metal gate and high-k dielectric and method of forming |
| US6504210B1 (en) * | 2000-06-23 | 2003-01-07 | International Business Machines Corporation | Fully encapsulated damascene gates for Gigabit DRAMs |
| US7405112B2 (en) * | 2000-08-25 | 2008-07-29 | Advanced Micro Devices, Inc. | Low contact resistance CMOS circuits and methods for their fabrication |
| TWI233145B (en) * | 2002-09-03 | 2005-05-21 | Toshiba Corp | Semiconductor device |
| US6900063B2 (en) * | 2003-10-17 | 2005-05-31 | Intel Corporation | Methods and apparatuses for producing a polymer memory device |
| JP2005310852A (ja) * | 2004-04-19 | 2005-11-04 | Renesas Technology Corp | 半導体集積回路装置およびの製造方法 |
| TWI242797B (en) * | 2004-06-01 | 2005-11-01 | Nanya Technology Corp | Method for forming self-aligned contact of semiconductor device |
| KR100642633B1 (ko) * | 2004-06-11 | 2006-11-10 | 삼성전자주식회사 | 엠아이엠 캐패시터들 및 그의 제조 방법 |
| US7148548B2 (en) * | 2004-07-20 | 2006-12-12 | Intel Corporation | Semiconductor device with a high-k gate dielectric and a metal gate electrode |
| US8304834B2 (en) * | 2005-01-27 | 2012-11-06 | Globalfoundries Singapore Pte. Ltd. | Semiconductor local interconnect and contact |
| US7501690B2 (en) * | 2005-05-09 | 2009-03-10 | International Business Machines Corporation | Semiconductor ground shield method |
| DE102005052000B3 (de) * | 2005-10-31 | 2007-07-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram |
| US20080076216A1 (en) * | 2006-09-25 | 2008-03-27 | Sangwoo Pae | Method to fabricate high-k/metal gate transistors using a double capping layer process |
| JP4501965B2 (ja) * | 2006-10-16 | 2010-07-14 | ソニー株式会社 | 半導体装置の製造方法 |
| DE102007046849B4 (de) * | 2007-09-29 | 2014-11-06 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung |
| DE102008049775B4 (de) * | 2008-09-30 | 2018-08-09 | Globalfoundries Inc. | Herstellungsverfahren einer Metalldeckschicht mit besserer Ätzwiderstandsfähigkeit für kupferbasierte Metallgebiete in Halbleiterbauelementen |
| US8436404B2 (en) * | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
| US20110204518A1 (en) * | 2010-02-23 | 2011-08-25 | Globalfoundries Inc. | Scalability with reduced contact resistance |
| DE102010029533B3 (de) * | 2010-05-31 | 2012-02-09 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement |
| US8373239B2 (en) * | 2010-06-08 | 2013-02-12 | International Business Machines Corporation | Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric |
| US8592266B2 (en) * | 2010-10-27 | 2013-11-26 | International Business Machines Corporation | Replacement gate MOSFET with a high performance gate electrode |
| KR101908358B1 (ko) * | 2011-05-24 | 2018-12-11 | 삼성전자주식회사 | 금속 플러그를 갖는 반도체 소자 및 그 형성 방법 |
| US8569135B2 (en) * | 2011-07-20 | 2013-10-29 | International Business Machines Corporation | Replacement gate electrode with planar work function material layers |
| US8614123B2 (en) * | 2011-11-28 | 2013-12-24 | Globalfoundries Inc. | Method of forming a semiconductor device by using sacrificial gate electrodes and sacrificial self-aligned contact structures |
| US8772102B2 (en) * | 2012-04-25 | 2014-07-08 | Globalfoundries Inc. | Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques |
| US8741723B2 (en) * | 2012-04-25 | 2014-06-03 | Globalfoundries Inc. | Methods of forming self-aligned contacts for a semiconductor device |
-
2012
- 2012-11-30 US US13/689,844 patent/US8778789B2/en active Active
-
2013
- 2013-03-29 TW TW102111359A patent/TWI469195B/zh active
- 2013-11-29 CN CN201310629108.2A patent/CN103854990B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1765015A (zh) * | 2003-03-27 | 2006-04-26 | 兰姆研究公司 | 利用无电膜沉积形成平坦化Cu互连层的方法和设备 |
| CN101651117A (zh) * | 2008-08-14 | 2010-02-17 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 大马士革互连工艺中铜金属填充方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105261637A (zh) * | 2014-07-10 | 2016-01-20 | 台湾积体电路制造股份有限公司 | 具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件 |
| CN105261637B (zh) * | 2014-07-10 | 2018-06-22 | 台湾积体电路制造股份有限公司 | 具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件 |
| CN106158932A (zh) * | 2014-09-26 | 2016-11-23 | 台湾积体电路制造股份有限公司 | 具有TaAlCN层的金属栅极堆叠件 |
| US10049922B2 (en) | 2015-12-21 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
| US10395983B2 (en) | 2015-12-21 | 2019-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
| US10854507B2 (en) | 2015-12-21 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103854990B (zh) | 2017-01-18 |
| US8778789B2 (en) | 2014-07-15 |
| TW201421550A (zh) | 2014-06-01 |
| TWI469195B (zh) | 2015-01-11 |
| US20140154877A1 (en) | 2014-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103854990A (zh) | 制造具有低电阻金属栅极结构的集成电路的方法 | |
| US7719035B2 (en) | Low contact resistance CMOS circuits and methods for their fabrication | |
| US9385216B2 (en) | Monolithically integrated active snubber | |
| US11410846B2 (en) | Method for metal gate surface clean | |
| TWI541877B (zh) | 半導體元件及形成方法 | |
| US7271450B2 (en) | Dual-gate structure and method of fabricating integrated circuits having dual-gate structures | |
| CN103050530B (zh) | FinFET器件及其制造方法 | |
| TWI556429B (zh) | 積體電路裝置與其形成方法 | |
| JP5557632B2 (ja) | 半導体装置およびその製造方法 | |
| US20130207203A1 (en) | Semiconductor device and manufacturing method thereof | |
| TWI546973B (zh) | 積體電路裝置與其形成方法 | |
| TWI528497B (zh) | 製造具有低電阻裝置接觸之積體電路的方法 | |
| JP2019145825A (ja) | 化学的に改変されたスペーサ表面を有する集積回路 | |
| JP2002324837A (ja) | 半導体装置の製造方法 | |
| US8835292B2 (en) | Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer | |
| US11996283B2 (en) | Method for metal gate surface clean | |
| TWI827115B (zh) | 半導體裝置及其形成方法 | |
| TWI390640B (zh) | 半導體製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170118 Termination date: 20191129 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |