CN106158932A - 具有TaAlCN层的金属栅极堆叠件 - Google Patents

Abstract

一种集成电路器件包括：半导体衬底；以及设置在半导体衬底上方的栅极堆叠件。栅极堆叠件还包括设置在半导体衬底上方的栅极介电层；设置在栅极介电层上方的多功能阻挡/润湿层，其中，多功能阻挡/润湿层包括碳氮化铝钽(TaAlCN)；设置在多功能阻挡/润湿层上方的功函层；和设置在功函层上方的导电层。本发明涉及具有TaAlCN层的金属栅极堆叠件。

Description

具有TaAlCN层的金属栅极堆叠件

相关申请的交叉引用

本申请是于2014年7月10日提交的美国专利申请第14/328，299号的部分继续申请，其是于2011年9月24日提交的美国专利申请第13/244，355号的部分继续申请，并且要求于2014年9月26日提交的美国专利申请第62/056，278号的优先权，其全部内容通过参考结合于此。

技术领域

本发明涉及具有TaAlCN层的金属栅极堆叠件。

背景技术

半导体集成电路(IC)产业已经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。这些进步已经增大了处理和制造IC的复杂度并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小也已经增大了处理和制造IC的复杂度并且为了实现这些进步，需要IC处理和制造中的类似发展。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括：半导体衬底；以及栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括：栅极介电层，设置在所述半导体衬底上方；多功能阻挡/润湿层，设置在所述栅极介电层上方，其中，所述多功能阻挡/润湿层包括碳氮化铝钽(TaAlCN)；功函层，设置在所述多功能阻挡/润湿层上方；和导电层，设置在所述功函层上方。

在上述集成电路器件中，所述栅极介电层包括高k介电层。

在上述集成电路器件中，所述栅极介电层包括设置在所述高k介电层和所述半导体衬底之间的界面介电层。

在上述集成电路器件中，所述多功能阻挡/润湿层具有防止金属杂质穿透所述栅极介电层的氮原子浓度和碳原子浓度。

在上述集成电路器件中，所述氮原子浓度是约5％至约15％并且所述碳原子浓度是约5％至约20％。

在上述集成电路器件中，所述多功能阻挡/润湿层包括具有不同的氮原子浓度的多个TaAlCN层。

在上述集成电路器件中，所述多功能阻挡/润湿层包括底部TaAlCN层和顶部TaAlCN层，其中，所述底部TaAlCN层比所述顶部TaAlCN层具有更高的氮原子浓度。

在上述集成电路器件中，所述底部TaAlCN层具有从约5％至约15％的范围内的第一氮原子浓度，并且所述顶部TaAlCN层具有从约2％至约5％的范围内的第二氮原子浓度。

在上述集成电路器件中，所述多功能阻挡/润湿层具有约1:1至约1:3的Ta：Al比率。

在上述集成电路器件中，还包括：设置在所述栅极介电层和所述多功能阻挡/润湿层之间的覆盖层，其中，所述覆盖层包括氮化钛、氮化钽或它们的组合。

在上述集成电路器件中，所述半导体衬底包括鳍有源区；以及所述栅极堆叠件形成在所述鳍有源区上。

在上述集成电路器件中，还包括：源极和漏极(S/D)部件，其中，所述半导体衬底是硅衬底并且所述S/D部件包括与所述半导体衬底不同的半导体材料以用于应变效应。

根据本发明的另一方面，还提供了一种集成电路器件，包括：半导体衬底，具有用于n沟道场效应晶体管的第一区和用于p沟道场效应晶体管的第二区；第一栅极堆叠件，设置在所述第一区内的所述半导体衬底上方，其中，所述第一栅极堆叠件包括设置在所述半导体衬底上方的高k介电层、设置在所述高k介电层上方的第一碳氮化铝钽(TaAlCN)层和直接设置在所述第一TaAlCN层上的具有第一功函数的n功函(nWF)金属层；以及第二栅极堆叠件，设置在所述第二区内的所述半导体衬底上方，其中，所述第二栅极堆叠件包括设置在所述半导体衬底上方的高k介电层、设置在所述高k介电层上方的所述第一TaAlCN层和直接设置在所述第一TaAlCN层上的具有第二功函数的p功函(pWF)金属层，所述第二功函数大于所述第一功函数。

在上述集成电路器件中，所述nWF金属层包括氮原子浓度小于所述第一TaAlCN层的氮原子浓度的第二TaAlCN层；以及所述pWF金属层包括碳氮化钽(TaCN)层。

在上述集成电路器件中，所述nWF金属层是第一金属的层，所述第一金属选自由钛(Ti)、铝(Al)、钛铝(TiAl)、钽(Ta)、和硅化锆(ZrSi₂)组成的组；以及所述pWF金属层是第二金属的层，所述第二金属选自由氮化钛(TiN)、钌(Ru)、钼(Mo)、铂(Pt)、铱(Ir)、硅化铂(PtSi)和氮化钼(MoN)组成的组。

在上述集成电路器件中，还包括：铝层，直接设置在所述第一区内的所述nWF金属层上和所述第二区内的所述pWF金属层上；以及覆盖层，设置在所述高k介电层和所述第一TaAlCN层之间，其中，所述覆盖层包括氮化钛、氮化钽或它们的组合。

在上述集成电路器件中，所述半导体衬底包括鳍有源区；以及所述第一栅极堆叠件和所述第二栅极堆叠件设置在所述鳍有源区上方。

在上述集成电路器件中，所述第一TaAlCN层具有约5％至约15％的氮原子浓度和约5％至约20％的碳原子浓度，以及约1:1至约1:3的Ta：Al比率。

根据本发明的又一方面，还提供了一种方法，包括：在半导体衬底上方形成栅极堆叠件；形成围绕所述栅极堆叠件的层间介电(ILD)层；至少部分地去除所述栅极堆叠件，从而在所述ILD层中形成开口；以及形成多功能阻挡/润湿层、位于所述多功能阻挡/润湿层上方的功函层和位于所述功函层上方的导电层，其中，所述多功能阻挡/润湿层、所述功函层和所述导电层填充所述开口，并且其中，所述多功能阻挡/润湿层包括第一碳氮化铝钽(TaAlCN)层。

在上述方法中，形成所述多功能阻挡/润湿层包括实施原子层沉积。

在上述方法中，形成所述多功能阻挡/润湿层包括形成具有约5％至约15％的氮原子浓度、约5％至约20％的碳原子浓度以及约1:1至约1:3的Ta：Al比率的所述第一TaAlCN层。

在上述方法中，形成所述功函层包括形成具有约2％至约5％的氮原子浓度的第二TaAlCN层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的制造集成电路器件的方法的流程图。

图2至图7是根据本发明的各个方面的集成电路器件在图1的方法的各个阶段期间的示意性截面图。

图8至图11是根据各个实施例构建的集成电路器件的示意性截面图。

图12是根据一些实施例的集成电路器件的示意性顶视图。

图13至图14是根据一些实施例的图12的集成电路器件的示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

图1是根据本发明的各个方面的制造部分或整个集成电路器件的方法100的流程图。方法100开始于框110中，其中，在衬底上方形成栅极结构。栅极结构具有栅极堆叠件，栅极堆叠件包括设置在衬底上方的高k介电层和设置在高k介电层上方的伪栅极。在框120中，从栅极结构去除伪栅极以在其中形成开口。在框130中，形成多功能阻挡/润湿层、功函层和导电层以填充开口。多功能阻挡/润湿层形成在高k介电层上方，功函层形成在多功能阻挡/润湿层上方并且导电层形成在功函层上方。多功能阻挡/润湿层包括在处理期间充分防止(或减少)金属杂质穿透高k介电层(例如，从导电层)、同时向功函层提供足够的润湿性(换句话说，期望的界面质量)的材料。方法100可以继续框140以完成集成电路器件的制造。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外的实施例，可以取代或消除一些描述的步骤。

在一些实施例中，在操作110和操作120之间，可以在位于伪栅极的两侧上的有源区中形成源极和漏极部件。在一个实例中，实施离子注入工艺以引入掺杂剂(诸如磷)从而形成源极和漏极部件，并且随后可以实施退火工艺以活化掺杂剂。在另一实例中，执行工序以形成源极和漏极。该工序可以包括实施第一离子注入工艺以形成轻掺杂漏极(LDD)部件；通过沉积和各向异性蚀刻形成栅极间隔件；实施第二离子注入工艺以形成与栅极间隔件对准的重掺杂的源极和漏极；以及随后进行退火工艺以活化掺杂剂。在另一实例中，通过适当的工序形成具有应变效应的源极和漏极。该工序可以包括：蚀刻源极和漏极区中的衬底以使衬底凹进；以及通过具有原位掺杂的选择性外延生长在凹槽中外延生长与衬底的材料不同的半导体材料。半导体材料选择为对沟道提供适当的应变以提高迁移率，诸如通过使用碳化硅对n沟道场效应晶体管提供拉伸应变和通过使用硅锗对p沟道场效应晶体管提供压缩应变。

方法100可以具有多种实施例。在一些实施例中，方法100可以可选地采用后高k工艺，其中，在去除伪栅极之后形成高k介电层。在进一步的实施例中，在框110中，沉积和图案化包括栅极电介质(诸如氧化硅)和栅电极(诸如多晶硅)的栅极堆叠件。在框120中，去除栅极电介质和栅电极，从而生成栅极沟槽。在框130中，通过沉积和诸如化学机械抛光(CMP)的抛光在栅极沟槽中形成高k介电层和栅电极。栅电极包括多功能阻挡/润湿层、功函层和导电层。

图2至图7是根据图1的方法100的处于各个制造阶段的部分或整个的集成电路器件200的示意性截面图。为了清楚，已经简化了图2至图7以更好地理解本发明的发明概念。根据一些实施例，参考图2至图7描述了集成电路器件200并且也详细地进一步描述方法100。

在描述的实施例中，集成电路器件200包括场效应晶体管器件，诸如n沟道场效应晶体管(NFET)或p沟道场效应晶体管(PFET)。集成电路器件200可以包括在存储单元和/或逻辑电路中，存储单元和/或逻辑电路包括诸如电阻器、电容器、电感器、和/或熔丝的无源部件；诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管、和/或高频晶体管的有源部件；其他合适的部件；或它们的组合。可以在集成电路器件200中加入额外的部件，并且在集成电路器件200的其他实施例中可以取代或消除下文中描述的一些部件。

在图2中，集成电路器件200包括衬底210。在描述的实施例中，衬底210是包括硅的半导体衬底。可选地或额外地，衬底210包括诸如锗的其他元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。在另外的可选实施例中，衬底210是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底210可以包括掺杂的外延层、梯度半导体层、和/或位于不同类型的另一半导体层上面的半导体层，诸如硅锗层上硅层。取决于集成电路器件200的设计需求，衬底210包括各种掺杂配置。例如，衬底210可以包括各种掺杂区，掺杂区掺杂有诸如硼或BF₂的p型掺杂剂；诸如磷或砷的n型掺杂剂；或它们的组合。掺杂区可以以P阱结构、以N阱结构或以双阱结构形成在半导体衬底上。

隔离部件212设置在衬底210中以隔离衬底210的各个区域和/或器件。隔离部件212利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术，以限定和电隔离各个区域。隔离部件212包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料、或它们的组合。隔离部件212是通过任何合适的工艺形成的。作为一个实例，形成STI部件包括使用光刻工艺以暴露衬底的一部分，在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)，和平坦化衬底以及通过诸如CMP的抛光工艺去除介电材料的过量部分。在一些实例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。

在一些实施例中，半导体衬底具有非平面有源区，诸如鳍式有源区(或鳍结构)。鳍式有源区是突出(extruding)在半导体衬底的平坦表面之上的半导体材料的部件并且提供栅极和相应的沟道之间的多个表面连接。鳍式有源区的半导体材料可以是与半导体衬底的材料相同的半导体材料或可选地与衬底的材料不同的半导体材料。在一些实例中，鳍式有源区可以通过蚀刻以使STI部件凹进或使用合适的技术(诸如选择性外延生长)在半导体衬底上外延生长半导体材料来形成。

栅极结构220设置在衬底210上方。在描述的实施例中，栅极结构220包括具有界面介电层222、高k介电层224和伪栅极层226的栅极堆叠件。界面介电层222和高k介电层224可以共同地称为栅极结构220的栅极介电层。栅极堆叠件可以包括额外的层，诸如覆盖层、扩散/阻挡层、介电层、金属层、其他合适的层、或它们的组合。通过包括沉积工艺、光刻图案化工艺、蚀刻工艺、其他合适的工艺或它们的组合的工艺形成栅极结构220。沉积工艺包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法、或它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。光刻曝光工艺可以由诸如无掩模光刻、电子束写入、离子束写入和分子印迹的其他适当的方法实现或取代。蚀刻工艺包括干蚀刻、湿蚀刻，或它们的组合。在一些实施例中，栅极结构220是以下工序形成，包括：沉积各个栅极材料层；通过光刻图案化工艺形成图案化的光刻胶层；将图案化的光刻胶层用作蚀刻掩模蚀刻栅极材料层以形成栅极结构220；以及通过湿剥离或等离子体灰化去除图案化的光刻胶层。在一些其他实施例中，在蚀刻工艺期间可以将诸如氮化硅的硬掩模层用作蚀刻掩模以图案化栅极材料层。在这种情况下，形成栅极结构220的工序包括沉积各个栅极材料层；在栅极材料层上沉积硬掩模层；通过光刻图案化工艺形成图案化的光刻胶层；将图案化的光刻胶层用作蚀刻掩模蚀刻以图案化硬掩模层；以及将图案化的硬掩模层用作蚀刻掩模蚀刻栅极材料层以形成栅极结构220。

界面介电层222设置在衬底210上方。在实例中，界面介电层222具有约至约的厚度。在描述的实施例中，界面介电层222为含有氧化物的层，诸如氧化硅(SiO₂)层或氮氧化硅(SiON)层。界面层222可以包括其他合适的材料。通过化学氧化技术、热氧化技术、原子层沉积(ALD)、化学汽相沉积(CVD)、或其他合适的技术形成界面介电层222。在衬底210上方形成界面介电层222之前可以实施清洗工艺，诸如后HF前栅极(HF-last pre-gate)清洗工艺(例如，使用氢氟酸(HF)溶液)。

高k介电层224设置在界面介电层222上方，并且伪栅极层226设置在高k介电层224上方。高k介电层224和伪栅极层226的厚度取决于集成电路器件200的设计需求。在一个实例中，高k介电层224具有约至约的厚度，而伪栅极层具有约至约的厚度。高k介电层224包括高k介电材料，诸如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料或它们的组合。伪栅极层226包括适合用于栅极替代工艺的材料。例如，在描述的实施例中，伪栅极层226包括多晶硅。

栅极结构220还包括通过合适的工艺形成的间隔件228。例如，在集成电路器件200上方毯式沉积诸如氮化硅层的介电层；和然后，各向异性地蚀刻氮化硅层以去除氮化硅层以形成如图2所示的间隔件228。间隔件228设置为邻近栅极结构220的栅极堆叠件(包括界面介电层222、高k介电层224和伪栅极层226)的侧壁。可选地或额外地，间隔件228包括其他介电材料，诸如氧化硅、碳氮化硅或它们的组合。

可以在衬底210中设置多个源极/漏极部件230。栅极结构220插入在源极/漏极部件230之间。源极/漏极部件230可以包括轻掺杂的源极和漏极(LDD)区和/或重掺杂的源极和漏极(HDD)区。可以通过离子注入或诸如磷或砷的n型掺杂剂的扩散或诸如硼或BF₂的p型掺杂剂的扩散形成LDD和/或HDD区。可以实施诸如快速热退火和/或激光热退火的退火工艺以活化LDD和/或HDD区的掺杂剂。在描述的实施例中可以在任何时间形成LDD和/或HDD区。源极/漏极部件230可以包括凸起的源极/漏极部件，诸如外延部件(例如，硅锗外延部件或硅外延部件)。例如，可以在源极/漏极部件230上方设置硅化物部件以减小接触电阻。可以通过自对准的自对准多晶硅化物工艺在源极/漏极部件上方形成硅化物部件，自对准多晶硅化物工艺可以包括沉积金属层、退火金属层从而使得金属层能够与硅反应以形成硅化物，和然后去除未反应的金属层。

在衬底210上方设置介电层232，诸如层间(或层级间)介电(ILD)层。介电层232包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括氟化石英玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚圣克拉拉的应用材料)、气凝胶、干凝胶、氟化非晶碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根米德兰陶氏化学)、聚酰亚胺、其他合适的材料和/或它们的组合。介电层232可以包括具有多种介电材料的多层结构。通过包括CVD、高密度等离子体CVD、旋涂，和/或其他合适的方法的合适的工艺形成合适厚度的介电层232。在沉积介电层232之后，实施化学机械抛光(CMP)工艺，直到达到/暴露栅极结构220的顶部。特别是，如图2所示地暴露栅极结构220的栅极堆叠件的顶部(此处，伪栅极层226)。可以在介电层232上面和/或下面形成额外的层。

在图3至图7中，实施栅极替代工艺，其中，用金属栅极代替伪栅极层226。在图3中，从栅极结构220的栅极堆叠件去除伪栅极层226，从而形成开口(或栅极沟槽)240。开口240暴露高k栅极介电层224。可以通过蚀刻工艺、其他合适的工艺或它们的组合去除伪栅极层226。在实例中，蚀刻工艺选择性地蚀刻伪栅极层226。

在图4中，在衬底210上方形成多功能阻挡/润湿层242，从而使得多功能阻挡/润湿层242部分地填充开口240。沿着限定开口240的栅极结构220的侧壁设置多功能阻挡/润湿层242。在描述的实施例中，多功能阻挡/润湿层242设置在高k介电层224上方。在实例中，多功能阻挡/润湿层242具有约至约的厚度。多功能阻挡/润湿层242在处理期间用作阻挡(或势垒)层和润湿层。例如，多功能阻挡/润湿层242防止或减少金属杂质穿透设置在多功能阻挡/润湿层242下方的任何介电层(诸如栅极结构220的栅极堆叠件的栅极电介质)，同时增强多功能阻挡/润湿层242之下的层和其之上的层之间的粘合。它也提供了多功能阻挡/润湿层242和形成在多功能阻挡/润湿层242上方的任何材料层之间的期望的界面质量。因此，在描述的实施例中，多功能阻挡/润湿层242防止或减少金属杂质穿透到高k介电层224和界面介电层222内，同时增强多功能阻挡/润湿层242之下的层和其之上的层之间的粘合，诸如增强高k介电层224和形成在多功能阻挡/润湿层242上方的栅极结构220的栅极堆叠件的层(诸如功函层244)之间的粘合。这样的功能在下面更详细地描述。

在描述的实施例中，多功能阻挡/润湿层242包括氮化铝钽(TaAlN)，并且在示例性实施例中，TaAlN表现为碳氮化铝钽(TaAlCN)。优化TaAlCN层的氮和碳的原子浓度，从而使得多功能阻挡/润湿层242充分地防止或减少金属杂质穿透下面的介电层(例如，高k介电层224和界面层222)，同时最低限度地影响集成电路器件200的功函数。因此，选择氮原子浓度和碳原子浓度以平衡阻挡能力和所期望的功函数。在描述的实施例中，TaAlCN层包括约5％至约15％的氮原子浓度和约5％至约20％的碳原子浓度。处于较低的氮和碳原子浓度(例如，低于约5％)，阻挡能力可以在不期望的方向上移动，同时移位为更接近期望的功函数。另一方面，处于较高的氮和碳原子浓度(例如，氮原子浓度大于15％和碳原子浓度大于20％)，平衡移位为远离期望的功函数并且向着期望的阻挡能力移动。在描述的实施例中，TaAlCN比率包括增强多功能阻挡/润湿层242和包括铝的上面的层之间的界面质量(可称为润湿性)的Ta：Al比率。例如，TaAlCN层242包括约1:1至约1:3的Ta：Al比率。

调整用于形成多功能阻挡/润湿层242(此处，TaAlCN层)的工艺以实现多功能阻挡/润湿层242的最佳的阻挡和润湿性功能。在描述的实施例中，物理汽相沉积(PVD)用于形成多功能阻挡/润湿层242。调整PVD工艺的各种工艺参数以实现期望的阻挡和润湿性功能，工艺参数诸如衬底温度、气体类型、气体流量、室压力、DC功率、偏置功率、工艺时间、其他合适的参数、或它们的组合。可选地，原子层沉积(ALD)用于形成多功能阻挡/润湿层242。调整ALD工艺的各种工艺参数以实现期望的阻挡和润湿性功能，工艺参数诸如衬底温度、气体类型、气体流量、室压力、工艺时间、其他合适的参数、或它们的组合。可选地，多功能阻挡/润湿层242通过其他工艺形成，诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、PVD、ALD、镀、其他合适的方法或它们的组合。可以调整这些可选工艺的各种工艺参数以实现多功能阻挡/润湿层242的期望的阻挡和润湿性功能。

在描述的实施例中，保持约0.1托到约5托的室压力的高压PVD工艺在约250℃至约450℃的温度下沉积多功能阻挡/润湿层242。高压PVD工艺可以充分地确保多功能阻挡/润湿层242部分地填充开口240。例如，高压PVD工艺为高高宽比开口(诸如开口240)提供足够的覆盖度。例如，在描述的实施例中，高高宽比开口是指具有大于或等于2.2的高度与宽度比率(高度/宽度≥2.2)的开口。可选地，可以通过其他高度与宽度比率限定高高宽比开口。

在另一个实施例中，多功能阻挡/润湿层242包括具有不同的N％的多个TaAlCN层。例如，底部TaAlCN层具有较高的N％，诸如从约5％至约15％，并且顶部TaAlCN层具有较低的N％，诸如从约2％至约5％。在这种情况下，底部TaAlCN层主要用作阻挡层，而顶部TaAlCN层主要用作功函层。通过选择适当的C％和N％，实现了最佳的阻挡能力。在实例中，C％是在从约5％至约20％的范围内，而N％是在从约5％至15％的范围内。

在图5中，在衬底210上方形成功函层244，从而使得功函层244部分地填充开口240。在描述的实施例中，在多功能阻挡/润湿层242上方设置功函层244。在实例中，功函层244的厚度为约至约在另一实例中，设置在多功能阻挡/润湿层242上的功函层244具有约至约的厚度，并且沿着开口240的侧壁设置的功函层244可以具有小于的厚度，或约至约的厚度。功函层244包括可以调整为具有适当的功函数以增强相关器件的性能的材料。例如，如果是P型场效应晶体管(PFET)器件，则功函层244包括p型功函材料，p型功函材料可以被配置为具有用于PFET的栅电极的期望的功函数值(诸如接近5.2eV或在从4.7eV至5eV的范围内)。另一方面，例如，如果是n型场效应晶体管(NFET)器件，则功函层244包括n型功函材料(诸如TaAlCN)，n型功函材料可以被配置为具有用于NFET的栅电极的期望的功函数值(诸如接近4.2eV或在从4.1eV至4.5eV的范围内)。通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法、或它们的组合形成功函层244。

在一些实施例中，使用包括钽基化学物质、铝基化学物质、碳基气体和氮基气体的前体形成TaAlCN层。在一些实例中，钽基化学物质包括五(二甲胺基)钽(PDMAT)、三乙基铝、氯化钽(TaCl₅)、其他合适的含Ta化学物质或它们的组合。在一些实例中，铝基化学物质包括三乙基铝(TEAL)、三甲基铝(TMA)、硼氢化铝三甲胺(AlBT)、其他合适的含Al化学物质或它们的组合。在一些实例中，氮基气体包括NH₃、N₂、其他合适的含氮化学物质或它们的组合。在一些实例中，碳基气体包括CH_X，诸如CH₃。

在一些实施例中，功函层244是包括TaAlCN的n型功函层。在描述的实施例中，功函层244包括与多功能阻挡/润湿层242中的TaAlCN的组成不同的TaAlCN。例如，功函层244中的氮原子浓度低于多功能阻挡/润湿层242中的氮原子浓度。氮原子浓度选择为平衡阻挡能力和期望的功函数。在实施例中，功函层244中的氮原子浓度是约2％至约5％。功函层244中的铝具有高迁移率并且当氮原子浓度较低(例如，小于约2％)时可以容易地穿透下面的层。处于更高的氮原子浓度(例如，高于约2％)，功函层244中的氮可以键合至铝，形成稳定相，并且减少铝穿透至下面的层内的量。然而，甚至更高的氮原子浓度(例如，高于约5％)，可以引起远离目标或期望的功函数的偏移。

在一些实施例中，功函层244是用于NFET的n功函层并且具有从约4.1eV至约4.5eV的范围内的功函数。在进一步的实施例中，n功函层包括钛(Ti)、铝(Al)、钛铝(TiAl)、钽(Ta)、或硅化锆(ZrSi₂)。

在图6中，在衬底210上方形成导电层246，从而使得导电层246部分地填充开口240。导电层246设置在功函层244上方。在实例中，导电层246具有约至约的厚度。在描述的实施例中，导电层246包括铝。可选地或额外地，导电层246包括铜、钨、金属合金、金属硅化物、其他导电材料或它们的组合。通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法或它们的组合形成导电层246。

在图7中，实施化学机械抛光(CMP)工艺直到达到或暴露介电层232。因此，CMP工艺去除设置在介电层232上方的多功能阻挡/润湿层242、功函层244和导电层246的部分。多功能阻挡/润湿层242、功函层244和导电层246的剩余部分组合以填充开口240，从而使得栅极结构220的栅极堆叠件包括界面介电层222、高k介电层224、多功能阻挡/润湿层242、功函层244和导电层246。多功能阻挡/润湿层242、功函层244和导电层246可以共同地称为栅极结构220的栅电极。

集成电路器件200可以包括其他部件。例如，可以在衬底210上方(诸如在介电层232上方)形成包括金属层和金属间介电(IMD)层的多层互连件(MLI)以电连接集成电路器件200的各个部件或结构。多层互连件包括垂直互连件，诸如通孔或接触件；和水平互连件，诸如金属线。在实例中，MLI包括至源极/漏极部件230和/或栅极结构220的栅极堆叠件的互连部件。各种互连部件包括各种导电材料，包括铝、铜、钛、钨、它们的合金、硅化物材料、其他合适的材料或它们的组合。在实例中，镶嵌工艺或双镶嵌工艺用于形成铜或铝多层互连结构。

集成电路器件200表现出减小的泄漏电流，从而导致改进的器件性能。可以通过栅极结构220的栅极堆叠件中的多功能阻挡/润湿层242实现这种减小的泄漏电流和改进的器件性能。多功能阻挡/润湿层242可以充分地阻挡金属杂质穿透下面的介电层，同时对上面的层提供足够的润湿性(界面质量)。

集成电路器件200及其制造方法100可以具有不背离本发明的范围的其他实施例。在下文中提供了一些实施例。不再重复类似的部件和类似的操作以用于简化的目的。

图8示出了根据一些实施例的集成电路器件200。集成电路器件200还包括设置在高k介电层224和多功能阻挡/润湿层242之间的覆盖层250。覆盖层250进一步保护高k介电层和/或增强多功能阻挡/润湿层242的功能。覆盖层250包括氮化钛(TiN)、氮化钽(TaN)或它们的组合。可以通过诸如PVD的合适的技术形成覆盖层。可以在方法100的操作110或可选地在操作130中形成覆盖层。在一些实施例中，当在操作110中形成高k介电层224时，也可以在操作110中形成覆盖层250，因此在整个制造过程中保护高k介电层。在这种情况下，高k介电层224和覆盖层250仅形成在开口240的底部中，而多功能阻挡/润湿层242和功函层244设置在开口240的底部和侧壁上，或换言之，呈如图8所示的U形。当方法100使用后高k工艺时，也在操作130中形成高k介电层。在这种情况下，覆盖层250也在操作130中形成。因此，高k介电层224和覆盖层250形成在侧壁上并且呈U形。

图9示出了根据一些实施例的集成电路器件200。方法100使用后高k工艺，在通过操作120去除伪栅极堆叠件之后，在操作130中形成高k介电层。在这种情况下，通过操作110形成的伪栅极可以包括氧化硅层和位于氧化硅层上方的多晶硅层。在操作120中，通过蚀刻去除栅极堆叠件。然后在操作130中在开口240中形成栅极介电层。以诸如以上描述的用于形成材料层242、244和248的那些步骤的类似的方式在开口240中形成其他栅极材料层(诸如242、246和248)。因此，高k介电层也是U形。同样，覆盖层250位于高k介电层224和多功能阻挡/润湿层242之间，高k介电层224和覆盖层250形成在侧壁上并且呈U形。可以在操作120中去除界面层222并且在操作130中诸如通过热氧化(非U形)或ALD(U形)重新沉积。

图10示出了根据一些实施例的集成电路器件200。源极和漏极(S/D)部件230形成为具有用于应变效应的不同的半导体材料，从而提高沟槽迁移率和器件性能。在操作120中，通过适当的工序形成源极和漏极部件230。例如，工序可以包括：蚀刻源极和漏极区中的衬底以使其凹进；以及通过具有原位掺杂的选择性外延生长在凹槽中外延地生长与衬底的材料不同的半导体材料。选择半导体材料以向沟道提供适当的应变以提高迁移率，诸如通过使用碳化硅向n沟道场效应晶体管提供拉伸应变和通过使用硅锗向p沟道场效应晶体管提供压缩应变。在一个实例中，器件200是nFET，当衬底210是硅衬底时，用于S/D部件230的半导体材料是掺杂磷的碳化硅。在一个实例中，器件200是pFET，当衬底210是硅衬底时，用于S/D部件230的半导体材料是掺杂硼的硅锗。在另一实例中，集成电路器件200包括nFET和pFET，当衬底210是硅衬底时，外延地生长具有磷掺杂剂的碳化硅以形成用于nFET的S/D部件230，外延地生长具有硼掺杂剂的硅锗以形成用于pFET的S/D部件230。可以外延地生长S/D部件230，从而使得S/D部件230的顶面与半导体衬底210的顶面基本共面。可选地，如图10所示，S/D部件230可以外延生长为超出半导体衬底210的顶面。

图11示出了根据一些实施例的集成电路器件200。在图11中，栅极堆叠件220包括位于高k介电层224上的多功能阻挡/润湿层242和直接位于多功能阻挡/润湿层242上的导电层246。例如，导电层246可以是铝。多功能阻挡/润湿层242包括TaAlCN并且被调整为也用作n型功函金属层。优化TaAlCN层的氮和碳的原子浓度，从而使得多功能阻挡/润湿层242充分地防止或减少金属杂质穿透下面的介电层(例如，高k介电层224和界面层222)，同时具有适当的功函数，诸如在从约4.1eV至约4.5eV范围内的功函数。在描述的实施例中，TaAlCN层包括约3％至约10％的氮原子浓度。TaAlCN层可以包括约5％至约20％的碳原子浓度。TaAlCN比率可以包括增强多功能阻挡/润湿层242和包括铝的上面的层之间的界面质量(可称为润湿性)的Ta：Al比率。例如，TaAlCN层242包括约1:1至约1:3的Ta：Al比率。

图12至图14示出了根据一些实施例的具有鳍结构的集成电路(IC)结构270。图12是根据一些实施例的IC结构270的顶视图。图13是根据一些实施例的沿着虚线AA’截取的IC结构270的截面图。图14是根据一些实施例的沿着虚线BB’截取的IC结构270的截面图。IC结构270包括形成在半导体衬底210上的第一鳍有源区272和第二鳍有源区274。鳍有源区272和鳍有源区274在STI部件212的顶面之上垂直地延伸。鳍有源区的半导体材料可以与半导体衬底210的材料相同或可选地不同。可以通过蚀刻以使STI部件凹进或通过选择性外延生长来形成鳍有源区。在一个实施例中，第一鳍有源区272是用于nFET，而第二鳍有源区274是用于pFET。在进一步的实施例中，诸如通过离子注入在第一鳍有源区272中形成p型掺杂阱276，并且在第二鳍有源区274中形成n型掺杂阱278。因此，第一沟道区280和第二沟道区282分别限定在第一鳍有源区和第二鳍有源区中。

在一些实施例中，诸如图10中示出的那些，通过外延生长形成S/D部件230以用于应变效应。栅堆叠件220形成在鳍有源区上方。在各个实施例中，栅极堆叠件220类似于图7的栅极堆叠件220，或图8至图11的栅极堆叠件220。在一个实施例中，当有源区272和274是不同的导电类型时，栅极堆叠件220包括不同的材料堆叠件的两部分，诸如位于第一鳍有源区272上方的第一部分和位于第二鳍有源区274上方的第二部分。这两部分在组成上相似，除了功函金属层244之外。在栅极堆叠件的第一部分中，功函金属层包括nWF金属层。在栅堆叠件的第二部分中，功函金属层包括pWF金属层。

虽然描述了不同的实施例，仍然具有组合两个以上的上述实施例的集成电路器件的其他实施例。例如，一种集成电路器件包括外延生长的S/D部件和U形高k介电层。在另一实例中，一种集成电路器件包括鳍有源区并且具有额外的覆盖层250。

传统的栅极堆叠件包括栅极介电层；设置在栅极介电层上方的功函层；设置在功函层上方的诸如氮化钽(TaN)阻挡层的阻挡层；设置在阻挡层上方的诸如钛(Ti)润湿层的润湿层；以及设置在润湿层上方的诸如铝(Al)导电层的导电层。TaN阻挡层提供不太理想的阻挡能力，并且已经观察到来自铝导电层的铝杂质可以在处理期间穿透栅极介电层。此外，尽管Ti润湿层对Al导电层提供足够的润湿性，已经观察到在处理期间在Ti润湿层和Al导电层之间发生相变，从而导致在处理期间TaN阻挡层的部分与Ti相互作用，并最终导致缺失部分的TaN阻挡层(换言之，在处理期间消耗掉TaN阻挡层的部分)。缺失部分的TaN阻挡层进一步使得TaN阻挡层的防止铝杂质穿透栅极介电层的能力最小化。当栅极堆叠件包括钽铝(TaAl)润湿层时，也已经观察到这种相变和缺失部分的TaN阻挡层。

为了解决这些问题，本发明用TaAlCN多功能阻挡/润湿层242代替传统的栅极堆叠件的单独的TaN阻挡层和Ti润湿层。TaAlCN的阻挡能力超出了TiN和TaN的阻挡能力(具体地，TaAlCN的阻挡能力>TaAlC>>TaN)。此外，TaAlCN对Al导电层提供足够的润湿性。因此，与包括传统的TaN阻挡层/Ti润湿层的栅极堆叠件相比，TaAlCN多功能阻挡/润湿层提供改进的阻挡能力和润湿性，导致减小的泄漏电流和改进的器件性能。特别地，就形成方法、颗粒/残留问题而言，TaAlCN比诸如包括碳氮化铝钛(TiAlCN)的其他材料更具有挑战性，在根据各个实施例的集成电路器件200及其制造方法100中已经解决了这些问题。不同的实施例可以具有不同的优势，并没有特定的优势是任何实施例所必需的。

本发明提供了许多不同的实施例。在一些实施例中，一种集成电路器件包括：半导体衬底；以及设置在半导体衬底上方的栅极堆叠件。栅极堆叠件还包括设置在半导体衬底上方的栅极介电层；设置在栅极介电层上方的多功能阻挡/润湿层，其中，多功能阻挡/润湿层包括碳氮化铝钽(TaAlCN)；设置在多功能阻挡/润湿层上方的功函层；和设置在功函层上方的导电层。

在一些其他实施例中，一种集成电路器件，包括：具有用于n沟道场效应晶体管的第一区和用于p沟道场效应晶体管的第二区的半导体衬底；设置在第一区内的半导体衬底上方的第一栅极堆叠件；和设置在第二区内的半导体衬底上方的第二栅极堆叠件。第一栅极堆叠件包括设置在半导体衬底上方的高k介电层、设置在高k介电层上方的第一碳氮化铝钽(TaAlCN)层和直接设置在第一TaAlCN层上的具有第一功函数的n功函(nWF)金属层。第二栅极堆叠件包括设置在半导体衬底上方的高k介电层、设置在高k介电层上方的第一TaAlCN层和直接设置在第一TaAlCN层上的具有第二功函数的p功函(pWF)金属层，第二功函数大于第一功函数。

在又一些其他实施例中，一种方法包括在半导体衬底上方形成栅极堆叠件；形成围绕栅极堆叠件的层间介电(ILD)层；至少部分地去除栅极堆叠件，从而在ILD层中形成开口；以及形成多功能阻挡/润湿层、位于多功能阻挡/润湿层上方的功函层和位于功函层上方的导电层。多功能阻挡/润湿层、功函层和导电层填充开口。多功能阻挡/润湿层包括第一碳氮化铝钽(TaAlCN)层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：

半导体衬底；以及

栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括：

栅极介电层，设置在所述半导体衬底上方；

多功能阻挡/润湿层，设置在所述栅极介电层上方，其中，所述多功能阻挡/润湿层包括碳氮化铝钽(TaAlCN)；

功函层，设置在所述多功能阻挡/润湿层上方；和

导电层，设置在所述功函层上方。

2.根据权利要求1所述的集成电路器件，其中，所述栅极介电层包括高k介电层。

3.根据权利要求2所述的集成电路器件，其中，所述栅极介电层包括设置在所述高k介电层和所述半导体衬底之间的界面介电层。

4.根据权利要求1所述的集成电路器件，其中，所述多功能阻挡/润湿层具有防止金属杂质穿透所述栅极介电层的氮原子浓度和碳原子浓度。

5.根据权利要求4所述的集成电路器件，其中，所述氮原子浓度是约5％至约15％并且所述碳原子浓度是约5％至约20％。

6.根据权利要求1所述的集成电路器件，其中，所述多功能阻挡/润湿层包括具有不同的氮原子浓度的多个TaAlCN层。

7.根据权利要求6所述的集成电路器件，其中，所述多功能阻挡/润湿层包括底部TaAlCN层和顶部TaAlCN层，其中，所述底部TaAlCN层比所述顶部TaAlCN层具有更高的氮原子浓度。

8.根据权利要求7所述的集成电路器件，其中，所述底部TaAlCN层具有从约5％至约15％的范围内的第一氮原子浓度，并且所述顶部TaAlCN层具有从约2％至约5％的范围内的第二氮原子浓度。

9.一种集成电路器件，包括：

半导体衬底，具有用于n沟道场效应晶体管的第一区和用于p沟道场效应晶体管的第二区；

第一栅极堆叠件，设置在所述第一区内的所述半导体衬底上方，其中，所述第一栅极堆叠件包括设置在所述半导体衬底上方的高k介电层、设置在所述高k介电层上方的第一碳氮化铝钽(TaAlCN)层和直接设置在所述第一TaAlCN层上的具有第一功函数的n功函(nWF)金属层；以及

第二栅极堆叠件，设置在所述第二区内的所述半导体衬底上方，其中，所述第二栅极堆叠件包括设置在所述半导体衬底上方的高k介电层、设置在所述高k介电层上方的所述第一TaAlCN层和直接设置在所述第一TaAlCN层上的具有第二功函数的p功函(pWF)金属层，所述第二功函数大于所述第一功函数。

10.一种方法，包括：

在半导体衬底上方形成栅极堆叠件；

形成围绕所述栅极堆叠件的层间介电(ILD)层；

至少部分地去除所述栅极堆叠件，从而在所述ILD层中形成开口；以及

形成多功能阻挡/润湿层、位于所述多功能阻挡/润湿层上方的功函层和位于所述功函层上方的导电层，其中，所述多功能阻挡/润湿层、所述功函层和所述导电层填充所述开口，并且其中，所述多功能阻挡/润湿层包括第一碳氮化铝钽(TaAlCN)层。