CN103022101A - 具有TiAlN阻挡/润湿层的金属栅叠层 - Google Patents

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Abstract

本发明公开了一种具有TiAlN阻挡/润湿层的金属栅叠层以及制造该金属栅叠层的方法。在一实例中，集成电路器件包括半导体衬底和设置在半导体衬底上方的栅叠层。该栅叠层包括设置在半导体衬底上方的栅极介电层；设置在栅极介电层上方的功函数层；设置在功函数层上方的多功能润湿/阻挡层，其中，所述多功能润湿/阻挡层是氮化钛铝层；以及导电层设置在多功能润湿/阻挡层上方。

Description

具有TiAlN阻挡/润湿层的金属栅叠层
技术领域
本发明涉及半导体领域，更具体地，涉及具有TiAlN阻挡/润湿层的金属栅叠层。
背景技术
半导体集成电路(IC)产业已经经历了快速增长。IC材料和设计的技术进步产生了多代IC，每一代都具有比前一代更小且更复杂的电路。然而，这些进步增加了加工和制造IC的复杂度，并且对于实现这些进步来说，需要在加工和制造IC方面的类似发展。在集成电路演进的过程中，功能密度(即，每芯片面积互连器件的数量)通常增加而几何尺寸(即，使用制造工艺可生产的最小部件(或线))减小。通常，这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小工艺也增加了加工和制造IC的复杂度，并且对于实现这些进步来说，需要在加工和制造IC方面的类似发展。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括：
半导体衬底；以及
栅叠层，被设置在所述半导体衬底上方，其中，所述栅叠层包括：
栅极介电层，被设置在所述半导体衬底上方；
功函数层，被设置在所述栅极介电层上方；
多功能润湿/阻挡层，被设置在所述功函数层上方，其中，所述多功能润湿/阻挡层是氮化钛铝层；以及
导电层，被设置在所述多功能润湿/阻挡层上方。
在一实施例的集成电路器件中，所述栅极介电层包括高k介电层。
在一实施例的集成电路器件中，所述栅极介电层包括界面介电层，所述界面介电层被设置在所述高k介电层和所述半导体衬底之间。
在一实施例的集成电路器件中，所述氮化钛铝层具有阻止金属杂质渗入所述栅极介电层的氮原子浓度。
在一实施例的集成电路器件中，所述氮原子浓度为约10％至约50％。
在一实施例的集成电路器件中，所述导电层是铝层。
在一实施例的集成电路器件中，所述氮化钛铝层具有优化所述氮化钛铝层和所述铝层之间的润湿性的钛、铝、和氮的比率。
在一实施例的集成电路器件中，所述氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。
根据本发明的另一个方面，提供了一种集成电路器件，该集成电路器件包括设置在半导体衬底上方的栅叠层，其中，所述栅叠层包括：
高k介电层，被设置在所述半导体衬底上方；
功函数层，被直接设置在所述高k介电层上；
氮化钛铝层，被直接设置在所述功函数层上；以及
铝层，被直接设置在所述氮化钛铝层上。
在一实施例的集成电路器件中，所述氮化钛铝层具有约10％至约50％的氮原子浓度。
在一实施例的集成电路器件中，所述氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。
在一实施例中，集成电路器件进一步包括沿着所述栅叠层的侧壁设置的间隔件。
在一实施例的集成电路器件中，所述栅叠层介于设置在所述半导体衬底中的源极部件和漏极部件之间。
在一实施例的集成电路器件中，所述栅叠层进一步包括设置在所述高k介电层和所述半导体衬底之间的界面介电层。
根据本发明的又一个方面，还提供了一种方法，所述方法包括：
在半导体衬底上方形成栅极结构，其中，所述栅极结构具有栅叠层，所述栅叠层包括设置在所述半导体衬底上方的高k介电层和设置在所述高k介电层上方的伪栅极；
从所述栅极结构去除所述伪栅极，从而形成开口；以及
在所述高k介电层上方形成功函数层，在所述功函数层上方形成多功能润湿/阻挡层，以及在所述多功能润湿/阻挡层上方形成导电层，其中，所述功函数层、所述多功能润湿/阻挡层和所述导电层填充所述开口，并且进一步地所述多功能润湿/阻挡层是氮化钛铝层。
在一实施例的方法中，在所述功函数层上方形成所述多功能润湿/阻挡层包括实施物理汽相沉积工艺。
在一实施例的方法中，所述实施物理汽相沉积工艺包括调节所述物理汽相沉积工艺以使所述氮化钛铝层具有约10％至约50％的氮原子浓度。
在一实施例的方法中，所述实施物理汽相沉积工艺包括调节所述物理汽相沉积工艺以使所述氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。
在一实施例的方法中，所述实施物理汽相沉积工艺包括在约20mTorr至约40mTorr的腔室压强下实施所述物理汽相沉积工艺。
在一实施例中，所述方法进一步包括在所述半导体衬底中形成源极部件和漏极部件，其中，所述栅极结构介于所述源极部件和所述漏极部件之间。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明各个方面的用于制造集成电路器件的方法的流程图。
图2至图7是根据本发明各个方面的在图1的方法的各个阶段期间的集成电路器件的示意性剖面图。
具体实施方式
应该理解，以下公开提供了许多不同的实施例或实例以用于实现各种实施例的不同特征。以下将描述部件和配置的具体实例以简化本发明。当然，这些仅是实例，并不旨在限制本发明。例如，在以下描述中，第一部件形成在第二部件上或第二部件上方可包括第一部件和第二部件以直接接触的方式形成的实施例，并且还包括另外的部件可以形成在第一部件和第二部件之间使得第一和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，而且其本身没有规定所讨论的各个实施例和/或结构之间的关系。
图1是根据本发明各个方面的用于制造集成电路器件的方法100的部分或者全部的流程图。方法100开始于框110，在框110中，在衬底上方形成栅极结构。该栅极结构具有栅叠层，该栅叠层包括在衬底上方设置的高k介电层以及在高k介电层上方设置的伪栅极。在框120中，从栅极结构去除伪栅极以在其中形成开口。在框130中，形成功函数层、多功能润湿/阻挡层和导电层以填充开口。在高k介电层上方形成功函数层，在功函数层上方形成多功能润湿/阻挡层，以及在多功能润湿/阻挡层上方形成导电层。多功能润湿/阻挡层包含在加工期间足以阻止(或减少)金属杂质渗入高k介电层(例如，从导电层)同时对导电层提供足够的润湿性(换句话说，期望的界面质量)的材料。方法100可以继续框140以完成集成电路器件的制造。在方法100之前、之中、或之后可以提供另外的步骤，并且对于方法100的其他实施例，所述步骤中的一些可以被替换或者取消。
图2至图7是根据图1的方法100在制造的各个阶段的集成电路器件200的部分或者全部的示意性剖面图。为了清楚起见，简化了图2至图7，以便更好地理解本发明的发明概念。在所述实施例中，集成电路器件200包括场效应晶体管器件，如n-沟道场效应晶体管(NFET)或p-沟道场效应晶体管(PFET)。集成电路器件200可以被包括在存储器单元和/或逻辑电路中，该存储器单元和/或逻辑电路包括无源元件，如电阻器、电容器、电感器、和/或熔丝；有源元件，如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管、和/或高频率晶体管；其他合适的元件；或者它们的组合。在集成电路器件200中可以添加另外的部件，并且在集成电路器件200的其他实施例中，下面所述的一些部件可以被替换或者去除。
在图2中，集成电路器件200包括衬底210。在所述实施例中，衬底210是包括硅的半导体衬底。可选地或者另外地，衬底210包括另一元素半导体，如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者它们的组合。在又一个可选实施例中，衬底210是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底210可以包括掺杂的外延层；梯度半导体层；和/或位于另一不同类型的半导体层上面的半导体层，如硅锗层上硅层。根据集成电路器件200的设计要求，衬底210包括各种掺杂结构。例如，衬底210可以包括掺杂有p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；或它们的组合的各种掺杂区。可以以P-阱结构、以N-阱结构、以双阱结构或者采用凸起结构在半导体衬底上形成掺杂区。
在衬底210中设置隔离部件212以隔离衬底210的各种区域和/或器件。隔离部件212利用隔离技术如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)来限定并电隔离各种区域。隔离部件212包括氧化硅、氮化硅、氮氧化硅、其他合适的材料、或它们的组合。通过任何合适的工艺形成隔离部件212。作为一个实例，形成STI包括：采用光刻工艺暴露出一部分衬底；在衬底的暴露部分中蚀刻沟槽(例如，通过采用干法蚀刻和/或湿法蚀刻)；以及用一种或多种介电材料填充沟槽(例如，通过采用化学汽相沉积工艺)。例如，经填充的沟槽可以具有多层结构，如填充有氮化硅或氧化硅的热氧化物衬层。
在衬底210上方设置栅极结构220。在所述实施例中，栅极结构220包括栅叠层，该栅叠层具有界面介电层222、高k介电层224和伪栅极层226。界面介电层222和高k介电层224可以共同被称为栅极结构220的栅极介电层。栅叠层可以包括另外的层，如硬掩膜层、保护层、扩散/阻挡层、介电层、金属层、其他合适的层、或它们的组合。通过工艺包括沉积工艺、光刻图案化工艺、蚀刻工艺、其他合适的工艺、或它们的组合来形成栅极结构220。沉积工艺包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的方法、或它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋转涂布)、软烘焙、掩膜对准、暴露、暴露后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他合适的工艺、或它们的组合。可以实施光刻暴露工艺，或者用其他适当方法如无掩膜光刻、电子束写入、离子束写入、和分子印迹来替换光刻暴露工艺。蚀刻工艺包括干法蚀刻、湿法蚀刻、或它们的组合。
在衬底210上方设置界面介电层222。在实例中，界面介电层222具有约
Figure BSA00000663330200061
至约
Figure BSA00000663330200062
的厚度。在所述实施例中，界面介电层222是含氧化物层，如氧化硅(SiO2)层或氮氧化硅(SiON)层。界面介电层222可以包括其他合适的材料。界面介电层222通过化学氧化物技术、热氧化物技术、原子层沉积(ALD)、化学汽相沉积(CVD)、或其他合适的技术来形成。在界面介电层222形成在衬底210上方之前可以实施清洗工艺，如后HF预栅极清洗工艺(例如，使用氢氟酸(HF)溶液)。
在界面介电层222上方设置高k介电层224，以及在高k介电层224上方设置伪栅极层226。高k介电层224和伪栅极层226的厚度取决于集成电路器件200的设计要求。在一个实例中，高k介电层224具有约
Figure BSA00000663330200063
至约
Figure BSA00000663330200064
的厚度，以及伪栅极层226具有约
Figure BSA00000663330200065
至约
Figure BSA00000663330200066
的厚度。高k介电层224包括高k介电材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料、或它们的组合。伪栅极层226包括适用于栅极替换工艺的材料。例如，在所述实施例中，伪栅极层226包括多晶硅。
栅极结构220进一步包括通过合适工艺形成的间隔件228。例如，在集成电路器件200上方均厚(blanket)沉积介电层如氮化硅层；然后，各向异性蚀刻氮化硅层以去除氮化硅层，从而形成如图2所示的间隔件228。将间隔件228邻近栅极结构220的栅叠层(界面介电层222、高k介电层224、和伪栅极层226)的侧壁定位。可选地或另外，间隔件228包含另一介电材料，如氧化硅、碳氮化硅、或它们的组合。
可以在衬底210中设置各种源极/漏极部件230。源极/漏极部件230之间被栅极结构220介入。源极/漏极部件230可以包括轻掺杂源极和漏极(LDD)区和/或重掺杂源极和漏极(HDD)区。可以通过离子注入或扩散n型掺杂剂(如磷或砷)或p型掺杂剂(如硼或BF2)来形成LDD区和/或HDD区。可以实施退火工艺如快速热退火和/或激光热退火来激活LDD区和/或HDD区中的掺杂剂。在所述实施例中，可以在任何时间形成LDD区和/或HDD区。源极/漏极部件230可以包括凸起的源极/漏极部件，如外延部件(例如，硅锗外延部件或硅外延部件)。例如，硅化物部件可以设置在源极/漏极部件230的上方以减小接触电阻。可以通过自对准硅化物(self-aligned salicide)工艺在源极和漏极部件上方形成硅化物部件，自对准硅化物工艺可以包括沉积金属层，退火该金属层使得该金属层能够与硅反应形成硅化物，然后去除未反应的金属层。
在衬底210上方沉积介电层232，如层间介电(ILD)层。介电层232包括介电材料，如氧化硅、氮化硅、氮氧化硅、四乙基原硅酸盐(TEOS)形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料、或它们的组合。示例性低k介电材料包括氟化硅玻璃(FSG)、掺杂碳的氧化硅、黑金刚石
Figure BSA00000663330200071
(Black Diamond
Figure BSA00000663330200072
Applied Materials of Santa Clara，California)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(Dow Chemical，Midland，Michigan)、聚酰亚胺、其他适当的材料、和/或它们的组合。介电层232可以包括多层结构，该多层结构包括多种介电材料。介电层232通过合适的工艺形成至合适的厚度，包括通过CVD、高密度等离子体CVD、旋转涂布、和/或其他合适的方法。在沉积介电层232之后，实施化学机械抛光(CMP)工艺直到达到/暴露出栅极结构220的顶部。具体地，如图2所示暴露出栅极结构220(此处，伪栅极层226)的栅叠层的顶部。可以在介电层232的上面和/或下面形成另外的层。
在图3至图7中，实施栅极替换工艺，其中，用金属栅极替换伪栅极层226。在图3中，从栅极结构220的栅叠层去除伪栅极层226，从而形成开口240。开口240暴露出高k栅极介电层224。可以通过蚀刻工艺、其他合适的工艺、或它们的组合去除伪栅极层226。在一实例中，蚀刻工艺选择性地蚀刻伪栅极层226。
在图4中，在衬底210上方形成功函数层242，以使功函数层242部分地填充开口240。沿着限定开口240的栅极结构220的侧壁设置功函数层242。在所述实施例中，功函数层242设置在高k介电层224上方设置功函数层242。在一个实例中，功函数层242具有约
Figure BSA00000663330200081
至约的厚度。在一个实例中，在高k介电层上设置在高k介电层上的功函数层242具有约
Figure BSA00000663330200083
至约
Figure BSA00000663330200084
的厚度，并且沿着开口240的侧壁设置的功函数层242可以具有小于
Figure BSA00000663330200085
的厚度、或者具有约
Figure BSA00000663330200086
至约
Figure BSA00000663330200087
的厚度。功函数层242包括可以被调节成具有适当的功函数的材料，所述适当的功函数用于增强相关器件性能。例如，如果是p型场效应晶体管(PFET)器件，功函数层242包括一种p型功函数材料，该p型功函数材料可以被配置成具有用于PFET的栅电极的期望功函数值。另一方面，如果是n型场效应晶体管(NFET)器件，功函数层242包括一种n型功函数材料，该n型功函数材料可以被配置成具有用于NFET的栅电极的期望功函数值。功函数层242通过以下方法形成：物理气相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的方法、或它们的组合。
在图5中，多功能润湿/阻挡层244形成在衬底210上方，使得多功能润湿/阻挡层244部分填充开口240。多功能润湿/阻挡层244设置在功函数层242上方。在一个实例中，多功能润湿/阻挡层244具有约
Figure BSA00000663330200088
至约
Figure BSA00000663330200089
的厚度。多功能润湿/阻挡层244在加工期间作为阻挡层和润湿层起作用。例如，多功能润湿/阻挡层244阻止或减少金属杂质渗入设置在多功能润湿/阻挡层244下面的任何介电层(如栅极结构220的栅叠层的栅极介电层)，同时在多功能润湿/阻挡层244和形成在多功能润湿/阻挡层244上方的任何材料层之间提供合意的界面质量。因此，在所述实施例中，多功能润湿/阻挡层244阻止或减少金属杂质渗入高k介电层224和界面介电层222中，同时提供在多功能润湿/阻挡层244和形成在多功能润湿/阻挡层244上方的栅极结构220的栅叠层的层(如导电层246)之间的最佳界面质量。这种功能性将在下面进一步详细描述。
在所述实施例中，多功能润湿/阻挡层244包括氮化钛铝(TiAlN)。优化TiAlN层的氮原子浓度，以使多功能润湿/阻挡层244足以阻止或者减少金属杂质渗入下面的介电层(例如，高k介电层224和界面层222)，同时最低限度地影响集成电路器件200的功函数。例如，已经观察到，小于10％的氮原子浓度不能提供期望的“阻挡”金属杂质的能力，而大于50％的氮原子浓度能够影响(或者有助于)集成电路器件200的功函数。因此，在所述实施例中，TiAlN层包括约10％至约50％的原子层浓度。在所述实施例中，TiAlN比率进一步包括增强多功能润湿/阻挡层244与包括铝的上面层之间的界面质量(其可以被称为润湿性)的Ti∶Al比率。例如，TiAlN层包括约1∶1至约1∶3的Ti∶Al比率。
调整用于形成多功能润湿/阻挡层244(此处为TiAlN层)的工艺以实现多功能润湿/阻挡层244的最佳阻挡和可润湿性功能。在所述实施例中，采用物理气相沉积(PVD)形成TiAlN层。调节PVD工艺的各种工艺参数，如衬底温度、气体类型、气体流速、腔室压强、DC电源、偏置电源、工艺时间、其他合适的参数、或它们的组合，以实现期望的阻挡和可润湿性功能。可选地，多功能润湿/阻挡层244通过其他工艺形成，如化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的方法、或它们的组合。可以调节这些可选工艺的各种工艺参数，以实现多功能润湿/阻挡层244的阻挡和可润湿性功能。
在所述实施例中，将腔室压强保持在约20mTorr至约40mTorr的高压强PVD工艺沉积多功能润湿/阻挡层244。高压强PVD工艺可以确保多功能润湿/阻挡层244充分地并部分填充开口240。例如，已观察到，小于20mTorr的腔室压强能够导致多功能润湿/阻挡层244不充分地覆盖开口240内的功函数层242，而大于40mTorr的腔室压强能够导致多功能润湿/阻挡层244不期望地悬在开口240的顶部之上，这使得多功能润湿/阻挡层244在开口240的顶部合并，从而在其中形成间隙。因此，高压强PVD工艺例如对高纵横比开口如开口240提供足够的覆盖。例如，在所述实施例中，高纵横比开口是指高度与宽度的比率大于或等于2.2(高度/宽度≥2.2)的开口。可选地，高纵横比开口可以通过其他的高度与宽度的比率来限定。
在图6中，导电层246形成在衬底210上方，使得导电层246部分填充开口240。导电层246设置在多功能润湿/阻挡层244上方。在一实例中，导电层246具有约
Figure BSA00000663330200101
至约
Figure BSA00000663330200102
的厚度。在所述实施例中，导电层246包括铝。可选地或者另外，导电层246包括铜、钨、金属合金、金属硅化物、其它导电材料、或它们的组合。功函数层242通过以下方法形成：物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的方法、或它们的组合。
在图7中，实施化学机械抛光(CMP)工艺直到达到或者暴露出介电层232。因此，CMP工艺去除在介电层232上方设置的部分的功函数层242、多功能润湿/阻挡层244、和导电层246。功函数层242、多功能润湿/阻挡层244、和导电层246的剩余部分联合起来填充开口240，使得栅极结构220的栅叠层包括界面介电层222、高k介电层224、功函数层242、多功能润湿/阻挡层244、和导电层246。功函数层242、多功能润湿/阻挡层244、和导电层246可以共同被称为栅极结构220的栅电极。
集成电路器件200可以包括其他部件。例如，包括金属层和金属层间介电(IMD)层的多层互连(MLI)可以形成在衬底210上方，如在介电层232上方，以电连接集成电路器件200的各种部件或结构。多层互连包括纵向互连件如通孔或接触件，以及横向互连件如金属线。在一实例中，MLI包括互连源极/漏极部件230和/或栅极结构220的栅叠层的互连部件。各种互连部件包括各种导电材料，包括铝、铜、钛、钨、它们的合金、硅化物材料、其他合适的材料、或它们的组合。在一实例中，采用镶嵌工艺或双镶嵌工艺形成铜或铝多层互连结构。
集成电路器件200表现出泄露电流减少，导致了器件性能改进。可以通过栅极结构220的栅叠层中的多功能润湿/阻挡层244来实现这种泄露电流减少和器件性能改进。多功能润湿/阻挡层244能够充分有效地阻挡金属杂质渗入下面的介电层，同时向上面的层提供充足够的可润湿性(界面质量)。因此，多功能润湿/阻挡层244可以替换常规集成电路器件中实施的单独润湿层和阻挡层。例如，常规栅叠层包括：栅极介电层；设置在栅极介电层上方的功函数层；设置在功函数层上方的阻挡层，如氮化钽(TaN)阻挡层；设置在阻挡层上方的润湿层，如钛(Ti)润湿层；和设置在润湿层上方的导电层，如铝(Al)导电层。TaN阻挡层提供小于期望的阻挡能力，并且已经观察到来自铝导电层的铝杂质在加工期间能够渗入栅极介电层。而且，虽然Ti润湿层对Al导电层提供足够的可润湿性，但已经观察到在加工期间Ti润湿层和Al导电层之间出现相位变换，导致了在加工期间部分TaN阻挡层与Ti相互作用，并且最终导致失去部分TaN阻挡层(换句话说，部分TaN阻挡层在加工期间被消耗了)。TaN阻挡层的部分失去进一步降低TaN阻挡层阻止铝杂质渗入栅极介电层的能力。在栅叠层包括钛铝(TiAl)润湿层时，也可以观察到这种相位变换和TaN阻挡层的部分失去。为了解决这些问题，本发明用多功能润湿/阻挡层244如TiAlN多功能润湿/阻挡层替换常规栅叠层中的单独TaN阻挡层和Ti润湿层。TiAlN的阻挡能力超过TiN和TaN的阻挡能力(具体而言，阻挡能力为：TiAlN＞TiN＞＞TaN)。进一步地，TiAlN向Al导电层提供足够的可润湿性(具体而言，可润湿性为Ti≈TiAl＞TiAlN≈TiN＞＞TaN)。因此，与包括常规TaN阻挡层/Ti润湿层的栅叠层相比，TiAlN多功能润湿/阻挡层提供了改进的阻挡能力和可润湿性，从而导致泄露电流减少以及器件性能改进。本发明中，不同的实施例可以具有不同的优点，并无特定优点是任何实施例都必需的。
本发明实现了许多不同的实施例。在一个实例中，集成电路器件包括半导体衬底和设置在半导体衬底上方的栅叠层。栅叠层包括：设置在半导体衬底上方的栅极介电层；设置在栅极介电层上方的功函数层；设置在功函数层上方的多功能润湿/阻挡层，其中多功能润湿/阻挡层是氮化钛铝层；以及设置在多功能润湿/阻挡层上方的导电层。栅极介电层可以包括高k介电层。栅极介电层可以包括设置在高k介电层和半导体衬底之间的界面介电层。氮化钛铝层具有阻止金属杂质渗入栅极介电层的氮原子浓度。例如，氮原子浓度是约10％至约50％。导电层可以是铝层，以及氮化钛铝层可以具有优化氮化钛铝层和铝层之间的可润湿性的钛、铝和氮的比率。例如，氮化钛铝层可以具有约1∶1至约1∶3的Ti∶Al比率。
在另一个实例中，一种集成电路器件包括设置在半导体衬底上方的栅叠层，该栅叠层包括：设置在半导体衬底上方的高k介电层；直接设置在高k介电层上的功函数层；直接设置在功函数层上的氮化钛铝层；以及直接设置在氮化钛铝层上的铝层。该栅叠层可以进一步包括设置在高k介电层和半导体衬底之间的界面介电层。氮化钛铝层可以具有约10％至约50％的氮原子浓度。氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。集成电路器件可以进一步包括沿着栅叠层的侧壁设置的间隔件。栅叠层可以介于设置在半导体衬底中的源极部件和漏极部件之间。
在又一个实例中，所述方法包括：在半导体衬底上方形成栅极结构，其中，该栅极结构具有栅叠层，该栅叠层包括设置在半导体衬底上方的高k介电层和设置在高k介电层上方的伪栅极；从栅极结构去除伪栅极，从而形成开口；以及在高k介电层上方形成功函数层，在功函数层上方形成多功能润湿/阻挡层，以及在多功能润湿/阻挡层上方形成导电层，其中，功函数层、多功能润湿/阻挡层、和导电层填充所述开口，并且进一步地，其中多功能润湿/阻挡层是氮化钛铝层。该方法进一步包括在半导体衬底中形成源极部件和漏极部件，其中，栅极结构介于源极部件和漏极部件之间。可以采用物理汽相沉积工艺在功函数层上方形成多功能润湿/阻挡层。可以调节物理汽相沉积工艺以使氮化钛铝层具有约10％至约50％的氮原子浓度。可以调节物理汽相沉积工艺以使氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。物理汽相沉积工艺可以实施约20mTorr至约40mTorr的腔室压强。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
半导体衬底；以及
栅叠层，被设置在所述半导体衬底上方，其中，所述栅叠层包括：
栅极介电层，被设置在所述半导体衬底上方；
功函数层，被设置在所述栅极介电层上方；
多功能润湿/阻挡层，被设置在所述功函数层上方，其中，所述多功能润湿/阻挡层是氮化钛铝层；以及
导电层，被设置在所述多功能润湿/阻挡层上方。
2.根据权利要求1所述的集成电路器件，其中，所述栅极介电层包括高k介电层。
3.根据权利要求2所述的集成电路器件，其中，所述栅极介电层包括界面介电层，所述界面介电层被设置在所述高k介电层和所述半导体衬底之间。
4.根据权利要求1所述的集成电路器件，其中，所述氮化钛铝层具有阻止金属杂质渗入所述栅极介电层的氮原子浓度。
5.一种集成电路器件，包括设置在半导体衬底上方的栅叠层，其中，所述栅叠层包括：
高k介电层，被设置在所述半导体衬底上方；
功函数层，被直接设置在所述高k介电层上；
氮化钛铝层，被直接设置在所述功函数层上；以及
铝层，被直接设置在所述氮化钛铝层上。
6.根据权利要求5所述的集成电路器件，其中，所述氮化钛铝层具有约10％至约50％的氮原子浓度。
7.根据权利要求5所述的集成电路器件，其中，所述氮化钛铝层具有约1∶1至约1∶3的Ti∶Al比率。
8.一种方法，包括：
在半导体衬底上方形成栅极结构，其中，所述栅极结构具有栅叠层，所述栅叠层包括设置在所述半导体衬底上方的高k介电层和设置在所述高k介电层上方的伪栅极；
从所述栅极结构去除所述伪栅极，从而形成开口；以及
在所述高k介电层上方形成功函数层，在所述功函数层上方形成多功能润湿/阻挡层，以及在所述多功能润湿/阻挡层上方形成导电层，其中，所述功函数层、所述多功能润湿/阻挡层和所述导电层填充所述开口，并且进一步地所述多功能润湿/阻挡层是氮化钛铝层。
9.根据权利要求8所述的方法，其中，在所述功函数层上方形成所述多功能润湿/阻挡层包括实施物理汽相沉积工艺。
10.根据权利要求9所述的方法，其中，所述实施物理汽相沉积工艺包括调节所述物理汽相沉积工艺以使所述氮化钛铝层具有约10％至约50％的氮原子浓度。
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