TW201314902A - 積體電路裝置及其製造方法 - Google Patents
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Abstract
本發明係提供一種具有氮化鈦鋁潤濕/阻障層之金屬堆疊及其製造方法。在一實施例中，積體電路裝置包含一半導體基材及一閘極堆疊設置於此半導體基材上。金屬堆疊包含一閘極介電層設置於此半導體基材上；一功函數層設置於此閘極介電層上；一多功能潤濕/阻障層設置於此功函數層上；及一導電層設置於此多功能潤濕/阻障層上，其中此多功能潤濕/阻障層係為一氮化鈦鋁層。
Description
本發明係有關於積體電路裝置，且特別是有關於一種閘極結構含有多功能潤濕/阻障層之積體電路裝置。
半導體積體電路(IC)產業已經歷過快速的成長。IC材料和設計的技術進步使得IC的生產世代不停地推新，每個世代都較前個世代有更小及更複雜的電路。然而，這些進步也增加了製造IC製程的複雜性，因此IC製程也需要有同樣的進展才能實現更先進的積體電路IC製程。在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)已普遍地增加，然而幾何尺寸(亦即在製程中所能創造的最小元件或線)也越來越小。這些縮小尺寸的製程通常能增加產品效能和提供較低的相關成本。但某些尺寸的下降亦會造成IC製程的複雜度。為了解決上述問題，應於IC製程上應具有對應的發展。
本發明實施例係提供一種積體電路裝置，包括：一半導體基材；以及一閘極堆疊設置於此半導體基材上，其中此閘極堆疊包含：一閘極介電層設置於此半導體基材上；一功函數層設置於此閘極介電層上；一多功能潤濕/阻擋層設置於此功函數層上，其中此多功能潤濕/阻擋層為一氮化鈦鋁層；及一導電層設置於此多功能潤濕/阻擋層上。
本發明實施例更提供一種積體電路之製造方法，包括：形成一閘極結構於此半導體基材上，其中此閘極結構包含一高介電常數介電層設置於此半導體基材上及一虛置閘極設置於此高介電常數介電層上；自此閘極結構中移除此虛置閘極而形成一開口；形成一功函數層於此高介電常數介電層上；形成一多功能潤濕/阻擋層於此功函數層上；以及形成一導電層於此多功能潤濕/阻擋層上，其中此功函數層、此多功能潤濕/阻擋層及此導電層填滿此開口，且此多功能潤濕/阻擋層係為一氮化鈦鋁層。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。值得注意的是，這些實施例提供許多可行之發明概念並可實施於各種特定情況。然而，在此所討論之這些特定實施例僅用於舉例說明本發明之製造及使用方法，但非用於限定本發明之範圍。
第1圖顯示依照本發明實施例之積體電路裝置之製造方法之一部分或整體的流程圖。方法100起始於方塊110，其係為形成一閘極結構於基材上。此閘極結構具有一閘極堆疊，其包含設置於基材上之高介電常數介電層及設置於高介電常數介電層上的虛置閘極。接著，進行方塊120，從閘極結構中移除虛置閘極，以形成開口於其中。接著，進行方塊130，形成一功函數層、一多功能潤濕/阻擋層(multi-function blocking/wetting layer)及一導電層，以填滿開口。例如，功函數層形成於高介電常數介電層上；多功能潤濕/阻擋層形成於功函數層上；及導電層形成於多功能潤濕/阻擋層上。多功能潤濕/阻擋層包含一材料，其足以防止(或減少)金屬雜質在製程中滲至高介電常數介電層(例如，來自導電層之雜質)，並可同時提供導電層足夠的潤濕度(易言之，所欲的界面品質)。接著，進行方塊140，完成積體電路裝置的製造。方法100可包含在上述流程進行期間、之前或之後增加額外的步驟。此外，在其他實施例中，可將方法100中之某些步驟予以替換或刪除。
第2至7圖顯示依照第1圖之方法100製造積體電路裝置200之各中間階段之一部分或整體的剖面圖。第2至7圖係為簡化之圖式，以便明瞭呈現本發明之發明概念。在一實施例中，積體電路裝置200可包含場效電晶體，例如n型場效電晶體(NFET)或p型場效電晶體(PFET)。積體電路裝置200可被包含於記憶胞及/或邏輯電路中。記憶胞及/或邏輯電路可為例如電阻器、電容器、電感器及/或熔絲之被動元件、例如金氧半場效電晶體(MOSFETs)、互補型金氧半電晶體(CMOSs)、高電壓電晶體及/或高頻電晶體之主動元件、其他元件或前述之組合。其他元件亦可加入至積體電路裝置200中。在其他實施例中，可將積體電路200中之如下所述之某些元件替換為其他元件或將其移除。
在第2圖中，積體電路裝置200包含基材210。在所述之實施例中，基材210為一含矽之半導體基材。或者，基材210可包含例如鍺之其他元素半導體、例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)之化合物半導體、例如含鍺化矽(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AllnAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷化鎵銦砷(GaInAsP)之合金半導體、或前述之組合。在另一實施例中，基材210為絕緣體上覆矽(SOI)。在其它實施例中，半導體基材210可包含摻雜的磊晶層、梯度半導體層及/或一半體層覆上覆有另一具有不同型態之半導體層，例如鍺化矽層上覆矽層。基材210包含依據積體電路裝置200之各種設計所需之各種摻雜組態。例如，基材210可包含各種摻雜P型摻質(例如硼或二氟化硼)、N型摻質(例如磷或砷)或前述之組合之各種摻雜區域。摻雜區域可形成於半導體基材上、P型井區結構中、N型井區結構中或雙井區結構中。或者，可使用隆起結構作為摻雜區域。
隔離元件212設置於基材210中以隔離基材210之各種區域及/或裝置。隔離元件212利用例如矽局部氧化及/或淺溝槽等隔離技術定義出各個區域並將其彼此電性隔離。隔離元件212包含氧化矽、氮化矽、氮氧化矽、其他合適材料或前述之組合。隔離元件212可由任意合適之製程形成。例如形成淺溝槽隔離之步驟包含：使用微影製程對基材之一部分作曝光、蝕刻基材之曝光部分(例如乾蝕刻或濕蝕刻)、及以一或多個介電材料填充溝槽(例如使用化學氣相沉積)。此填充後的溝槽可具有多層結構，例如可同時填有熱氧化襯層與氮化矽，或同時填有熱氧化襯層與氧化矽。
閘極結構220設置於基材210上。在一實施例中，閘極結構220包含一閘極堆疊，其具有界面介電層222、高介電常數介電層224及虛置閘極層226。界面介電層222及高介電常數介電層224可一併稱為閘極結構220之閘極介電層。閘極堆疊可包含其他額外的膜層，例如硬罩幕層、蓋層、擴散/阻障層、介電層、金屬層、其他合適膜層或前述之組合。閘極結構220合適的製程形成，例如沉積製程、微影圖案化製程、蝕刻製程、其他合適製程或前述之組合。沉積製程包含物理氣相沉積、化學氣相沉積、原子層沉積、電漿增強式化學氣相沉積(plasma enhanced CVD)、遠距電漿化學氣相沉積(remote plasma CVD)、分子有機化學氣相沉積(molecular organic CVD，MOCVD)、濺鍍、電鍍、其他合適方法或前述之組合。微影圖案化製程包含光阻塗佈(例如旋轉塗佈)、軟烘烤、光罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥(例如硬烘烤)、其他合適製程或前述之組合。微影曝光製程還可包含其他合適方法或以之取代，例如無光罩微影、電子束寫入、離子束寫入、及分子拓印。蝕刻製程包含乾蝕刻、濕蝕刻或前述之組合。
界面介電層222設置於基材210上。在一實施例中，界面介電層222之厚度為約5至20埃。在一實施例中，界面介電層222為一含氧層，例如氧化矽層(SiO2)層或氮氧化矽層(SiON)層。界面介電層222可包含其他合適材料。界面介電層222可由化學氧化技術、熱氧化技術、原子層沉積(ALD)、化學氣相沉積(CVD)或其他合適技術形成。在形成界面介電層222於基材210上之前，可先進行清潔製程，例如氫氟酸後-閘極前清潔製程(HF-last pre-gate cleaning processs)(例如使用氫氟酸溶液)。
高介電常數介電層224設置於界面介電層222上，且虛置閘極層226設置於高介電常數介電層224上。高介電常數介電層224及虛置閘極層226之厚度取決於積體電路裝置200之設計需求。在一實施例中，高介電常數介電層224為約5埃至30埃。虛置閘極層226之厚度為約350埃至700埃。高介電常數介電層224包含高介電常數材料，例如氧化鉿、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfTiO)、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金(HfO2-Al2O3)、其他合適材料或前述之組合。虛置閘極結構226包含適於閘極替換製程之材料。例如，在一實施例中，虛置閘極層226包含多晶矽。
閘極結構220更包含由合適製程形成之間隔物228。例如，以毯覆式沉積形成介電層(例如氮化矽層)於積體電路裝置200上，及以非等向性蝕刻蝕刻氮化矽層，以移除氮化矽層形成如第2圖所示之間隔物228。間隔物228係位在閘極結構220之閘極堆疊(界面介電層222、高介電常數介電層224及虛置閘極層226)之側壁旁。或者，間隔物228包含另一介電材料，例如氧化矽、氮化碳矽或前述之組合。
各種源極/汲極元件230可設置於基材210中。閘極結構220可插在源極/汲極元件230之間。源極/汲極元件230可包含輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區。輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區可由離子摻雜或以n型摻質(例如磷或砷)或p型摻質(例如硼或二氟化硼)擴散形成。此外，可進行退火製程以活化輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區中的摻質，例如可進行快速熱退火及/或雷射熱退火。在所述之實施例中，輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區皆可在任意時間形成。源極/汲極元件230可包含隆起源極/汲極元件，例如磊晶元件(例如矽鍺磊晶元件或矽磊晶元件)。矽化物元件可例如設置於源極/汲極元件230上，以減少接觸電阻。矽化物元件可由自對準矽化製程形成於源極及汲極元件上。此自對準矽化製程可包含沉積一金屬層、鍛燒此金屬層，以使此金屬層能與矽反應而形成矽化物，並接著移除未反應的金屬層。
介電層232設置於基材210上，例如層間介電層(inter-layer dielectric layer)。介電層232包含介電材料，例如氧化矽、氮化矽、氮氧化矽、由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成之氧化物、磷矽酸玻璃(phosphosilicate glass)、硼磷矽酸玻璃(boronphosphosilicate glass)、低介電常數介電材料、其他合適介電材料或前述之組合。低介電常數介電材料包含氟矽玻璃(FSG)、碳摻雜玻璃、Black Diamond(Applied Materials of Santa Clara,California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、摻氟的非晶系碳(amorphous fluorinated carbon)、聚對二甲基苯(parylene)、SiLK(Dow chemical,Midland,Michigan)、聚亞醯胺(polyimide)、其他合適材料或前述之組合。介電層232可包含含多種介電材料之多層結構。介電層232可由合適製程形成並具有合適厚度，例如可由化學氣相沉積、高密度電漿化學氣相沉積、旋塗法(spin-on)及/或其他合適方法形成。在沉積介電層232之後，可進行化學機械研磨製程，直至到達或暴露出閘極結構220之頂部部分，且特別是如第2圖所示，暴露出閘極結構220之閘極堆疊之頂部部分(在此為虛置閘極層226)。其他額外的膜層可形成於介電層232之上及/或之下。
第3至7圖顯示為進行閘極替換製程。在此閘極替換製程中，虛置閘極層226係替換為金屬閘極。在第3圖中，自閘極結構220中移除虛置閘極層226，而形成開口240。開口240暴露出高介電常數介電層224。虛置閘極層226可由蝕刻製程、其他合適製程或前述之組合予以移除。例如，以蝕刻製程選擇性地移除虛置閘極層226。
在第4圖中，功函數層242係形成於基材210上，以使功函數層242部分填滿開口240。功函數層242沿著閘極結構220之側壁設置，其中閘極結構220之側壁定義出開口240。在所述之實施例中，功函數層242設置於高介電常數介電層224上。在一實施例中，功函數層242之厚度為約30埃至100埃。在一實施例中，設置於高介電常數介電層224上之功函數層242之厚度為約30埃至100埃，沿著開口240之側壁設置的功函數層242厚度小於約30埃或介於約30埃至100埃之間。功函數層242包含可調整功函數至適於增加裝置效能之材料。例如，在P型場效電晶體中(PFET)，功函數層242包含P型功函數材料，其可使P型場效電晶體之閘極電極具有所欲之功函數。反之，在N型場效電晶體中，功函數層242包含N型功函數材料，其可使N型場效電晶體(NFET)之閘極電極具有所欲之功函數。功函數層242可由物理氣相沉積、化學氣相沉積、原子層沉積、電漿增強式化學氣相沉積(plasma enhanced CVD)、遠距電漿化學氣相沉積(remote plasma CVD)、分子有機化學氣相沉積(molecular organic CVD，MOCVD)、濺鍍、電鍍、其他合適方法或前述之組合形成。
參見第5圖，其顯示形成多功能潤濕/阻障層244於基材210上，以使多功能潤濕/阻障層244部分填滿開口240。多功能潤濕/阻障層244設置於功函數層244上。在一實施例中，多功能潤濕/阻障層244之厚度為約30埃至100埃。在製造過程中，多功能潤濕/阻障層244可同時具有阻障層及潤濕層的功能。例如，多功能潤濕/阻障層244可防止或減少金屬雜質滲至任何位於多功能潤濕/阻障層244下方的介電層(例如閘極結構220之閘極堆疊之閘極介電層)，且提供在多功能潤濕/阻障層244與形成於其上方的任意材料層之間具有所欲的界面品質。因此，在所述之實施例中，多功能潤濕/阻障層244防止或減少金屬雜質滲至高介電常數介電層244及層間介電層222，且提供閘極結構220閘極堆疊中之形成於此多功能潤濕/阻障層244上的膜層(例如導電層)與此多功能潤濕/阻障層244之間具有最佳界面品質。此功能性將於以下再次詳述。
在一實施例中，多功能潤濕/阻障層244包含氮化鈦鋁(TiAlN)。此氮化鈦鋁層中的氮原子濃度經過最佳化，以使多功能潤濕/阻障層244能充分的防止或減少金屬雜質滲至底下的介電層(例如，高介電常數介電層224及界面介電層222)，並將金屬雜質對積體電路裝置200之功函數的影響最小化。例如，已觀察到的是，當氮原子濃度小於10%時，將無法達到所欲之對金屬雜質的“阻障”能力；反之，當氮原子濃度大於50%時將會影響積體電路裝置200之功函數。因此，在所述之實施例中，此氮化鈦鋁層中的氮原子濃度係為介於約10%至50%之間。在所述之實施例中，氮化鈦鋁(TiAlN)之比例更包含鈦鋁比例為能增加多功能潤濕/阻障層244與其上方膜層(例如導電層)之間的界面品質(亦可稱為潤濕度)之比例。例如，氮化鈦鋁層中鈦與鋁之比例包含介於約1：1至約1：3之間。
用以形成多功能潤濕/阻障層244(在此為氮化鋁鈦層)之製程係經過調控，以將多功能潤濕/阻障層244之阻障及潤濕能力最佳化。在所述之實施例中，可使用物理氣相沉積來形成氮化鈦鋁層。例如，可調控物理氣相沉積之製程參數以達到理想的阻障及潤濕功能性，物理氣相沉積之製程參數可例如為基材溫度、氣體種類、氣體流速、腔室壓力、直流電源(DC power)、偏壓電源(bias power)、處理時間、其他合適參數或前述之組合。或者，可以其他方式形成多功能潤濕/阻障層244，例如化學氣相沉積、原子層沉積、電漿增強式化學氣相沉積、遠距電漿化學氣相沉積(remote plasma CVD)、分子有機化學氣相沉積(molecular organic CVD，MOCVD)、濺鍍、電鍍、其他合適方法或前述之組合。此外，亦可調控上述用以替代物理氣相沉積之各種方法之各種製程參數，以使多功能潤濕/阻障層244具有理想的阻障及潤濕功能性。
在一實施例中，以高壓物理氣相沉積製程(其可維持腔室壓力在約20 mTorr至約40 mTorr之間)沉積多功能潤濕/阻障層244。高壓物理氣相沉積製程可確保多功能潤濕/阻障層244充分的部分填滿開口240。例如，已觀察到的是，當腔室壓力小於20 mTorr時，可能會使多功能潤濕/阻障層244無法充分覆蓋在開口240中的功函數層242上。當腔室壓力大於約40 mTorr時，將會使多功能潤濕/阻障層244在開口240上產生不合適的懸突，使多功能潤濕/阻障層244聚集在開口240之頂部部分而形成一間隙於開口中。因此，高壓物理氣相沉積製程可提供充分覆蓋，特別是對於高深寬比之開口，例如開口240。例如，在一實施例中，高深寬比的開口係指具有深度對寬度大於或等於2.2之開口(深度/寬度≧2.2)。或者，高深寬比開口可由其他的深寬比例來定義。
參見第6圖，其顯示形成導電層246於基材210上，以使導電層246部分覆蓋開口240。導電層246設置於多功能潤濕/阻障層244上。在一實施例中，導電層246之厚度為約300埃至約1500埃。在所述之實施例中，導電層246包含鋁，或可額外包含銅、鎢、金屬合金、金屬矽化物或前述之組合，或以其取代鋁。功函數層242可由物理氣相沉積、化學氣相沉積、原子層沉積、電漿增強式化學氣相沉積(plasma enhanced CVD)、遠距電漿化學氣相沉積(remote plasma CVD)、分子有機化學氣相沉積(molecular organic CVD，MOCVD)、濺鍍、電鍍、其他合適方法或前述之組合形成。
參見第7圖，其顯示進行化學機械研磨(chemical mechanical polishing，CMP)製程，直至到達或暴露出介電層232。因此，化學機械研磨製程移除了部分的功函數層242、部分的多功能潤濕/阻障層244及部分設置於介電層232上的導電層246。功函數層242、多功能潤濕/阻障層244及導電層246之剩餘部分可結合起來填滿開口240，以使閘極結構220之閘極堆疊包含界面介電層222、高介電常數介電層224、功函數層242、多功能潤濕/阻障層244及導電層246。功函數層242、多功能潤濕/阻障層244及導電層246可一併被稱為閘極結構220之閘極電極。
積體電路裝置200可更包含其他元件。例如，多層內連線，其含有多層金屬層及多層金屬層間介電層(multilayer interconnection)設置於基材210上(例如介電層232上)，以與積體電路裝置200各種元件或結構電性連接。多層內連線包含垂直內連線(例如通孔或接觸點)及水平內連線(例如金屬線)。在一實施例中，此多層內連線包含連接至源極/汲極元件230及/或閘極結構220之連接元件。內連線元件包含各種導電材料，例如包含鋁、銅、鈦、鎢、前述之合金、矽化物材料、其他合適材料或前述之組合。在一實施例中，可使用鑲嵌製程或雙鑲嵌製程來形成銅或鋁的多層內連線結構。
藉由閘極堆疊中的多功能潤濕/阻障層244，積體電路裝置200可具有較低的漏電流，並因而具有較佳的裝置效能。多功能潤濕/阻障層244可足以阻擋來自底下介電層的金屬雜質，並使其與上方的膜層之間具有足夠的潤濕度(界面品質)。多功能潤濕/阻障層244可因此取代傳統積體電路中所使用之分開的潤濕層及阻障層。例如，傳統的金屬閘極堆疊包含閘極介電層、功函數層設置於閘極介電層上、阻障層(例如氮化鉭阻障層)設置於功函數層上、潤濕層(例如鈦潤濕層)設置於阻障層上、及導電層(例如導電層)設置於潤濕層上。氮化鉭阻障層所能提供的阻障效果低於理想的阻障效果。例如，已觀察到的是，在傳統的製造過程中，來自鋁導電層的雜質能滲至閘極介電層中。再者，雖然鈦潤濕層可對鋁層提供足夠潤濕度，但已觀察到的是，在製造過程中，會在鈦潤濕層及鋁層之間產生相轉換(phase transformation)，導致部分的氮化鉭阻障層與鈦在製造過程中相互作用，並最終導致部分的氮化鉭阻障層消失(易言之，部分的氮化鉭阻障層在製造過程中被消耗掉了)。氮化鉭阻障層消失的部分更減少了氮化鉭阻障層防止雜質滲至閘極介電層的能力。目前已可在含鋁化鈦潤濕層的閘極堆疊中觀察到這些相轉換及部分的氮化鉭阻障層消失的問題。為了解決上述問題，本發明以多功能潤濕/阻障層244(例如氮化鋁鈦(TiAlN)多功能潤濕/阻障層)取代傳統閘極堆疊之氮化鉭阻障層及鈦潤濕層。氮化鋁鈦(TiAlN)多功能潤濕/阻障層的阻障層力超過氮化鈦及氮化鉭的阻障能力(具體來說，氮化鋁鈦的阻障能力大於氮化鈦，氮化鈦的阻障能力遠大於氮化鉭)。再者，氮化鋁鈦提供了對鋁層足夠的潤濕度(具體來說，潤濕度的排序為：TiTiAl>TiAlNTiN>>TaN)。因此，氮化鋁鈦(TiAlN)多功能潤濕/阻障層提供了增進的阻障能力及潤濕度，相較於傳統含氮化鉭阻障層/潤濕層的閘極堆疊，可使漏電流下降並改善裝置效能。在本說明書中，不同的實施例可具有不同的優點，且這些優點不一定限於任一實施例中。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200．．．積體電路裝置
210．．．基材
212．．．隔離元件
220．．．閘極結構
222．．．界面介電層
224．．．高介電常數介電層
226．．．虛置閘極層
228．．．間隔物
230．．．源極/汲極元件
232．．．介電層
240．．．開口
242．．．功函數層
244．．．多功能潤濕/阻障層
246．．．導電層
第1圖顯示依照本發明一實施例之積體電路裝置之製造方法之流程圖。
第2至7圖顯示依照本發明第1圖之積體電路裝置之製造方法於各種中間階段之剖面示意圖。
200．．．積體電路裝置
210．．．基材
212．．．隔離元件
220．．．閘極結構
222．．．界面介電層
224．．．高介電常數介電層
228．．．間隔物
230．．．源極/汲極元件
232．．．介電層
242．．．功函數層
244．．．多功能潤濕/阻障層
246．．．導電層
Claims (10)
- 一種積體電路裝置，包括：一半導體基材；以及一閘極堆疊設置於該半導體基材上，其中該閘極堆疊包含：一閘極介電層設置於該半導體基材上；一功函數層設置於該閘極介電層上；一多功能潤濕/阻擋層設置於該功函數層上，其中該多功能潤濕/阻擋層為一氮化鈦鋁層；以及一導電層設置於該多功能潤濕/阻擋層上。
- 如申請專利範圍第1項所述之積體電路裝置，其中該閘極介電層包含一高介電常數介電層，及一界面介電層設置於該高介電常數介電層及該半導體基材之間。
- 如申請專利範圍第1項所述之積體電路裝置，其中該氮化鈦鋁層中之氮原子濃度係在約10%至約50%之間。
- 如申請專利範圍第1項所述之積體電路裝置，其中該氮化鈦鋁層中之鈦、鋁及氮之比例係為將該氮化鈦鋁層與該鋁層之間的潤濕度最佳化之比例。
- 如申請專利範圍第4項所述之積體電路裝置，其中該氮化鈦鋁層中之鈦與鋁之比例為約1:1至約1:3之間。
- 一種積體電路裝置之製造方法，包括：形成一閘極結構於該半導體基材上，其中該閘極結構包含一高介電常數介電層設置於該半導體基材上及一虛置閘極設置於該高介電常數介電層上；自該閘極結構中移除該虛置閘極而形成一開口；形成一功函數層於該高介電常數介電層上；形成一多功能潤濕/阻擋層於該功函數層上；以及形成一導電層於該多功能潤濕/阻擋層上，其中該功函數層、該多功能潤濕/阻擋層及該導電層填滿該開口，且該多功能潤濕/阻擋層係為一氮化鈦鋁層。
- 如申請專利範圍第6項所述之積體電路裝置之製造方法，其中該形成一多功能潤濕/阻擋層於該功函數層上之步驟包含進行一物理氣相沉積製程。
- 如申請專利範圍第7項所述之積體電路裝置之製造方法，其中進行該物理氣相沉積製程包含調控該物理氣相沉積製程，使該氮化鈦鋁層中之氮原子濃度係在約10%至約50%之間。
- 如申請專利範圍第7項所述之積體電路裝置之製造方法，其中進行該物理氣相沉積製程包含調控該物理氣相沉積製程，使該氮化鈦鋁層中之鈦與鋁之比例係在約1:1至約1:3之間。
- 如申請專利範圍第7項所述之積體電路裝置之製造方法，其中進行該物理氣相沉積製程之步驟包含調控該物理氣相沉積製程在腔室壓力為約20 mTorr至約40 mTorr之條件下進行。
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