KR101312858B1 - ＴｉＡｌＮ 차단/습윤층을 갖는 금속 게이트 스택 - Google Patents
ＴｉＡｌＮ 차단/습윤층을 갖는 금속 게이트 스택 Download PDFInfo
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Abstract
TiAlN 차단/습윤층을 갖는 금속 게이트 스택 및 그 제조 방법이 개시된다. 일례에서, 집적 회로 디바이스는 반도체 기판, 반도체 기판 상부에 배치된 게이트 스택을 포함한다. 게이트 스택은 반도체 기판 상부에 배치된 게이트 유전체층, 유전체층 상부에 배치된 일 함수층, 일 함수층 상부에 배치된 티타늄 알루미늄 질화물층인 다기능 습윤/차단층, 및 상기 다기능 습윤/차단층 상부에 배치된 도전층을 포함한다.
Description
본 발명은 반도체 기판 상부에 배치된 TiAlN 차단/습윤층을 갖는 금속 게이트 스택을 구비한 집적 회로 디바이스, 및 그 제조 방법에 관한 것이다.
반도체 집적 회로(integrated circuit, IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. 이러한 진보는 IC 처리 및 제조에서의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서 IC 처리 및 제조에서 유사한 개발이 필요로 되었다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 선)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 증가되었다. 이러한 크기 감소 과정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 크기 감소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서 IC 처리 및 제조에 있어서 유사한 개발이 필요로 되었다.
본 개시는 다양한 상이한 실시형태를 위해 제공한다. 일례에 있어서, 집적 회로 소자는 반도체 기판 및 반도체 기판 상부에 배치된 게이트 스택을 포함한다. 게이트 스택은 반도체 기판 상부에 배치된 게이트 유전체층, 상기 유전체층 상부에 배치된 일 함수층, 상기 일 함수층 상부에 배치된 티타늄 알루미늄 질화물(titanium aluminum nitride)층인 다기능 습윤/차단층, 및 상기 다기능 습윤/차단층 상부에 배치된 도전층을 포함한다. 게이트 유전체층은 하이-k 유전체층을 포함할 수 있다. 게이트 유전체층은 하이-k 유전체층과 상기 반도체 기판 사이에 배치된 계면 유전체층을 포함할 수 있다. 티타늄 알루미늄 질화물층은 금속 불순물이 게이트 유전체층에 침투하는 것을 방지하는 질소 원자 농도를 갖는다. 예를 들면, 질소 원자 농도는 약 10% ~ 약 50%이다. 도전층은 알루미늄층일 수 있고, 티타늄 알루미늄 질화물층은 티타늄 알루미늄 질화물층과 알루미늄층 사이의 습윤성을 최적화하는 티타늄, 알루미늄, 및 질소의 비율을 가질 수 있다. 예를 들면, 티타늄 알루미늄 질화물층은 약 1:1 ~ 약 1:3의 Ti:Al 비율을 가질 수 있다.
다른 실시예에 있어서, 집적 회로 디바이스는 반도체 기판 상부에 배치된 게이트 스택을 구비하고, 게이트 스택은 반도체 기판 상부에 배치된 하이-k 유전체층, 하이-k 유전체층 바로 위에 배치된 일 함수층, 일 함수층 바로 위에 배치된 티타늄 알루미늄 질화물층, 및 티타늄 알루미늄 질화물층 바로 위에 배치된 알루미늄층을 포함한다. 게이트 스택은 하이-k 유전체층과 반도체 기판 사이에 배치된 계면 유전체층을 더 포함할 수 있다. 티타늄 알루미늄 질화물층은 약 10% ~ 약 50%의 질소 원자 농도를 가질 수 있다. 티타늄 알루미늄 질화물층은 약 1:1 ~ 약 1:3의 Ti:Al 비율을 가질 수 있다. 집적 회로 디바이스는 게이트 스택의 측벽을 따라 배치된 스페이서를 더 포함할 수 있다. 게이트 스택은 반도체 기판에 배치된 소스 특징부와 드레인 특징부 사이에 개재될 수 있다.
또 다른 실시예에 있어서, 집적 회로 디바이스 제조 방법은 반도체 기판 상부에 게이트 구조를 형성하는 단계로서, 게이트 구조는 반도체 기판 상부에 배치된 하이-k 유전체층 및 하이-k 유전체층 상부에 배치된 더미 게이트를 포함하는 게이트 스택을 갖는 것인 단계; 게이트 구조로부터 더미 게이트를 제거함으로써 개구부를 형성하는 단계; 및하이-k 유전체층 상부에 일 함수층, 일 함수층 상부에 다기능 습윤/차단층, 및 다기능 습윤/차단층 상부에 도전층을 형성하는 단계로서, 일 함수층, 다기능 습윤/차단층 및 도전층은 개구부를 채우고, 또한 상기 다기능 습윤/차단층은 티타늄 알루미늄 질화물층인 단계를 포함한다. 방법은 반도체 기판에서 소스 특징부 및 드레인 특징부를 형성하는 단계를 더 포함하고, 게이트 구조는 소스 특징부와 드레인 특징부 사이에 개재된다. 물리적 기상 증착 공정이 일 함수 층 상부에 다기능 습윤/차단층을 형성하는데 사용될 수 있다. 물리적 기상 증착 공정은 티타늄 알루미늄 질화물층이 약 10% ~ 약 50%의 질소 원자 농도를 갖도록 조정될 수 있다. 물리적 기상 증착 공정은 티타늄 알루미늄 질화물층이 약 1:1 ~ 약 1:3의 Ti:Al 비율을 갖도록 조정될 수 있다. 물리적 기상 증착 공정은 약 20mTorr ~ 약 40mTorr의 챔버 압력을 시행할 수 있다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 여러 도면은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용됨이 강조된다. 실제, 여러 도면의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 각종 양상에 의한 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
도 2 내지 도 7은 본 개시의 각종 양상에 의한 도 1의 방법의 여러 단계 동안의 집적 회로 디바이스의 개략 단면도이다.
도 1은 본 개시의 각종 양상에 의한 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
도 2 내지 도 7은 본 개시의 각종 양상에 의한 도 1의 방법의 여러 단계 동안의 집적 회로 디바이스의 개략 단면도이다.
이하의 개시는 본 발명의 다양한 특징들을 구현하기 위한 다양한 실시형태 또는 예들을 제공한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 특징부 상부 또는 위에 제 1 특징부를 형성하는 것은 제 1 특징부와 제 2 특징부가 직접 접촉하여 형성된 실시형태를 포함할 수 있고, 또한 제 1 특징부와 제 2 특징부가 직접 접촉하지 않도록 제 1 특징부와 제 2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시형태도 포함할 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이는 단순 명료함을 위한 것으로서 그 자체가 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 영향을 주지 않는다.
도 1은 본 개시의 다양한 양상에 의한 집적 회로 디바이스를 제조하는 방법(100)의 부분적인 또는 전체적인 흐름도이다. 방법(100)은 기판 상부에 게이트 구조가 형성되는 블록(110)에서 시작한다. 게이트 구조는 기판 상부에 배치된 하이-k 유전체층, 및 하이-k 유전체층 상부에 배치된 더미 게이트를 포함하는 게이트 스택을 갖는다. 블록(120)에서, 게이트 구조로부터 더미 게이트가 제거되어 거기에 개구부를 형성한다. 블록(130)에서, 일 함수층, 다기능 습윤/차단층, 및 도전층이 개구부를 채우도록 형성된다. 일 함수층은 하이-k 유전체층 상부에 형성되고, 다기능 습윤/차단층은 일 함수층 상부에 형성되며, 도전층은 다기능 습윤/차단층 상부에 형성된다. 다기능 습윤/차단층은 도전층과 함께 충분한 습윤성(다르게 말하면, 소망의 계면 특성)을 제공하면서 처리 동안에 금속 불순물이 (예를 들면, 도전층으로부터) 하이-k 유전체층에 침투하는 것을 충분히 방지(또는 감소)하는 물질을 포함한다. 방법(100)은 블록(140)로 계속되어 집적 회로 디바이스의 제작을 완료할 수 있다. 방법(100) 이전, 도중 및 이후에 추가의 단계가 제공될 수 있고, 설명된 단계는 방법(100)의 추가의 실시형태를 위해 대체 또는 제거될 수 있다.
도 2 내지 도 7은 도 1의 방법(100)에 의한 제조의 각 단계에서 집적 회로 소자(200)의 개략적인 단면도를 부분적으로 또는 전체적으로 나타낸다. 도 2 내지 도 7은 본 개시의 발명 개념을 더 잘 이해하기 위해서 명료함을 위해 단순화되었다. 도시된 실시형태에 있어서, 집적 회로 디바이스(200)는 n-채널 전계 효과 트랜지스터(n-channel field effect transistor, NFET) 또는 p-채널 전계 효과 트랜지스터(p-channel field effect transistor, PFET)와 같은 전계-효과 트랜지스터 디바이스를 포함한다. 집적 회로 소자(200)는 저항기, 캐패시터, 인덕터 및/또는 퓨즈와 같은 수동 컴포넌트; 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor, MOSFET), 상보형 금속 산화막 반도체 트랜지스터(complementary metal-oxide-semiconductor transistor, CMOS), 고전압 트랜지스터, 및/또는 고주파수 트랜지 스터와 같은 능동 컴포넌트; 다른 적합한 컴포넌트; 또는 그 조합을 포함하는 메모리 셀 및/또는 로직 회로에 포함될 수 있다. 추가의 특징부가 집적 회로 디바이스(200)에서 추가될 수 있고, 이하 설명된 특징부의 일부는 집적 회로 디바이스(200)의 다른 실시형태에서 대체 또는 제거될 수 있다.
도 2에서 집적 회로 디바이스(200)는 기판(210)을 포함한다. 도시된 실시형태에 있어서, 기판(210)은 실리콘을 포함하는 반도체 기판이다. 대안적으로 또는 추가적으로, 기판(210)은 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 또 다른 대안에 있어서, 기판(210)은 절연 기판 상의 반도체(semiconductor on insulator, SOI)이다. 다른 대안에 있어서, 반도체 기판(210)은 도핑된 에피(epi)층, 경사(gradient) 반도체층, 및/또는 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 유형의 다른 반도체 위에 놓인 반도체층을 포함할 수 있다. 기판(210)은 집적 회로 디바이스(200)의 설계 요건에 의존한 각종 도핑 구성을 포함한다. 예를 들면, 기판(210)은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 또는 그 조합으로 도핑된 여러 도핑 영역을 포함할 수 있다. 도핑 영역은 P-웰 구조, N-웰 구조, 듀얼-웰 구조, 또는 융기된(raised) 구조를 사용하여 반도체 기판 상에 형성될 수 있다.
분리 특징부(212)는 기판(210)의 여러 영역 및/또는 디바이스를 분리하도록 기판(210)에서 배치된다. 분리 특징부(212)는 여러 영역을 규정하고 전기적으로 분리하기 위해 실리콘의 국부 산화(local oxidation of silicon, LOCOS) 및/또는 쉘로우 트렌치 분리(shallow trench isolation, STI)와 같은 분리 기술을 이용한다. 분리 특징부(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 다른 적합한 물질, 또는 그 조합을 포함한다. 분리 특징부(212)는 어떤 적합한 공정에 의해 형성된다. 일례에서, STI를 형성하는 단계는 기판의 일부를 노출하도록 리소그래피 공정을 사용하는 단계, 기판의 노출된 일부에서 트렌치를 에칭하는 단계(예를 들면, 건식 에칭 및/또는 습식 에칭을 사용함으로써), 및 하나 이상의 유전체 물질로 트렌치를 채우는 단계(예를 들면, 화학 기상 증착 공정을 사용함으로써)를 포함한다. 예를 들면, 채워진 트렌치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열 산화물 라이너와 같은 다층 구조를 가질 수 있다.
게이트 구조(220)는 기판(210) 상부에 배치된다. 도시된 실시형태에 있어서, 게이트 구조(220)는 계면 유전체층(222), 하이-k 유전체층(224), 및 더미 게이트층(226)을 갖는 게이트 스택을 포함한다. 계면 유전체층(222) 및 하이-k 유전체층(224)은 총괄하여 게이트 구조(220)의 게이트 유전체층이라고 할 수 있다. 게이트 스택은 하드 마스크층, 캐핑층, 확산/배리어층, 유전체층, 금속층, 다른 적합한 층, 또는 그 조합과 같은 추가의 층들을 포함할 수 있다. 게이트 구조(220)는 증착 공정, 리소그래피 패터닝 공정, 에칭 공정, 다른 적합한 공정 또는 그 조합에 의해 형성된다. 증착 공정은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 그 조합을 포함한다. 리소그래피 패터닝 공정은 레지스트 코팅(예를 들면, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후(post-exposure) 베이킹, 포토레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적합한 공정 또는 그 조합을 포함한다. 리소그래피 노광 공정은 마스크리스 리소그래피, 전자빔 쓰기(writing) 및 이온빔 쓰기, 및 분자 임프린트와 같은 다른 적절한 방법들로 구현 또는 대체될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭 또는 그 조합을 포함한다.
계면 유전체층(222)은 기판(210) 상부에 배치된다. 일례에서, 계면 유전체층(222)은 약 5Å ~ 약 20Å의 두께를 갖는다. 도시된 실시형태에 있어서, 계면 유전체층(222)은 실리콘 산화물(SiO2)층 또는 실리콘 옥시나이트라이드(SiON)층과 같은 산화물-함유층이다. 계면 유전체층(222)은 다른 적합한 물질을 포함할 수 있다. 계면 유전체층(222)은 화학 산화 기술, 열 산화 기술, 원자층 증착(ALD), 화학 기상 층착(CVD), 또는 다른 적합한 기술에 의해 형성된다. HF-라스트 프리-게이트(HF-last pre-gate) 세정 공정[예를 들면, 플루오르화수소(HF)산 수용액을 사용함]과 같은 세정 공정이 계면 유전체층(222)이 기판(210) 상부에 형성되기 전에 수행될 수 있다.
하이-k 유전체층(224)은 계면 유전체층(222) 상부에 배치되고, 더미 게이트층(226)은 하이-k 유전체층(224) 상부에 배치된다. 하이-k 유전체층(224) 및 더미 게이트층(226)의 두께는 집적 회로 디바이스(200)의 설계 요건에 의존한다. 일례에서, 하이-k 유전체층(224)은 약 5Å ~ 약 30Å의 두께를 갖고, 더미 게이트층은 약 350Å ~ 약 700Å의 두께를 갖는다. 하이-k 유전체층(224)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 2산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 물질, 또는 그 조합과 같은 하이-k 유전체 물질을 포함한다. 더미 게이트층(226)은 게이트 대체 공정에 적합한 물질을 포함한다. 예를 들면, 도시된 실시형태에 있어서, 더미 게이트층(226)은 폴리실리콘을 포함한다.
게이트 구조(220)는 적합한 공정에 의해 형성된 스페이서(228)를 더 포함한다. 예를 들면, 실리콘 산화물층과 같은 유전체층은 집적 회로 디바이스(200) 상부에 배치된 블랭킷이며, 이때 실리콘 산화물층은, 도 2에 예시된 바와 같이, 스페이서(228)를 형성하기 위해 실리콘 질화물층을 제거하도록 이방성으로(anisotropically) 에칭되었다. 스페이서(228)는 게이트 구조(220)의 게이트 스택[계면 유전체층(222), 하이-k 유전체층(224), 및 더미 게이트층(226)]의 측벽에 인접하여 위치결정된다. 대안적으로 또는 추가적으로, 스페이서(228)는 실리콘 산화물, 실리콘 탄소 질화물, 또는 그 조합과 같은 다른 유전체 물질을 포함한다.
여러 소스/드레인 특징부(230)가 기판(210)에서 배치될 수 있다. 소스/드레인 특징부(230)는 게이트 구조(220)에 의해 개재된다. 소스/드레인 특징부(230)는 약하게 도핑된 소스 및 드레인(lightly doped source and drain, LDD) 영역 및/또는 강하게 도핑된 소스 및 드레인(heavily doped source and drain, HDD) 영역을 포함할 수 있다. LDD 및/또는 HDD 영역은 인이나 비소와 같은 n형 도펀트, 또는 붕소나 BF2와 같은 p형 도펀트의 이온 주입 또는 확산에 의해 형성될 수 있다. 급속 열 아닐링 및/또는 레이저 열 아닐링과 같은 아닐링 공정이 LDD 및/또는 HDD 영역의 능동 도펀트에 수행될 수 있다. LDD 및/또는 HDD 영역은 도시된 실시형태에서 언제라도 형성될 수 있다. 소스/드레인 특징부(230)는 에피택셜 특징부(예를 들면, 실리콘 게르마늄 에피택셜 특징부 또는 실리콘 에피택셜 특징부)와 같은 융기된 소스/드레인 특징부를 포함할 수 있다. 실리사이드 특징부는 예를 들면, 접촉 저항을 감소시키기 위해 소스/드레인 특징부(230) 상부에 배치될 수 있다. 실리사이드 특징부는 자기-정렬 살리사이드(self-aligned salicide) 공정에 의해 소스 및 드레인 특징부 상부에 형성될 수 있고, 이 공정은 금속층을 증착시키는 단계; 금속층이 실리콘과 반응하여 실리사이드를 형성할 수 있도록 금속층을 아닐링하는 단계; 그 후에 반응하지 않은 금속층을 제거하는 단계를 포함할 수 있다.
층간(또는 레벨간) 유전체[interlayer(또는 inter-level) dielectric, ILD]층과 같은 유전체층(232)이 기판(210) 상부에 배치된다. 유전체층(232)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 테트라에틸오르토실리케이트(tetraethylorthosilicate, TEOS) 형성 산화물, 포스포실리케이트 글래스(phosphosilicate glass, PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), 로우-k 유전체 물질, 다른 접합한 유전체 물질, 또는 그 조합과 같은 유전체 물질을 포함한다. 예시적인 로우-k 유전체 물질은 플루오르가 도핑된 실리카 글래스(fluorinated silica glass, FSG), 탄소 도핑된 실리콘 산화물, Black Diamond®(미국 캘리포니아 산타 클라라의 Applied Materials), Xerogel, Aerogel, 플루오르화 비정질 탄소, Parylene, BCB(bis-benzocyclobutenes), SiLK (미국 미시간 미들랜드의 Dow Chemical), 폴리이미드, 다른 적절한 물질 및/또는 그 조합을 포함할 수 있다. 유전체층(232)은 복합 유전체 물질을 포함하는 다층 구조를 포함할 수 있다. 유전체층(232)은 CVD, 고밀도 플라즈마 CVD, 스핀-온 및/또는 다른 적합한 방법을 포함하는 적합한 공정에 의해 적합한 두께로 형성된다. 유전체층(232) 증착 이후에 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정이 게이트 구조(220)의 정상 부분이 도달/노출될 때까지 수행된다. 특히, 게이트 구조(220)의 게이트 스택의 정상 부분[여기서는, 더미 게이트층(226)]이 도 2에 도시된 바와 같이 노출된다. 추가의 층들이 유전체층 위 및/또는 아래에 놓이도록 형성된다.
도 3 내지 도 7에서 게이트 대체 공정이 수행되어 더미 게이트층(226)이 금속 게이트로 대체된다. 도 3에서, 더미 게이트층(226)이 게이트 구조(220)의 게이트 스택으로부터 제거됨으로써 개구부(240)를 형성한다. 개구부(240)는 하이-k 게이트 유전체층(224)을 노출시킨다. 더미 게이트층(226)은 에칭 공정, 다른 적합한 공정, 또는 그 조합에 의해 제거될 수 있다. 일례에서, 에칭 공정은 더미 게이트층(226)을 선택적으로 에칭한다.
도 4에서, 일 함수층(242)이 개구부(240)를 부분적으로 채우도록 일 함수층(242)이 기판(210) 상부에 형성된다. 일 함수층(242)은 개구부(240)를 규정하는 게이트 구조(220)의 측벽을 따라 배치된다. 도시된 실시형태에 있어서, 일 함수층(242)은 하이-k 유전체층(224) 상부에 배치된다. 일례에서, 일 함수층(242)은 약 30Å ~ 약 100Å의 두께를 갖는다. 일례에서, 하이-k 유전체층 상에 배치된 일 함수층(242)은 약 30Å ~ 약 100Å의 두께를 갖고, 개구부(240)의 측벽을 따라 배치된 일 함수층(242)은 30Å 미만의 두께 또는 약 30Å ~ 약 100Å의 두께를 가질 수 있다. 일 함수층(242)은 관련된 디바이스의 향상된 성능을 위해 적절한 일 함수를 갖도록 조정될 수 있는 물질을 포함한다. 예를 들면, p형 전계 효과 트랜지스터(PFET) 디바이스이면 일 함수층(242)은 PFET의 게이트 전극에 대해 소망의 일 함수값을 갖도록 구성될 수 있는 p형 일 함수 물질을 포함할 수 있다. 반면에, n형 전계 효과 트랜지스터(NFET) 디바이스이면 일 함수층(242)은 NFET의 게이트 전극에 대해 소망의 일 함수값을 갖도록 구성될 수 있는 n형 일 함수 물질을 포함할 수 있다. 일 함수층(242)은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 그 조합에 의해 형성된다.
도 5에서, 다기능 습윤/차단층(244)이 개구부(240)를 부분적으로 채우도록 다기능 습윤/차단층(244)이 기판(210) 상부에 형성된다. 다기능 습윤/차단층(244)은 일 함수층(242) 상부에 배치된다. 일례에서, 다기능 습윤/차단층(244)은 약 30Å ~ 약 100Å의 두께를 갖는다. 다기능 습윤/차단층(244)은 처리 공정 동안에 차단(또는 배리어)층과 습윤층 모두로서 기능한다. 예를 들면, 다기능 습윤/차단층(244)은 다기능 습윤/차단층(244)과 다기능 습윤/차단층(244) 상부에 형성된 어떤 물질의 층 사이에 소망의 계면 품질을 제공하면서 금속 불순물이 다기능 습윤/차단층(244) 하부에 배치된 어떤 유전체층[예를 들면, 게이트 구조(220)의 게이트 스택의 게이트 유전체]에 침투하는 것을 방지하거나 감소시킨다. 따라서, 도시된 실시형태에 있어서 다기능 습윤/차단층(244)은 다기능 습윤/차단층(244) 상부에 형성된 게이트 구조(220)의 게이트 스택의 층[예를 들면, 도전층(246)] 사이에서 최적의 계면 품질을 제공하면서 금속 불순물이 하이-k 유전체층(224)과 계면 유전체층(222)으로 침투하는 것을 방지하거나 감소시킨다. 그러한 기능성은 이하 더 상세하게 설명된다.
도시된 실시형태에 있어서, 다기능 습윤/차단층(244)은 티타늄 알루미늄 질화물(titanium aluminum nitride, TiAlN)을 포함한다. TiAlN층의 질소 원자 농도는 다기능 습윤/차단층(244)이 집적 회로 디바이스(200)의 일 함수에 최소한으로 효과가 있으면서 금속 불순물이 아래에 놓인 유전체층[예를 들면, 하이-k 유전체층(224) 및 계면 유전체층(222)]에 침투하는 것을 충분히 방지하거나 감소시키도록 최적화된다. 예를 들면, 10% 미만의 질소 원자 농도는 금속 불순물에 대해 소망의 "차단"력을 제공할 수 없는 반면에, 50% 초과의 질소 원자 농도는 집적 회로 디바이스(200)의 일 함수에 효과가 있을 수 있다(또는 기여할 수 있다). 따라서, 도시된 실시형태에 있어서, TiAlN층은 약 10% ~ 약 50%의 질소 원자 농도를 포함한다. 도시된 실시형태에 있어서, TiAlN 비율은 다기능 습윤/차단층(244)과 위에 놓인 층(알루미늄을 포함함) 사이의 계면 품질(습윤성이라고 말할 수 있음)을 향상시키는 Ti:Al 비율을 포함한다. 예를 들면, TiAlN층은 약 1:1 ~ 약 1:3의 Ti:Al 비율을 포함한다.
다기능 습윤/차단층(244), 여기서는 TiAlN층을 형성하는데 사용된 공정은 다기능 습윤/차단층(244)의 최적의 차단 및 습윤 기능성을 성취하도록 조정된다. 도시된 실시형태에 있어서, 물리적 기상 증착(PVD)은 TiAlN층을 형성하는데 사용된다. 기판 온도, 가스 유형, 가스 흐름 속도, 챔버 압력, DC 전압, 바이어스 전압, 공정 시간, 다른 적합한 파라미터 또는 그 조합과 같은 PVD 공정의 각종 공정 파라미터는 소망의 차단 및 습윤 기능성을 성취하도록 조정된다. 대안적으로, 다기능 습윤/차단층(244)은 화학 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 그 조합과 같은 다른 공정에 의해 형성된다. 그러한 대안의 공정의 각종 공정 파라미터는 다기능 습윤/차단층(244)의 소망의 차단 및 습윤 기능성을 성취하도록 조정된다.
도시된 실시형태에 있어서, 약 20mTorr ~ 약 40mTorr의 챔버 압력을 유지하는 고압 PVD 공정이 다기능 습윤/차단층(244)을 증착한다. 고압 PVD 공정으로 다기능 습윤/차단층(244)이 개구부(240)을 충분히 부분적으로 채우도록 할 수 있다. 예를 들면, 20mTorr 미만의 챔버 압력은 개구부(240) 내에서 일 함수층(242)을 불충분하게 덮는 다기능 습윤/차단층(244)으로 이어질 수 있고, 40mTorr 초과의 챔버 압력은 다기능 습윤/차단층(244)이 개구부(240)의 정상 부분에서 병합되어 그 사이에 간극을 형성하도록 개구부(240)의 정상 부분에서 원하지 않게 돌출된 다기능 습윤/차단층(244)으로 이어질 수 있다. 그러므로, 고압 PVD 공정은 예를 들면 개구부(240)와 같은 높은 종횡비의 개구부를 위한 적절한 피복률을 제공한다. 예를 들면, 도시된 실시형태에 있어서, 높은 종횡비의 개구부는 2.2보다 크거나 같은 폭에 대한 높이 비(높이/폭 ≥ 2.2)를 갖는 개구부를 말한다. 대안적으로, 높은 종횡비의 개구부는 다른 폭에 대한 높이 비에 의해 정의될 수 있다.
도 6에서, 도전층(246)이 개구부(240)를 부분적으로 채우도록 도전층(246)이 기판(210) 상부에 형성된다. 도전층(246)은 다기능 습윤/차단층(244) 상부에 배치된다. 일례에서, 도전층(246)은 약 300Å ~ 약 1,500Å의 두께를 갖는다. 도시된 실시형태에 있어서, 도전층(246)은 알루미늄을 포함한다. 대안적으로 또는 추가적으로, 도전층(246)은 구리, 텅스텐, 금속 합금, 금속 실리사이드, 다른 도전성 물질, 또는 그 조합을 포함한다. 일 함수층(242)은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 그 조합에 의해 형성된다.
도 7에서, 화학적 기계적 연마(CMP) 공정이 유전체층(232)이 도달 또는 노출될 때까지 수행된다. 그러므로, CMP 공정은 유전체층(232) 상부에 배치된 일 함수층(242), 다기능 습윤/차단층(244), 및 도전층(246)의 일부를 제거한다. 게이트 구조(220)의 게이트 스택이 계면 유전체층(222), 하이-k 유전체층(224), 일 함수층(242), 다기능 습윤/차단층(244), 및 도전층(246)을 포함하도록 일 함수층(242), 다기능 습윤/차단층(244), 및 도전층(246)의 잔여 부분이 결합하여 개구부(240)를 채운다. 일 함수층(242), 다기능 습윤/차단층(244), 및 도전층(246)은 총괄적으로 게이트 구조(200)의 게이트 전극이라고 말할 수 있다.
집적 회로 디바이스(200)는 다른 특징부들을 포함할 수 있다. 예를 들면, 금속층 및 금속간 유전체층(inter-metal dielectric, IMD)을 포함하는 다층 배선(multilayer interconnection, MLI)이 유전체층(232) 상부와 같은 기판(210) 상부에 형성되어 집적 회로 디바이스(200)의 여러 특징부 또는 구조를 전기적으로 접속할 수 있다. 다층 배선은 비아 또는 접점과 같은 수직 상호접속, 및 금속선과 같은 수평 상호접속을 포함한다. 일례에 있어서, MLI는 소스/드레인 특징부(230) 및/또는 게이트 구조(220)의 게이트 스택으로의 상호접속 특징부를 포함한다. 각종 상호접속 특징부는 알루미늄, 구리, 티타늄, 텅스텐, 그 합금, 실리사이드 물질, 다른 적합한 물질, 또는 그 조합을 포함하는 각종 도전성 물질을 포함한다. 일례에 있어서, 다마신 공정 또는 이중 다마신 공정이 사용되어 구리 또는 알루미늄 다층 상호접속 구조를 형성한다.
집적 회로 디바이스(200)는 감소된 누설 전류를 나타내고, 이것은 향상된 디바이스 성능으로 이어진다. 그러한 감소된 누설 전류 및 향상된 디바이스 성능은 게이트 구조(220)의 게이트 스택에서 다기능 습윤/차단층(244)에 의해 성취될 수 있다. 다기능 습윤/차단층(244)은 위에 놓인 층들에 충분한 습윤성(계면 품질)을 제공하면서 금속 불순물이 아래 놓인 유전체층에 침투하는 것을 충분히 차단할 수 있다. 그러므로, 다기능 습윤/차단층(244)이 종래의 집적 회로 디바이스에서 구현된 개별의 습윤 및 차단층을 대체할 수 있다. 예를 들면, 종래의 게이트 스택은 게이트 유전체층, 게이트 유전체층 상부에 배치된 일 함수층, 일 함수층 상부에 배치된 탄탈룸 질화물(TaN) 차단층과 같은 차단층, 차단층 상부에 배치된 티타늄(Ti) 습윤층과 같은 습윤층, 및 습윤층 상부에 배치된 알루미늄(Al) 도전층과 같은 도전층을 포함한다. TaN 차단층은 바람직한 차단력 미만의 차단력을 제공하고, 알루미늄 도전층으로부터 알루미늄 불순물이 처리 공정 동안에 게이트 유전체층에 침투할 수 있다는 것이 관찰되었다. 또한, Ti 습윤층은 Al 도전층에 충분한 습윤성을 제공하지만, 처리 공정 동안에 Ti 습윤층과 Al 도전층 사이에서 상 변환(phase transformation)이 발생하고, 이것은 처리 공정 동안에 Ti와 상호작용하는 TaN 차단층의 부분으로 이어지고, 결국 TaN 차단층의 누락 부분으로 이어진다(다르게 말하면, TaN 차단층의 일부는 처리 공정 동안에 소모됨)는 것이 관찰되었다. 또한, TaN 차단층의 누락 부분은 알루미늄 불순물이 게이트 유전체층에 침투하는 것을 방지하는 TaN 차단층의 능력을 최소화한다. 또한, 그러한 상 변환 및 TaN 차단층의 누락 부분은 게이트 스택이 티타늄 알루미늄(TiAl) 습윤층을 포함할 때 관찰되었다. 그러한 문제를 해결하기 위해서, 본 개시는 종래의 게이트 스택의 개별의 TaN 차단층 및 Ti 습윤층을 TiAlN 다기능 습윤/차단층과 같은 다기능 습윤/차단층(244)으로 대체한다. TiAlN의 차단력은 TiN 및 TaN의 차단력을 초과한다(구체적으로, TiAlN>TiN>>TaN의 차단력). 또한, TiAlN은 Al 도전층에 대해 충분한 습윤성을 제공한다(구체적으로 Ti
TiAl>TiAlN
TiN>>TaN의 습윤성). 따라서, TiAlN 다기능 습윤/차단층은 향상된 차단력 및 습윤성을 제공하고, 이것은 종래의 TaN 차단층/Ti 습윤층을 포함하는 게이트 스택에 비해 감소된 누설 전류 및 향상된 디바이스 성능으로 이어진다. 상이한 실시형태가 상이한 이점을 가질 수 있고, 어떤 실시형태에 반드시 필요로 되는 특별한 이점은 없다.
전술한 내용은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시형태들의 특징을 개괄한 것이다. 당업자는 본 개시를 기초로서 여기에 개시된 실시형태들과 동일한 목적을 수행하고 동일한 이점를 성취하는 다른 공정 및 구조들을 설계하거나 수정하는 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
Claims (10)
- 집적 회로 디바이스에 있어서,
반도체 기판; 및
상기 반도체 기판 상부에 배치된 게이트 스택
을 구비하고, 상기 게이트 스택은,
상기 반도체 기판 상부에 배치된 게이트 유전체층,
상기 게이트 유전체층 상부에 배치된 일 함수층(work function layer),
상기 일 함수층 상부에 배치된 티타늄 알루미늄 질화물(titanium aluminum nitride)층인 다기능 습윤/차단층, 및
상기 다기능 습윤/차단층 상부에 배치된 도전층
을 포함하는 것인 집적 회로 디바이스. - 제 1 항에 있어서,
상기 게이트 유전체층은 하이-k 유전체층을 포함하는 것인 집적 회로 디바이스. - 제 2 항에 있어서,
상기 게이트 유전체층은 상기 하이-k 유전체층과 상기 반도체 기판 사이에 배치된 계면 유전체층을 포함하는 것인 집적 회로 디바이스. - 제 1 항에 있어서,
상기 티타늄 알루미늄 질화물층은 금속 불순물이 상기 게이트 유전체층에 침투하는 것을 방지하는 질소 원자 농도를 갖는 것인 집적 회로 디바이스. - 집적 회로 디바이스에 있어서,
반도체 기판 상부에 배치된 게이트 스택
을 구비하고, 상기 게이트 스택은,
상기 반도체 기판 상부에 배치된 하이-k 유전체층,
상기 하이-k 유전체층 바로 위에 배치된 일 함수층,
상기 일 함수층 바로 위에 배치된 티타늄 알루미늄 질화물층, 및
상기 티타늄 알루미늄 질화물층 바로 위에 배치된 알루미늄층
을 포함하는 것인 집적 회로 디바이스. - 제 5 항에 있어서,
상기 게이트 스택의 측벽들을 따라 배치된 스페이서들을 더 포함하는 집적 회로 디바이스. - 제 5 항에 있어서,
상기 게이트 스택은 상기 반도체 기판에 배치된 소스 특징부와 드레인 특징부 사이에 개재되는 것인 집적 회로 디바이스. - 제 5 항에 있어서,
상기 게이트 스택은 상기 하이-k 유전체층과 상기 반도체 기판 사이에 배치된 계면 유전체층을 더 포함하는 것인 집적 회로 디바이스. - 집적 회로 디바이스 제조 방법에 있어서,
반도체 기판 상부에 게이트 구조를 형성하는 단계로서, 상기 게이트 구조는 상기 반도체 기판 상부에 배치된 하이-k 유전체층 및 상기 하이-k 유전체층 상부에 배치된 더미 게이트를 포함하는 게이트 스택을 갖는 것인 단계;
상기 게이트 구조로부터 상기 더미 게이트를 제거함으로써 개구부를 형성하는 단계; 및
상기 하이-k 유전체층 상부에 일 함수층, 상기 일 함수층 상부에 다기능 습윤/차단층, 및 상기 다기능 습윤/차단층 상부에 도전층을 형성하는 단계로서, 상기 일 함수층, 상기 다기능 습윤/차단층 및 상기 도전층은 상기 개구부를 채우고, 또한 상기 다기능 습윤/차단층은 티타늄 알루미늄 질화물층인 단계
를 포함하는 집적 회로 디바이스 제조 방법. - 제 9 항에 있어서,
상기 반도체 기판에서 소스 특징부 및 드레인 특징부를 형성하는 단계를 더 포함하고, 상기 게이트 구조는 상기 소스 특징부와 상기 드레인 특징부 사이에 개재되는 것인 집적 회로 디바이스 제조 방법.
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| CN105514105B (zh) * | 2014-09-26 | 2019-08-06 | 联华电子股份有限公司 | 集成电路与其形成方法 |
| US9812448B2 (en) * | 2014-12-17 | 2017-11-07 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
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| US9515158B1 (en) * | 2015-10-20 | 2016-12-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with insertion layer and method for manufacturing the same |
| US10497571B2 (en) | 2018-04-27 | 2019-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device having work function metal stack and method of forming the same |
| US10529629B2 (en) | 2018-04-30 | 2020-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming metal gates |
| US10644125B2 (en) | 2018-06-14 | 2020-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gates and manufacturing methods thereof |
| US10923565B2 (en) | 2018-09-27 | 2021-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned contact air gap formation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888195B2 (en) * | 2008-08-26 | 2011-02-15 | United Microelectronics Corp. | Metal gate transistor and method for fabricating the same |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
| KR20020002555A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 티타늄알루미늄나이트라이드 웨팅층을 적용한 알루미늄금속배선 및 그 제조 방법 |
| US6423619B1 (en) * | 2001-11-30 | 2002-07-23 | Motorola, Inc. | Transistor metal gate structure that minimizes non-planarity effects and method of formation |
| US7029966B2 (en) * | 2003-09-18 | 2006-04-18 | International Business Machines Corporation | Process options of forming silicided metal gates for advanced CMOS devices |
| US7585716B2 (en) * | 2007-06-27 | 2009-09-08 | International Business Machines Corporation | High-k/metal gate MOSFET with reduced parasitic capacitance |
| US8685811B2 (en) * | 2008-01-14 | 2014-04-01 | United Microelectronics Corp. | Method for manufacturing a CMOS device having dual metal gate |
| US8679962B2 (en) * | 2008-08-21 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit metal gate structure and method of fabrication |
| US8035165B2 (en) * | 2008-08-26 | 2011-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating a first contact structure in a gate last process |
| US8980706B2 (en) * | 2008-09-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double treatment on hard mask for gate N/P patterning |
| US7871915B2 (en) * | 2008-09-26 | 2011-01-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming metal gates in a gate last process |
| US7732344B1 (en) * | 2009-06-05 | 2010-06-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | High selectivity etching process for metal gate N/P patterning |
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| US9048254B2 (en) * | 2009-12-02 | 2015-06-02 | United Microelectronics Corp. | Semiconductor structure having a metal gate with side wall spacers |
| US8349678B2 (en) * | 2010-02-08 | 2013-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain |
| US8232148B2 (en) * | 2010-03-04 | 2012-07-31 | International Business Machines Corporation | Structure and method to make replacement metal gate and contact metal |
| US20120228773A1 (en) * | 2011-03-08 | 2012-09-13 | International Business Machines Corporation | Large-grain, low-resistivity tungsten on a conductive compound |
| US8872286B2 (en) * | 2011-08-22 | 2014-10-28 | United Microelectronics Corp. | Metal gate structure and fabrication method thereof |
-
2011
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-
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Patent Citations (1)
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|---|---|---|---|---|
| US7888195B2 (en) * | 2008-08-26 | 2011-02-15 | United Microelectronics Corp. | Metal gate transistor and method for fabricating the same |
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