CN105720092B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了半导体器件以及制造该半导体器件的方法，该半导体器件配置为通过在势垒层之间形成氧化物层来阻挡物理扩散路径从而防止杂质通过势垒层之间的物理扩散路径扩散。该半导体器件包括：栅绝缘层，形成在基板上；第一势垒层，形成在栅绝缘层上；氧化物层，形成在第一势垒层上，该氧化物层包括通过氧化第一势垒层中包含的材料而形成的氧化物；第二势垒层，形成在氧化物层上；栅电极，形成在第二势垒层上；以及源极/漏极，在基板中设置在栅电极的相反两侧。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件以及制造该半导体器件的方法。
背景技术
近来，为了改善半导体器件的特性，经常使用金属栅来代替多晶硅栅。 金属栅可以利用置换金属栅工艺形成。
另外，随着近来半导体器件的集成密度增大的趋势，存储器单元的尺寸 已经逐渐按比例缩小。在按比例缩小的半导体器件中，置换金属栅工艺会需 要多个蚀刻、沉积和抛光步骤。
发明内容
本发明构思的示例实施方式提供了一种半导体器件，该半导体器件配置 为通过在势垒层之间形成氧化物层而阻挡物理扩散路径从而防止杂质通过 势垒层之间的物理扩散路径扩散。
本发明构思还提供了制造半导体器件的方法，该半导体器件配置为通过 在势垒层之间形成氧化物层而阻挡物理扩散路径从而防止杂质通过势垒层 之间的物理扩散路径扩散。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件 包括：栅绝缘层，形成在基板上；第一势垒层，形成在栅绝缘层上；氧化物 层，形成在第一势垒层上，氧化物层包括通过氧化第一势垒层中包括的材料 而形成的氧化物；第二势垒层，形成在氧化物层上；栅电极，形成在第二势 垒层上；以及源极/漏极，设置在基板中在栅电极的相反两侧。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件 包括：基板，具有限定在其中的第一区域和第二区域；第一晶体管，形成在 第一区域中，第一晶体管包括第一栅绝缘层和形成在第一栅绝缘层上的第一 势垒层；以及第二晶体管，包括在第二区域中，第二晶体管包括第二栅绝缘 层、形成在第二栅绝缘层上的第二势垒层、形成在第二势垒层上的氧化物层、 形成在氧化物层上的第三势垒层以及形成在第三势垒层上的栅电极，其中第 一晶体管不包括栅电极，氧化物层包括通过氧化第二势垒层中包括的材料而形成的氧化物，第一晶体管具有第一宽度，第二晶体管具有不同于第一宽度 的第二宽度。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件 包括：有源鳍，沿第一方向在基板上延伸；栅绝缘层，沿交叉第一方向的第 二方向在有源鳍上延伸；第一势垒层，形成在栅绝缘层上；氧化物层，形成 在第一势垒层上，氧化物层包括通过氧化第一势垒层中包括的材料而形成的 氧化物；第二势垒层，形成在氧化物层上；栅电极，形成在第二势垒层上； 以及源极/漏极，在有源鳍中设置在栅电极的相反两侧。
根据本发明构思的示例实施方式，提供一种制造半导体器件的方法，该 方法包括：在基板上形成包括沟槽的层间电介质层；在沟槽的底表面上形成 栅绝缘层；在栅绝缘层上形成第一势垒层；通过将沟槽暴露到氧环境而在第 一势垒层上形成氧化物层；在氧化物层上形成包括与第一势垒层相同的材料 的第二势垒层；以及在第二势垒层上形成栅电极。
本发明构思的示例实施方式针对半导体器件。这样的器件可以包括：基 板，包括限定在其中的第一区域和第二区域；第一晶体管，在第一区域的有 源部分上，第一晶体管包括第一栅绝缘层、在第一栅绝缘层上的第一势垒层 以及在第一栅绝缘层的侧表面上的第一栅间隔物；以及第二晶体管，在第二 区域的有源部分上，第二晶体管包括第二栅绝缘层、在第二栅绝缘层上的第 二势垒层、在第二势垒层上的氧化物层、在氧化物层上的第三势垒层、在第 三势垒层上的栅电极以及在第二栅绝缘层的侧表面上的第二栅间隔物。在一些实施方式中，氧化物层包括通过氧化在第二势垒层中包括的材料而形成的 氧化物，第一晶体管具有第一宽度，第二晶体管具有不同于第一宽度的第二 宽度。
在一些实施方式中，第一栅间隔物和第二栅间隔物包括相同的材料。一 些实施方式提供了第一栅间隔物和第二栅间隔物包括SiN和/或SiON。
在一些实施方式中，第一晶体管不包括栅电极。
一些实施方式提供了第二宽度大于第一宽度。
在一些实施方式中，第一和第二势垒层包括包含导电材料的相同材料。
一些实施方式提供了氧化物层包括TiO2。
一些实施方式还包括设置在基板和第一栅绝缘层之间的第一界面层以 及设置在基板和第二栅绝缘层之间的第二界面层。
应注意，本发明构思的关于一个实施方式描述的各方面可以合并入不同 的实施方式中，尽管没有关于其具体描述。也就是说，全部实施方式和/或任 何实施方式的特征能够以任意的方式和/或组合来结合。本发明构思的这些及 其他的目的和/或方面在下面阐述的说明书中详细地描述。
附图说明
通过参照附图详细描述本发明构思的优选实施方式，本发明构思的以上 和其他的特征和优点将变得更加明显，附图中：
图1是根据本发明构思的示例实施方式的半导体器件的截面图；
图2是根据本发明构思的示例实施方式的半导体器件的截面图；
图3是根据本发明构思的示例实施方式的半导体器件的截面图；
图4是根据本发明构思的示例实施方式的半导体器件的截面图；
图5是根据本发明构思的示例实施方式的半导体器件的截面图；
图6是沿图5的线A-A截取的截面图；
图7是沿图5的线B-B截取的截面图；
图8是根据本发明构思的示例实施方式的半导体器件的透视图；
图9是沿图8的线C1-C1和C2-C2截取的截面图；
图10是沿图8的线D1-D1和D2-D2截取的截面图；
图11至图13是根据本发明构思的示例实施方式的半导体器件的电路图 和布局图；
图14是示意性地示出根据本发明构思的示例实施方式的制造半导体器 件的方法的流程图；
图15至图20是示出在根据本发明构思的实施方式的制造半导体器件的 方法中的中间工艺操作的视图；
图21是示意性地示出根据本发明构思的示例实施方式的制造半导体器 件的方法的流程图；
图22是示出在根据本发明构思的示例实施方式的制造半导体器件的方 法中的中间工艺操作的视图；
图23是包括根据本发明构思的示例实施方式的半导体器件的电子系统 的示意性框图；以及
图24是用于说明包括利用根据本发明构思的示例实施方式的半导体器 件的电子系统的应用示例的示意性框图。
具体实施方式
现在，将在下面参照附图更全面地描述本发明构思，其中在附图中示出 了本发明构思的一些示例实施方式。然而，本发明构思可以以许多不同的形 式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方 式使得本公开将透彻和完整，并将本发明构思的范围充分传达给本领域技术 人员。相同的附图标记在整个说明书中指示相同的部件。在附图中，为了清 晰，层和区域的厚度被夸大。
还将理解，当一层被称为“在”另一层或基板“上”时，它可以直接在 所述另一层或基板上，或者还可以存在居间层。相反，当一元件被称为“直 接在”另一元件“上”时，不存在居间元件。
为便于描述，这里可以使用诸如“在…之下”、“在...下面”、“下”、“在… 之上”、“上”等空间关系术语以描述一个元件或特征与另一个(些)元件或特 征之间如附图所示的关系。将理解，空间关系术语旨在涵盖除附图所示取向 之外，器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转， 则被描述为“在”其他元件或特征“之下”或“下面”的元件将会“在”其 他元件或特征“上方”取向。因此，示例术语“在...下面”能够涵盖之上和 之下两种取向。器件可以被另外地取向(旋转90度或在其他取向)，这里所用 的空间关系描述语被相应地解释。
在描述本发明的语境(特别是在权利要求书的语境中)的术语“一”、“一 个”和“该”的使用将被解释为涵盖单数和复数两者，除非这里另外地指示 或与上下文明显抵触。术语“包括”、“具有”、“包含”、“含有”将被解释为 开放性术语(即，表示“包括，但不限于”)，除非另作说明。
除非另外地限定，否则这里使用的所有技术和科学术语都具有与本发明 所属的领域内的普通技术人员通常理解的相同含义。应指出，任意和所有示 例的使用或这里提供的示例术语仅旨在更好地说明本发明，而不对本发明的 范围进行限制，除非另作说明。此外，除非另外限定，通用词典中限定的所 有术语不会被过度地解释。
本发明构思将参照在其中示出本发明的某些实施例的透视图、截面图和 /或平面图被描述。因此，示例视图的轮廓可以根据制造技术和/或公差而改 变。也就是说，本发明构思的实施方式不旨在限制本发明构思的范围，而是 涵盖能够由于制造工艺的变化引起的所有变化和变型。因此，附图中所示的 区域以示意的形式示出，区域的形状仅是通过例示给出而不作为限制。
在下文，将参照图1来描述根据本发明构思的示例实施方式的半导体器 件。
图1是根据本发明构思的示例实施方式的半导体器件的截面图。参照图 1，根据本发明构思的示例实施方式的半导体器件1可以包括基板100、第一 栅绝缘层130、第一势垒(barrier)层141、第一氧化物层143、第二势垒层142、 第一栅电极150、第一栅间隔物160和第一源/漏区170。
基板100可以是刚性的基板，诸如硅基板、绝缘体上硅(SOI)基板、砷化 镓基板、硅锗、陶瓷基板、用于显示器的石英基板或玻璃基板、和/或柔性塑 料基板，诸如由聚酰亚胺、聚酯、聚碳酸酯、聚醚砜、聚甲基丙烯酸甲酯、 聚萘二甲酸乙二醇酯和/或聚对苯二甲酸乙二醇酯制成的基板。在一些实施方 式中，基板100可以具有第一导电类型，例如P型，但是本发明构思的方面 不限于此。
第一栅绝缘层130可以形成在基板100上，并可以包括高k材料。第一 栅绝缘层130可以包括例如HfSiON、HfO2、ZrO2、Ta2O5、TiO2、SrTiO3、 BaTiO3和/或SrTiO3。第一栅绝缘层130可以沿着第一栅间隔物160的侧壁 共形地形成。
另外，第一栅绝缘层130可以根据要形成的器件的种类而形成为具有适 当的厚度。例如，当第一栅绝缘层130包括HfO2时，它可以形成为具有约
Figure BDA0000881447140000051
或更小的厚度(在约
Figure BDA0000881447140000052
至约
Figure BDA0000881447140000053
的范围内)，但是本发明构思的方面不 限于此。
第一势垒层141形成在第一栅绝缘层130上。第一势垒层141可以包括 导电材料，例如TiN。第一势垒层141可以根据要形成的器件的种类而形成 为具有适当的厚度。例如，第一势垒层141可以形成为具有在约
Figure BDA0000881447140000054
至约
Figure BDA0000881447140000055
的范围内的厚度。
第一势垒层141和随后将描述的第二势垒层142可以用作第一栅电极 150和第一栅绝缘层130之间的粘合层。第一势垒层141可以利用例如化学 气相沉积(CVD)和/或原子层沉积(ALD)沿第一栅绝缘层130共形地形成。
第一氧化物层143可以形成在第一势垒层141上。具体地，第一氧化物 层143可以形成在第一势垒层141和第二势垒层142之间，从而防止自包括 在第一栅电极150中的六氟化钨(WF6)产生的氟(F)离子渗入到第一栅绝缘层 130中。
在本发明构思的一些实施方式中，第一氧化物层143可以通过将第一势 垒层141暴露到氧环境而利用自然氧化形成。第一势垒层141和随后将描述 的第二势垒层142可以形成为结晶态，使得它们会向氟(F)离子提供物理移动 路径。为了防止氟(F)离子扩散，形成第一氧化物层143。为了阻挡氟(F)离子 的物理扩散路径，第一势垒层141和第二势垒层142可以全部转变为非晶态。 为此，可能需要将具有高结晶温度的异质材料掺杂到第一势垒层141和第二 势垒层142中，然而，这会增大第一势垒层141和第二势垒层142的比电阻，从而降低半导体器件的可靠性。
此外，为了阻挡氟(F)离子的物理扩散路径，不同于第一势垒层141和第 二势垒层142的异质材料可以沉积在第一势垒层141和第二势垒层142之间， 然而这会增大配线电阻(wire resistance)。因此，在本发明构思中，作为自然 氧化物层的第一氧化物层143形成在第一势垒层141和第二势垒层142之间 从而阻挡氟(F)离子的物理扩散路径而没有额外的工艺和增大的比电阻。
第一氧化物层143可以包括第一势垒层141中包含的材料(例如，Ti) 的氧化物(例如，TiO2)，并可以形成为具有例如
Figure BDA0000881447140000061
或更小的厚度。第一 氧化物层143可以是非晶的，从而用于阻挡氟(F)离子的物理扩散路径。
第二势垒层142形成在第一氧化物层143上。第二势垒层142可以包括 与第一势垒层141相同的材料。第二势垒层142可以包括导电材料，例如 TiN。第二势垒层142可以根据要形成的器件的种类而形成为具有适当的厚 度。例如，第二势垒层142可以形成为具有在约
Figure BDA0000881447140000062
至约
Figure BDA0000881447140000063
的范围内的厚 度。
第一势垒层141和第二势垒层142可以用作第一栅电极150和第一栅绝 缘层130之间的粘合层。
第二势垒层142可以利用例如化学气相沉积(CVD)或原子层沉积(ALD) 沿第一氧化物层143共形地形成。
第一势垒层141、第一氧化物层143和第二势垒层142可以利用非原位 工艺形成。也就是，在形成第一势垒层141和第二势垒层142的过程中，第 一氧化物层143可以通过将第一势垒层141暴露到氧环境而形成在第一势垒 层141上，然后可以形成第二势垒层142。也就是说，第一氧化物层143可 以利用自然氧化形成。
此外，第一势垒层141、第一氧化物层143和第二势垒层142可以利用 原位工艺形成。在形成第一势垒层141和第二势垒层142的过程中，第一氧 化物层143可以通过注入氧原子而形成在第一势垒层141上。
第一栅电极150形成在第二势垒层142上。第一栅电极150可以包括导 电材料，例如钨(W)或铝(Al)，但是本发明构思的方面不限于此。
第一栅间隔物160可以形成在第一栅绝缘层130的侧表面上。第一栅间 隔物160可以包括例如SiN和SiON中的至少一种。
第一源/漏区170可以设置在基板100中第一栅电极150的相反两侧。第 一源/漏区170可以是用n型杂质掺杂的n型源/漏区。第一源/漏区170可以 具有轻掺杂漏(LDD)结构，但是本发明构思的方面不限于此。第一源/漏区170 的结构可以根据要形成的器件的种类而改变。
在下文，将参照图2来描述根据本发明构思的示例实施方式的半导体器 件。
图2是根据本发明构思的示例实施方式的半导体器件的截面图。
然而，为了简洁起见，与根据图1的示例实施方式的半导体器件1的元 件和特征实质上相同的元件和特征将被省略。
参照图2，根据本发明构思的示例实施方式的半导体器件2可以包括基 板100和200、第一栅绝缘层130、第一势垒层141、第一栅间隔物160、第 一源/漏区170、第二栅绝缘层230、第三势垒层241、第二氧化物层243、第 四势垒层242、第二栅电极250、第二栅间隔物260和第二源/漏区270。
基板100和200可以包括第一区域I和第二区域II。第一区域I和第二 区域II可以通过场绝缘层诸如浅沟槽隔离(STI)划分。第一区域I可以是其中 第一晶体管TR1的沟道长度为第一距离W1的区域，第二区域II可以是其 中第二晶体管TR2的沟道长度为第二距离W2的区域。这里，第一距离W1 和第二距离W2可以彼此不同。例如，第二距离里W2可以大于第一距离 W1。这里，沟道长度可以被限定为第一和第二晶体管TR1和TR2的每个的 相邻源/漏区之间的距离。
基板100可以被限定为表示第一区域I，基板200可以被限定为表示第 二区域II。通常，半导体器件可以根据半导体器件的特性而被制造为具有短 沟道和长沟道，第一区域I可以表示短沟道区域，第二区域II可以表示长沟 道区域。这里，栅电极可以不形成于在第一区域I中形成的第一晶体管TR1 中，与第二区域II中形成的第二晶体管TR2中的不同。由于第一势垒层141 包括导电材料，所以形成在第一区域I中的第一晶体管TR1可以用作晶体管， 即使它可以不包括栅电极。例如，第一势垒层141可以像栅电极一样地起作 用。氧化物层可以形成于在第二区域II中形成的第二晶体管TR2中。也就 是说，第二氧化物层243可以防止自包括在第二栅电极250中的六氟化钨 (WF6)产生的氟(F)离子渗入到第二栅绝缘层230中。
第一晶体管TR1可以包括以上已分别描述的基板100、第一栅绝缘层 130、第一势垒层141、第一栅间隔物160和第一源/漏区170。然而，第一势 垒层141可以具有比第三势垒层241的厚度大的厚度。第一势垒层141可以 填充由第一栅绝缘层130限定的空间。在一些实施方式中，第一势垒层141 可以具有完全平坦的顶表面。
第二晶体管TR2可以包括基板200、第二栅绝缘层230、第三势垒层241、 第二氧化物层243、第四势垒层242、第二栅电极250、第二栅间隔物260 和第二源/漏区270。第三势垒层241、第二氧化物层243和第四势垒层242 可以分别具有凹形状。
基板200、第二栅绝缘层230、第三势垒层241、第二氧化物层243、第 四势垒层242、第二栅电极250、第二栅间隔物260和第二源/漏区270分别 与上面已经描述的基板100、第一栅绝缘层130、第一势垒层141、第一氧化 物层143、第二势垒层142、第一栅电极150、第一栅间隔物160和第一源/ 漏极区170基本上相同。
图3是根据本发明构思的示例实施方式的半导体器件的截面图。
然而，为了简洁起见，与根据图1的示例实施方式的半导体器件1的元 件和特征实质上相同的元件和特征将被省略。
参照图3，根据本发明构思的示例实施方式的半导体器件3可以包括基 板100、第一界面层120、第一栅绝缘层130、第一势垒层141、第一氧化物 层143、第二势垒层142、第一栅电极150、第一栅间隔物160和第一源/漏 区170。
基板100、第一栅绝缘层130、第一势垒层141、第一氧化物层143、第 二势垒层142、第一栅电极150、第一栅间隔物160和第一源/漏区170分别 与上面已经描述的对应元件基本上相同。
第一界面层120可以形成在基板100上，并可以形成在基板100和第一 栅绝缘层130之间。
第一界面层120可以防止基板100和第一栅绝缘层130之间的界面破坏。 第一界面层120可以包括具有9或更小的介电常数(k)的低k电介质材料，例 如硅氧化物层(k＝4)或硅氮氧化物层(根据氧和氮原子的浓度，k＝4～8)。 在一些实施方式中，第一界面层120可以包括硅酸盐或以上列出的层的组合。
图4是根据本发明构思的示例实施方式的半导体器件的截面图。
然而，为了简洁起见，与根据图1至3的示例实施方式的半导体器件1 至3的元件和特征实质上相同的元件和特征将被省略。
参照图4，根据本发明构思的示例实施方式的半导体器件4可以包括基 板100和200、第一界面层120、第一栅绝缘层130、第一势垒层141、第一 栅间隔物160、第一源/漏区170、第二界面层220、第二栅绝缘层230、第三 势垒层241、第二氧化物层243、第四势垒层242、第二栅电极250、第二栅 间隔物260和第二源/漏区270。
第二界面层220与以上描述的第一界面层120基本上相同，其他部件也 可以分别与上面已经描述的半导体器件4的那些基本上相同。
在下文，将关于鳍型半导体器件描述根据本发明构思的其它实施方式的 半导体器件。
图5是根据本发明构思的示例实施方式的半导体器件的截面图，图6是 沿图5的线A-A截取的截面图，图7是沿图5的线B-B截取的截面图。
参照图5至7，根据本发明构思的示例实施方式的半导体器件5可以包 括基板300、第一场绝缘层310、有源鳍F、第三栅绝缘层330、第五势垒层 341、第三氧化物层343、第六势垒层342、第三栅电极350、第三栅间隔物 360、第三源/漏区410和第一层间电介质层500。
基板300可以是刚性的基板，诸如硅基板、绝缘体上硅(SOI)基板、砷化 镓基板、硅锗、陶瓷基板、用于显示器的石英基板或玻璃基板，或柔性塑料 基板，诸如由聚酰亚胺、聚酯、聚碳酸酯、聚醚砜、聚甲基丙烯酸甲酯、聚 萘二甲酸乙二醇酯和/或聚对苯二甲酸乙二醇酯制成的基板。
第一场绝缘层310形成在基板300上，并用于器件隔离。第一场绝缘层 310是绝缘层，诸如高密度等离子体(HDP)氧化物层、玻璃上旋涂(SOG)氧化 物层和/或化学气相沉积(CVD)氧化物层，但是本发明构思的方面不限于此。
有源鳍F形成在基板300上。具体地，有源鳍F可以形成为在基板300 上突出。具体地，有源鳍F可以沿第三方向Z在基板300上突出。有源鳍F 可以是基板300的一部分，并可以包括从基板300生长的外延层。有源鳍F 可以在第一方向X上纵长地延伸。第一场绝缘层310可以覆盖基板300的顶 表面以及有源鳍F的部分侧表面。
第一栅结构GS1可以在交叉有源鳍F的方向上形成在有源鳍F上。第 一栅结构GS1可以在第二方向Y上纵长地延伸。
第一栅结构GS1可以包括顺序地形成在有源鳍F上的第三栅绝缘层 330、第五势垒层341、第三氧化物层343、第六势垒层342、第三栅电极350、 和形成在第三栅绝缘层330的侧表面上的第三栅间隔物360。通过这种结构， 沟道可以形成在有源鳍F的相反侧表面和顶表面上。
第三栅绝缘层330可以形成在有源鳍F上。然而，界面层也可以形成在 第三栅绝缘层330和有源鳍F之间。第三栅绝缘层330可以沿着第三栅间隔 物360的侧壁共形地形成。例如，第三栅绝缘层330可以设置在第五势垒层 341和第三栅间隔物360之间。
第三栅绝缘层330可以包括高k材料。具体地，第三栅绝缘层330可以 包括例如HfSiON、HfO2、ZrO2、Ta2O5、TiO2、SrTiO3、BaTiO3和/或SrTiO3。
另外，第三栅绝缘层330可以根据要形成的器件的种类而形成为具有适 当的厚度。例如，当第三栅绝缘层330包括HfO2时，它可以形成为具有约
Figure BDA0000881447140000103
或更小的厚度(在约
Figure BDA0000881447140000104
至约
Figure BDA0000881447140000105
的范围内)，但是本发明构思的方面 不限于此。
第五势垒层341可以形成在第三栅绝缘层330上。第五势垒层341可以 形成为接触第三栅绝缘层330。根据本发明构思的一些实施方式，如图5所 示，第五势垒层341可以沿第三栅绝缘层330共形地形成。
第五势垒层341可以包括导电材料，例如TiN。第五势垒层341可以根 据要形成的器件的种类而形成为具有适当的厚度。例如，第五势垒层341可 以形成为具有在约
Figure BDA0000881447140000101
至约
Figure BDA0000881447140000102
的范围内的厚度。
第五势垒层341和随后将描述的第六势垒层342可以用作第三栅电极 350和第三栅绝缘层330之间的粘合层。第五势垒层341可以利用例如化学 气相沉积(CVD)或原子层沉积(ALD)沿第三栅绝缘层330共形地形成。
第三氧化物层343可以形成在第五势垒层341上。具体地，第三氧化物 层343形成在第五势垒层341和第六势垒层342之间，从而防止自包括在第 三栅电极350中的六氟化钨(WF6)产生的氟(F)离子渗入到第三栅绝缘层330 中。
在本发明构思的一些实施方式中，第三氧化物层343可以通过将第五势 垒层341暴露到氧环境而利用自然氧化形成。第五势垒层341和随后将描述 的第六势垒层342可以形成为结晶态，使得它们可以向氟(F)离子提供物理移 动路径。为了防止氟(F)离子扩散，形成第三氧化物层343。
第三氧化物层343可以包括第五势垒层341中包含的材料(例如，Ti) 的氧化物(例如，TiO2)，并可以形成为具有例如
Figure BDA0000881447140000111
或更小的厚度。第三 氧化物层343可以是非晶的，从而用于阻挡氟(F)离子的物理扩散路径。
第六势垒层342形成在第三氧化物层343上。第六势垒层342可以包括 与第五势垒层341相同的材料。第六势垒层342可以包括导电材料，例如 TiN。第六势垒层342可以根据要形成的器件的种类而形成为具有适当的厚 度。例如，第六势垒层342可以形成为具有在约
Figure BDA0000881447140000112
至约
Figure BDA0000881447140000113
的范围内的厚 度。
第六势垒层342可以利用例如化学气相沉积(CVD)或原子层沉积(ALD) 沿第三氧化物层343共形地形成。
第三栅电极350形成在第六势垒层342上。第三栅电极350可以包括导 电材料，例如钨(W)或铝(Al)，但是本发明构思的方面不限于此。
第三栅间隔物360可以形成在第一栅结构GS1的侧表面中的至少一个 上。第三栅间隔物360可以包括氮化物层、氮氧化物层和/或低k电介质材料 层中的至少一种。
此外，具有弯曲侧表面的第三栅间隔物360被示出，但是本发明构思的 方面不限于此。然而，第三栅间隔物360的形状可以改变。例如，第三栅间 隔物360可以具有字母I形状或字母L形状，与示出的实施方式不同。
此外，在这里示出了由单一层形成的第三栅间隔物360，但是本发明构 思的方面不限于此。第三栅间隔物360可以由多个层形成。
另外，第三源/漏区410可以形成于将形成在有源鳍F中的第一栅结构 GS1的相反两侧中的至少一个处。第三源/漏区410和第一栅结构GS1可以 通过第三栅间隔物360彼此电绝缘。
当半导体器件5是NOMS晶体管时，第三源/漏区410可以包括与基板 300相同的材料或张应力材料。例如，当基板300包括Si时，第三源/漏区 410可以包括Si和/或具有比Si小的晶格常数的材料(例如，SiC或SiP)。 张应力材料可以应用于第一栅结构GS1下面的有源鳍F，也就是沟道区，从 而改善沟道区的载流子迁移率。
另外，当半导体器件5是PMOS晶体管时，第三源/漏区410可以包括 压应力材料。例如，压应力材料可以是具有比Si大的晶格常数的材料(例 如，SiGe)。压应力材料可以应用于第一栅结构GS1下面的有源鳍F，也就 是沟道区，从而改善沟道区的载流子迁移率。
在本发明构思的一些实施方式中，第三源/漏区410可以通过外延生长形 成，但是本发明构思的方面不限于此。
第一层间电介质层500可以包括低k电介质材料。例如，第一层间电介 质层500可以包括氧化物层、氮化物层和氮氧化物层中的至少之一。低k电 介质材料可以包括例如可流动的氧化物(FOX)、聚硅氮烷、未掺杂的石英玻 璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃 (BPSG)、等离子体增强正硅酸乙酯(PE-TEOS)、氟硅酸盐玻璃(FSG)、高密 度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动的 CVD(FCVD)氧化物和/或其组合，但是本发明构思的方面不限于此。
图8是根据本发明构思的示例实施方式的半导体器件的透视图，图9是 沿图8的线C1-C1和C2-C2截取的截面图，图10是沿图8的线D1-D1和 D2-D2截取的截面图。
然而，为了简洁起见，与根据图5至7的示例实施方式的半导体器件5 的元件和特征实质上相同的元件和特征将被省略。
参照图8至图10，根据本发明构思的示例实施方式的半导体器件6可以 包括基板300和300'、第一场绝缘层310、第一有源鳍F1、第三栅绝缘层330、 第五势垒层341、第三栅间隔物360、第三源/漏区410、第一层间电介质层 500、第二场绝缘层310'、第二有源鳍F2、第四栅绝缘层330'、第七势垒层 341'、第四氧化物层343'、第八势垒层342'、第四栅电极350'、第四栅间隔 物360'、第四源/漏区410'和第二层间电介质层500'。
在半导体器件6中，基板300和300'可以包括第一区域I和第二区域II。 第一区域I和第二区域II可以通过场绝缘层诸如浅沟槽隔离(STI)划分。第一 区域I可以是其中包括第一栅结构GS1的第一晶体管的沟道长度为第三距离 W3的区域，第二区域II可以是其中包括第二栅结构GS2的第二晶体管的沟 道长度为第四距离W4的区域。这里，第三距离W3和第四距离W4彼此不 同。例如，第四距离W4可以大于第三距离W3。这里，沟道长度可以被限 定为第一和第二晶体管TR1和TR2的每个的相邻源/漏区之间的距离。
基板300、第一场绝缘层310、第一有源鳍F1、第三栅绝缘层330、第 五势垒层341、第三栅间隔物360、第三源/漏区410和第一层间电介质层500 分别与上面已经描述的对应元件基本上相同。然而，第五势垒层341可以具 有比第七势垒层341'的厚度大的厚度。第五势垒层341可以填充由第三栅绝 缘层330限定的空间。第五势垒层341可以具有平坦的顶表面。
此外，基板300'、第二场绝缘层310'、第二有源鳍F2、第四栅绝缘层 330'、第七势垒层341'、第四氧化物层343'、第八势垒层342'、第四栅电极 350'、第四栅间隔物360'、第四源/漏区410'和第二层间电介质层500'分别与 上面已经描述的基板300、第一场绝缘层310、有源鳍F、第三栅绝缘层330、 第五势垒层341、第三氧化物层343、第六势垒层342、第三栅电极350、第 三栅间隔物360、第三源/漏区410和第一层间电介质层500基本上相同。在一些实施方式中，第七势垒层341'、第四氧化物层343'和第八势垒层342'可 以分别具有凹形状。
图11至13是根据本发明构思的示例实施方式的半导体器件的电路图和 布局图。
图13仅示出了来自图12的布局图的多个鳍和多个栅结构。根据本发明 构思的示例实施方式的半导体器件能够应用于包括利用鳍型晶体管的一般 逻辑器件的所有器件，但是图11至13通过示例的方式关于静态随机存取存 储器(SRAM)示出了根据本发明构思的示例实施方式的半导体器件。
首先，参照图11，根据本发明构思的示例实施方式的半导体器件可以包 括在电源节点Vcc和接地节点Vss之间并联连接的一对反相器INV1和INV2 以及连接到反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二 传输晶体管PS2。
第一传输晶体管PS1和第二传输晶体管PS2可以连接到位线BL和互补 位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字 线WL。
第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉 晶体管PD1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和 第二下拉晶体管PD2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第 一下拉晶体管PD1和第二下拉晶体管PD2可以是NOMS晶体管。
此外，为了构成闩锁电路，第一反相器INV1的输入节点连接到第二反 相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器 INV1的输出节点。
参照图11至13，彼此间隔开的第一有源鳍F1、第二有源鳍F2、第三 有源鳍F3和第四有源鳍F4可以在一个方向上(例如，在图12的上下方向 上)纵长地延伸。
此外，第一栅结构351、第二栅结构352、第三栅结构353和第四栅结 构354可以在其它方向上(例如，在图12的左右方向上)纵长地延伸从而 交叉第一至第四有源鳍F1至F4。
具体地，第一栅结构351完全地交叉第一有源鳍F1和第二有源鳍F2， 同时部分地交叠第三有源鳍F3的末端。第三栅结构353完全地交叉第四有 源鳍F4和第三有源鳍F3，同时部分地交叠第二有源鳍F2的末端。第二栅 结构352和第四栅结构354形成为分别交叉第一有源鳍F1和第四有源鳍F4。
如图12所示，第一上拉晶体管PU1被限定在第一栅结构351和第二有 源鳍F2的交叉点附近，第一下拉晶体管PD1被限定在第一栅结构351和第 一有源鳍F1的交叉点附近，第一传输晶体管PS1被限定在第二栅结构352 和第一有源鳍F1的交叉点附近。
第二上拉晶体管PU2被限定在第三栅结构353和第三有源鳍F3的交叉 点附近，第二下拉晶体管PD2被限定在第三栅结构353和第四有源鳍F4的 交叉点附近，第二传输晶体管PS2被限定在第四栅结构354和第四有源鳍 F4的交叉点附近。
尽管没有具体地示出，但是凹陷形成在第一至第四栅结构351-354和第 一至第四有源鳍F1至F4的交叉点的相对两侧，源/漏区可以形成在所述凹 陷中，并且可以形成多个接触361。
此外，共用的接触362同时地连接第二有源鳍F2、第三栅结构353和 配线371。共用的接触363也可以同时地连接第三有源鳍F3、第一栅结构 351和配线372。
根据本发明构思的一些实施方式的半导体器件可以用于第一上拉晶体 管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、 第二下拉晶体管PD2和第二传输晶体管PS2。
在下文，将描述根据本发明构思的示例实施方式的制造半导体器件的方 法。
图14是示意地示出根据本发明构思的示例实施方式的制造半导体器件 的方法的流程图，图15至20是示出在根据本发明构思的示例实施方式的制 造半导体器件的方法中的中间工艺操作的视图。
参照图14至20，根据本发明构思的示例实施方式的制造半导体器件的 方法包括在基板100上形成包括沟槽的层间电介质层图案IL(方框S100)。
具体地，在基板100上形成虚设栅图案DG、虚设间隔物图案DS和层 间电介质层图案IL之后，除去虚设栅图案DG以形成暴露基板100的沟槽。 在形成层间电介质层图案IL之前，可以利用虚设栅图案DG和虚设间隔物 图案DS作为掩模而在基板100中形成第一源/漏区170。
接下来，在沟槽的内表面上和基板100上形成第一栅绝缘层130(方框 S110)。接下来，在第一栅绝缘层130上形成第一势垒层141(方框S120)。 第一势垒层141可以沿第一栅绝缘层130共形地形成。第一势垒层141可以 包括导电材料，例如TiN。第一势垒层141可以根据要形成的器件的种类而 形成为具有适当的厚度。例如，第一势垒层141可以形成为具有在约
Figure BDA0000881447140000151
至 约
Figure BDA0000881447140000152
的范围内的厚度。
接下来，通过将第一势垒层141暴露到氧环境而在第一势垒层141上形 成第一氧化物层143(方框S130)。这里，第一氧化物层143可以包括第一 势垒层141中包括的材料(例如，Ti)的氧化物(例如，TiO2)，并可以形成 为具有例如
Figure BDA0000881447140000153
或更小的厚度。第一氧化物层143可以是非晶的，从而用于 阻挡氟(F)离子的物理扩散路径。
接下来，在第一氧化物层143上形成第二势垒层142(方框S140)。第 二势垒层142可以包括与第一势垒层141相同的材料。第二势垒层142可以 包括导电材料，例如TiN。第二势垒层142可以根据要形成的器件的种类而 形成为具有适当的厚度。例如，第二势垒层142可以形成为具有在约
Figure BDA0000881447140000161
至 约
Figure BDA0000881447140000162
的范围内的厚度。
接下来，在第二势垒层142上形成第一栅电极150(方框S150)。第一 栅电极150可以包括导电材料，例如钨(W)和/或铝(Al)。
接下来，进行平坦化和蚀刻工艺步骤，从而制造图20所示的半导体器 件。
图21是示意性地示出根据本发明构思的示例实施方式的制造半导体器 件的方法的流程图，图22是示出在根据本发明构思的示例实施方式的制造 半导体器件的方法中的中间工艺步骤的视图。然而，为了简洁和方便说明起 见，与根据上述实施方式的制造半导体器件的方法的步骤基本上相同的步骤 将被省略。
参照图21和22，在形成第一栅绝缘层130之前，根据本发明构思的一 些其他实施方式的制造半导体器件的方法还可以包括形成第一界面层120 (方框S105)。
第一界面层120可以形成在基板100上，并可以形成在基板100和第一 栅绝缘层130之间。
第一界面层120可以防止基板100和第一栅绝缘层130之间的界面破坏。 第一界面层120可以包括具有9或更小的介电常数(k)的低k电介质，例如硅 氧化物层(k＝4)或硅氮氧化物层(根据氧和氮原子的浓度，k＝4～8)。在一 些实施方式中，第一界面层120可以包括硅酸盐或以上列出的层的组合。
在下文，将参照图23来描述包括根据本发明构思的一些实施方式的半 导体器件的电子系统。
图23是包括根据本发明构思的一些实施方式的半导体器件的电子系统 的示意性框图。
参照图23，电子系统可以包括控制器510、接口520、输入/输出器件(I/O) 530、存储器540、电源550和总线560。控制器510、接口520、I/O 530、 存储器540和电源550可以通过总线560连接到彼此。总线560可以对应于 数据通过其移动的路径。
控制器510可以包括微处理器、微控制器和/或能够进行与这样的元件的 功能类似的功能的逻辑元件中的至少之一。
接口520可以执行传输数据到通信网络和/或从通信网络接收数据的功 能。接口520可以是有线的或无线的。接口520可以包括例如天线和/或有线 /无线收发器等。
I/O 530可以包括键盘、显示装置等，并可以输入/输出数据。
存储器540可以存储数据和/或代码。根据本发明构思的一些实施方式的 半导体器件可以提供作为存储器540的部件。
电源550可以转换外部输入的电力，然后可以提供转换的电力到各种部 件510至540。
图24是用于说明包括根据本发明构思的一些实施方式的半导体器件的 电子系统的应用示例的示意性框图。
参照图24，电子系统可以包括中央处理器(CPU)610、接口620、外围 设备630、主存储器640、辅助存储器650和总线660。
CPU 610、接口620、外围设备630、主存储器640和辅助存储器650 可以通过总线660连接到彼此。总线660可以对应于数据通过其移动的路径。
CPU 610，其可以包括控制器、运算装置等，可以执行编程并可以处理 数据。
接口620可以发送数据到通信网络和/或可以从通信网络接收数据。接口 620可以以有线/无线的方式配置。接口620可以包括例如天线和/或有线/无 线收发器。
外围设备630，其包括鼠标、键盘、显示装置、打印机等，可以输入/ 输出数据。
主存储器640可以发送数据到CPU 610/从CPU 610接收数据，并可以 存储执行程序所需的数据和/或命令。根据本发明构思的一些实施方式的半导 体器件可以提供作为主存储器640的一些部件。
辅助存储器650，其包括非易失性存储器诸如软盘、硬盘、CD-ROM和 /或DVD，可以存储数据和/或命令。辅助存储器650可以存储数据，即使在 电子系统的电源中断的情形下。
此外，根据本发明构思的一些实施方式的半导体器件可以实现为计算 机、超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、 便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携 式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数字摄像机、 三维(3D)电视、数字录音机、数字声频播放器、数字图像记录器、数字图像 播放器、数字视频录像机、数字视频播放器、能够在无线环境中发送/接收信 息的器件、构成本地网络的各种电子器件之一、构成计算机网络的各种电子 器件之一、构成电信息通信网络的各种电子器件之一、RFID器件和/或嵌入 计算系统。
尽管已经参照本发明构思的示例实施方式具体示出和描述了本发明构 思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的许多 变化而没有背离由权利要求限定的本发明构思的精神和范围。因此，当前的 实施方式应被认为在所有的方面是说明性的，而不是限制性的，参照权利要 求书而不是以上描述来指示本发明构思的范围。
本申请要求于2014年12月17日在韩国知识产权局提交的韩国专利申 请No.10-2014-0182131的优先权，其内容通过引用整体结合于此。

Claims (35)

1.一种半导体器件，包括：
栅绝缘层，在基板上；
第一势垒层，在所述栅绝缘层上；
非晶氧化物层，在所述第一势垒层上，所述非晶氧化物层包括通过氧化所述第一势垒层中包含的材料而形成的氧化物；
第二势垒层，在所述非晶氧化物层上；
栅电极，在所述第二势垒层上；以及
源极/漏极，在所述基板中并设置在所述栅电极的相反两侧。
2.如权利要求1所述的半导体器件，其中所述第一势垒层包括导电材料。
3.如权利要求2所述的半导体器件，其中所述第一势垒层和所述第二势垒层包括相同的材料。
4.如权利要求2所述的半导体器件，其中所述第一势垒层包括钛(Ti)。
5.如权利要求1所述的半导体器件，其中所述非晶氧化物层具有
Figure FDA0002379358660000011
或更小的厚度。
6.如权利要求1所述的半导体器件，其中所述非晶氧化物层包括TiO2。
7.如权利要求1所述的半导体器件，还包括设置在所述基板和所述栅绝缘层之间的界面层。
8.一种半导体器件，包括：
基板，具有限定在其中的第一区域和第二区域；
第一晶体管，在所述第一区域中，所述第一晶体管包括第一栅绝缘层、在所述第一栅绝缘层上的第一势垒层以及在所述基板中的第一源极/漏极；以及
第二晶体管，在所述第二区域中，所述第二晶体管包括第二栅绝缘层、在所述第二栅绝缘层上的第二势垒层、在所述第二势垒层上的非晶氧化物层、在所述非晶氧化物层上的第三势垒层、在所述第三势垒层上的栅电极、以及在所述基板中的第二源极/漏极，
其中所述第一晶体管不包括栅电极，
其中所述非晶氧化物层包括通过氧化所述第二势垒层中包含的材料而形成的氧化物，以及
其中所述第一晶体管具有第一沟道长度，所述第二晶体管具有不同于所述第一沟道长度的第二沟道长度。
9.如权利要求8所述的半导体器件，其中所述第二沟道长度大于所述第一沟道长度。
10.如权利要求8所述的半导体器件，其中所述第一势垒层、所述第二势垒层和所述第三势垒层包括导电材料。
11.如权利要求10所述的半导体器件，其中所述第一势垒层、所述第二势垒层和所述第三势垒层包括相同的材料。
12.如权利要求10所述的半导体器件，其中所述第一势垒层、所述第二势垒层和所述第三势垒层包括钛。
13.如权利要求8所述的半导体器件，其中所述非晶氧化物层具有
Figure FDA0002379358660000021
或更小的厚度。
14.如权利要求8所述的半导体器件，其中所述非晶氧化物层包括TiO2。
15.如权利要求8所述的半导体器件，还包括：
第一界面层，在所述基板和所述第一栅绝缘层之间；和
第二界面层，在所述基板和所述第二栅绝缘层之间。
16.一种半导体器件，包括：
有源鳍，在基板上沿第一方向上延伸，所述有源鳍从基板突出；
栅绝缘层，在所述有源鳍上沿交叉所述第一方向的第二方向延伸；
第一势垒层，在所述栅绝缘层上；
非晶氧化物层，在所述第一势垒层上，所述非晶氧化物层包括通过氧化所述第一势垒层中包含的材料而形成的氧化物；
第二势垒层，在所述非晶氧化物层上；
栅电极，在所述第二势垒层上；以及
源极/漏极，在所述基板中，在所述有源鳍中设置在所述栅电极的相反两侧。
17.如权利要求16所述的半导体器件，其中所述第一势垒层和所述第二势垒层包括导电材料。
18.如权利要求17所述的半导体器件，其中所述第一势垒层和所述第二势垒层包括相同的材料。
19.如权利要求18所述的半导体器件，其中所述第一势垒层和所述第二势垒层包括钛。
20.如权利要求16所述的半导体器件，其中所述非晶氧化物层具有
Figure FDA0002379358660000031
或更小的厚度。
21.如权利要求16所述的半导体器件，其中所述非晶氧化物层包括TiO2。
22.一种制造半导体器件的方法，该方法包括：
在基板上形成包括沟槽的层间电介质层；
在所述沟槽的内表面上形成栅绝缘层；
在所述栅绝缘层上形成第一势垒层；
通过将所述第一势垒层暴露到氧环境，在所述第一势垒层上形成非晶氧化物层；
在所述非晶氧化物层上形成第二势垒层，该第二势垒层包括与所述第一势垒层相同的材料；以及
在所述第二势垒层上形成栅电极。
23.如权利要求22所述的方法，其中所述第一势垒层的形成、所述非晶氧化物层的形成和所述第二势垒层的形成被原位地进行。
24.如权利要求22所述的方法，其中所述非晶氧化物层具有
Figure FDA0002379358660000032
或更小的厚度。
25.如权利要求22所述的方法，其中所述第一势垒层和所述第二势垒层包括导电材料。
26.如权利要求25所述的方法，其中所述第一势垒层和所述第二势垒层包括钛。
27.如权利要求22所述的方法，在形成所述栅绝缘层之前，还包括在所述沟槽的底表面上形成界面层。
28.一种半导体器件，包括：
基板，包括限定在其中的第一区域和第二区域；
第一晶体管，在所述第一区域的有源部分上，所述第一晶体管包括第一栅绝缘层、在所述第一栅绝缘层上的第一势垒层、以及在所述第一栅绝缘层的侧表面上的第一栅间隔物、以及在所述第一区域的所述有源部分中的源极/漏极；以及
第二晶体管，在所述第二区域的有源部分上，所述第二晶体管包括第二栅绝缘层、在所述第二栅绝缘层上的第二势垒层、在所述第二势垒层上的非晶氧化物层、在所述非晶氧化物层上的第三势垒层、在所述第三势垒层上的栅电极、在所述第二栅绝缘层的侧表面上的第二栅间隔物、和在所述第二区域的所述有源部分中的第二源极/漏极，
其中所述非晶氧化物层包括通过氧化所述第二势垒层中包含的材料而形成的氧化物，以及
其中所述第一晶体管具有第一沟道长度，所述第二晶体管具有不同于所述第一沟道长度的第二沟道长度。
29.如权利要求28所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物包括相同的材料。
30.如权利要求28所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物包括SiN和/或SiON。
31.如权利要求28所述的半导体器件，其中所述第一晶体管不包括栅电极。
32.如权利要求28所述的半导体器件，其中所述第二沟道长度大于所述第一沟道长度。
33.如权利要求28所述的半导体器件，其中所述第一势垒层和所述第二势垒层包括包含导电材料的相同材料。
34.如权利要求28所述的半导体器件，其中所述非晶氧化物层包括TiO2。
35.如权利要求28所述的半导体器件，还包括：
第一界面层，在所述基板和所述第一栅绝缘层之间；和
第二界面层，在所述基板和所述第二栅绝缘层之间。
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