KR20040059918A - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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Abstract

본 발명은 TiN막의 추가증착 없이 텅스텐막의 증착시 발생되는 F 또는 HF의 통로를 차단하여 접합손상 등을 효과적으로 방지함과 동시에 공정을 단순화할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명은 TiSi2의 부피팽창에 의해 배리어금속막의 TiN막에 크랙이 발생하더라도, 텅스텐 핵형성층을 ALD 방식에 의해 비정질화하거나 다단계 핵형성 방식에 의해 텅스텐 핵형성층이 미세 그레인 구조를 갖도록 함으로써, 추가 증착공정에 의한 별도의 TiN막을 형성하는 것 없이, 텅스텐막의 증착시 발생되는 F 또는 HF의 통로를 차단할 수 있다. 이에 따라, F 또는 HF의 확산으로 인한 접합손상 뿐만 아니라 증착공정 추가로 인한 파티클 및 스트레스 증가 등을 효과적으로 방지할 수 있고, 공정 단순화 측면에서 유리한 효과를 얻을 수 있다.

Description

반도체 소자의 배선 형성방법{METHOD OF FORMING INTERCONNECTION LINE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 텅스텐막을 이용한 반도체 소자의 비트라인 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 동작속도를 확보하기 위하여, 비트라인 등의 배선 형성시 배선 물질로서 텅스텐막을 적용하고 있는데, 최근에는 공정을 단순화하기 위하여 콘택홀 내부에 텅스텐플러그를 형성하는 것 없이 배리어금속막의 증착 후 콘택홀의 일부만을 매립하도록 화학기상증착(Chemcial Vapor Depositon; CVD)에 의해 텅스텐막을 증착하고 패터닝하여 텅스텐 배선을 형성하는 방법이 사용되고 있으며, 이 경우 텅스텐막의 증착은 텅스텐 핵형성(nucleation) 및 메인 텅스텐 성장(growth)의 2단계로 이루어진다. 또한, 텅스텐 배선 적용시에는 텅스텐막의 증착전에 콘택홀 표면에 TiN/Ti의 배리어금속막을 증착하여 텅스텐막의 증착시 발생하는 플로린(Fluorine; F) 또는 HF의 확산을 방지하고, 배리어금속막 증착 후 소정의 열처리 공정을 수행하여 배리어금속막의 Ti와 기판의 Si을 반응시켜 콘택부분에 티타늄실리사이드(TiSi2)를 형성하여 콘택저항을 감소시키고 있다.
그러나, 열처리 공정시 티타늄실사이드는 약 2.5배 정도의 부피팽창을 초래하여 TiN에 크랙(crack)을 생성하게 되고, 이러한 크랙은 후속 텅스텐막의 증착시 F 또는 HF의 통로가 되어 접합손상(junction damage)을 유발하게 된다. 따라서, 종래에는 TiN에 생성된 크랙을 보상하기 위하여 텅스텐막의 증착 전에 TiN막을 더증착하는 방법을 적용하고 있으나, 이는 공정 단순화 측면에서 불리할 뿐만 아니라 공정추가에 따른 파티클(particle) 및 스트레스(stress) 증가를 야기시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, TiN막의 추가증착 없이 텅스텐막의 증착시 발생되는 F 또는 HF의 통로를 차단하여 접합손상 등을 효과적으로 방지함과 동시에 공정을 단순화할 수 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도.
도 2는 도 1d의 콘택부분(100)의 확대도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 포토레지스트 패턴 13 : 콘택홀
14A : 티타늄막 14B : 티타늄질화막
14 : 배리어금속막 15 : 티타늄실리사이드막
16 : 텅스텐 핵형성층 17 : 메인 텅스텐막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 층간절연막을 식각하여 콘택홀을 형성하는 단계; 콘택홀 표면 및 층간절연막 표면 상에 티타늄질화막/티타늄막의 배리어금속막을 형성하는 단계; 콘택홀 저부에 티타늄실리사이드막을 형성하는 단계; 배리어금속막 상에 비정질화된 텅스텐 핵형성층을 형성하는 단계; 및 텅스텐 핵형성층 상에 메인 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
여기서, 텅스텐 핵형성층 및 메인 텅스텐막은 화학기상증착에 의해 형성하고, 텅스텐 핵형성층의 형성시 원자층증착 방식을 적용하는데, 이때 원자층증착 방식은 소오스 개스로서 WF6＋B2H6나 WF6＋SiH4를 사용하여 300 내지 500℃의 온도에서 텅스텐 핵형성층의 두께가 50 내지 200Å이 되도록 수행한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면,상기의 본 발명의 목적은 반도체 기판 상에 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 콘택홀 표면 및 층간절연막 표면 상에 티타늄질화막/티타늄막의 배리어금속막을 형성하는 단계; 콘택홀 저부에 티타늄실리사이드막을 형성하는 단계; 배리어금속막 상에 미세 그레인 구조를 가지는 텅스텐 핵형성층을 형성하는 단계; 및 텅스텐 핵형성층 상에 메인 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
여기서, 텅스텐 핵형성층 및 메인 텅스텐막은 화학기상증착에 의해 형성하고, 텅스텐 핵형성층의 형성시 다단계 핵형성 방식을 적용하는데, 이때 다단계 핵형성 방식은 소오스 개스로서 WF6＋SiH4를 사용하여 300 내지 500℃에서 텅스텐 핵형성층의 두께가 50 내지 400Å이 되도록 수행한다. 또한, 다단계 핵형성 방식에서 증착속도는 1주기의 상기 텅스텐 핵형성층의 두께가 5 내지 20Å 정도이고, 총 주기 회수가 5 내지 20회 정도가 되도록 조절한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도이고, 도 2는 도 1d의 콘택부분(100)의 확대도이다.
도 1a에 도시된 바와 같이, 실리콘(Si)을 포함하는 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11) 상에 포토레지스트막을 도포하고 노광 및 현상하여 포토레지스트 패턴(12)을 형성한다. 그 다음, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(12)을 식각 마스크로하여 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 비트라인용 콘택홀(13)을 형성한다. 그 후, 공지된 방법으로 포토레지스트 패턴(12)을 제거하고, 케미컬(chemical)을 이용한 세정공정을 실시하여 콘택홀(13) 표면에 발생된 자연산화막(native oxide; 미도시)을 제거한다.
도 1c에 도시된 바와 같이, 콘택홀(13) 표면 및 층간절연막(11) 표면 상에 티타늄(Ti)막(14A)과 티타늄질화(TiN)막(14B)을 순차적으로 증착하여 배리어금속막(14)을 형성한다. 그 다음, 열처리 공정을 수행하여 배리어금속막(14)의 Ti와 기판(10)의 Si를 반응시켜, 도 1d에 도시된 바와 같이, 콘택홀 저부에 티타늄실리사이드(TiSi2)막(15)을 형성한다. 이때, 콘택부분(100)을 좀 더 자세히 살펴보면, 도 2에 도시된 바와 같이, TiSi2막의 부피팽창으로 인하여 TiN막(14B)에 크랙이 생성됨을 알 수 있다.
도 1e에 도시된 바와 같이, 배리어금속막(14) 상에 CVD에 의해 텅스텐 핵형성층(16)을 증착한다. 바람직하게, 텅스텐 핵형성층(16)의 증착은 원자층증착(Atomic Layer Deposition; ALD) 방식으로 실시하여 텅스텐 핵형성층(16)을 비정질화하거나, 다단계 핵형성(multi-step nucleation) 방식을 적용하여 텅스텐 핵형성층(16)이 미세 그레인(fine grain) 구조를 갖도록 하여, 후속메인 텅스텐막의 증착시 발생하는 F 또는 HF가 TiN막(14B)에 발생된 크랙을 통하여 확산하는 것을 방지한다. 더욱 바람직하게, ALD 방식은 소오스 개스(source gas)로서 WF6＋B2H6나 WF6＋SiH4를 사용하여 300 내지 500℃의 온도에서 텅스텐 핵형성층(16)의 두께가 50 내지 200Å이 되도록 수행한다. 또한, 다단계 핵형성 방식은 소오스 개스로서 WF6＋SiH4를 사용하여 300 내지 500℃에서 텅스텐 핵형성층(16)의 두께가 50 내지 400Å이 되도록 수행하고, 이때 증착속도는 1주기(cycle)의 텅스텐 핵형성층의 두께가 5 내지 20Å 정도이고 총 주기 회수가 5 내지 20회 정도가 되도록 조절한다.
그 다음, 도 1f에 도시된 바와 같이, 텅스텐 핵형성층(16) 상에 CVD에 의해 메인 텅스텐막(17)을 증착하고, 도시되지는 않았지만, 메인 텅스텐막(17), 텅스텐 핵형성층(16) 및 배리어금속막(14)을 패터닝하여 비트라인을 형성한다.
상기 실시예에 의하면, TiSi2의 부피팽창에 의해 배리어금속막의 TiN막에 크랙이 발생하더라도, 텅스텐 핵형성층을 ALD 방식에 의해 비정질화하거나 다단계 핵형성 방식에 의해 텅스텐 핵형성층이 미세 그레인 구조를 갖도록 함으로써, 추가 증착공정에 의한 별도의 TiN막을 형성하는 것 없이, 텅스텐막의 증착시 발생되는 F 또는 HF의 통로를 차단할 수 있게 된다. 이에 따라, F 또는 HF의 확산으로 인한 접합손상 뿐만 아니라 증착공정 추가로 인한 파티클 및 스트레스 증가 등을 효과적으로 방지할 수 있고, 공정 단순화 측면에서 유리한 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 TiN막의 추가형성 없이 텅스텐 핵형성층의 막특성을 변화시켜 텅스텐막의 증착시 발생되는 F 또는 HF의 통로를 차단함으로써, 접합손상 등을 효과적으로 방지할 수 있을 뿐만 아니라 공정 단순화 측면에서도 유리한 효과를 얻을 수 있다.

Claims (11)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 기판의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 층간절연막 표면 상에 티타늄질화막/티타늄막의 배리어금속막을 형성하는 단계;
    상기 콘택홀 저부에 티타늄실리사이드막을 형성하는 단계;
    상기 배리어금속막 상에 비정질화된 텅스텐 핵형성층을 형성하는 단계; 및
    상기 텅스텐 핵형성층 상에 메인 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 텅스텐 핵형성층 및 메인 텅스텐막은 화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 텅스텐 핵형성층의 형성시 원자층증착 방식을 적용하는 것을 특징으로하는 반도체 소자의 배선 형성방법.
  4. 제 3 항에 있어서,
    상기 원자층증착 방식은 소오스 개스로서 WF6＋B2H6나 WF6＋SiH4를 사용하여 300 내지 500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 텅스텐 핵형성층의 두께는 50 내지 200Å인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 기판의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 층간절연막 표면 상에 티타늄질화막/티타늄막의 배리어금속막을 형성하는 단계;
    상기 콘택홀 저부에 티타늄실리사이드막을 형성하는 단계;
    상기 배리어금속막 상에 미세 그레인 구조를 가지는 텅스텐 핵형성층을 형성하는 단계; 및
    상기 텅스텐 핵형성층 상에 메인 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 텅스텐 핵형성층 및 메인 텅스텐막은 화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 7 항에 있어서,
    상기 텅스텐 핵형성층의 형성시 다단계 핵형성 방식을 적용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  9. 제 8 항에 있어서,
    상기 다단계 핵형성 방식은 소오스 개스로서 WF6＋SiH4를 사용하여 300 내지500℃에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 텅스텐 핵형성층의 두께는 50 내지 400Å인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  11. 제 10 항에 있어서,
    상기 다단계 핵형성 방식에서 증착속도는 1주기의 상기 텅스텐 핵형성층의 두께가 5 내지 20Å 정도이고, 총 주기 회수가 5 내지 20회 정도가 되도록 조절하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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