CN112447830A - 制造半导体器件的方法和半导体器件 - Google Patents

制造半导体器件的方法和半导体器件 Download PDF

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Abstract

一种半导体器件包括设置在沟道区域上方的栅极结构和源极/漏极区域。栅极结构包括位于沟道区域上方的栅极介电层、位于栅极介电层上方的第一功函调整层、位于第一功函调整层上方的第一屏蔽层、第一阻挡层以及金属栅电极层。第一功函调整层由n型功函调整层组成并且包括铝。第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，含铝层具有比第一功函调整层低的铝浓度。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路越来越按比例缩小和对集成电路的速度的要求越来越高，晶体管需要具有越来越大的驱动电流和越来越小的尺寸。因此开发了鳍式场效应晶体管(FinFET)。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极区域和漏极区域以及位于源极区域和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极堆叠件，该栅极堆叠件形成在半导体鳍的侧壁和顶面上。由于FinFET具有三维沟道结构，因此对沟道进行离子注入工艺需要格外注意，以减少任何几何效应。
发明内容
本发明的实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；第一功函调整层，位于所述栅极介电层上方；第一屏蔽层，位于所述第一功函调整层上方；第一阻挡层；和金属栅电极层，所述第一功函调整层包括铝，并且所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
本发明的另一实施例提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，其中：所述第一场效应晶体管是n型场效应晶体管，并且所述第二场效应晶体管是p型场效应晶体管，并且所述第一栅极结构包括：栅极介电层；第一功函调整层，位于所述栅极介电层上方；第一屏蔽层，位于所述第一功函调整层上方；第一阻挡层；和金属栅电极层，所述第一功函调整层包括铝，所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在由半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一功函调整层；在所述第一功函调整层上方形成第一屏蔽层；在所述第一屏蔽层上方形成金属栅电极层，所述第一功函调整层包括铝，并且所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的半导体器件的截面图，并且图1B示出了根据本发明的实施例的半导体器件的立体图。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明的实施例的制造半导体器件的工艺流程。
图4示出了根据本发明的实施例的具有不同阈值电压的多个FET的栅极结构。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I和图5J示出根据本发明的实施例的屏蔽层和n型功函调整材料(WFM)层的各种截面图。
图6示出了根据本发明的实施例的制造半导体器件的工艺流程。
图7A、图7B、图7C和图7D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图8A、图8B、图8C和图8D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图9A、图9B、图9C和图9D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图10A、图10B、图10C和图10D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图11A、图11B和图11C示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图12示出了根据本发明的实施例的半导体器件的截面图。
图13示出了根据本发明的实施例的制造半导体器件的工艺流程。
图14A、图14B、图14C和图14D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图15示出了根据本发明的实施例的半导体器件的截面图。
图16示出了根据本发明的实施例的制造半导体器件的工艺流程。
图17A、图17B、图17C和图17D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图18示出了根据本发明的实施例的半导体器件的截面图。
图19示出了根据本发明的实施例的制造半导体器件的工艺流程。
图20A、图20B、图20C和图20D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图21A和图21B示出沿着栅极结构的深度方向的元素分析结果。
图22A、图22B、图22C、图22D、图22E和图22F示出了根据本发明的实施例的来自n型WFM层的铝2p轨道、碳1s轨道和氟1s轨道峰的XPS(x射线光电子能谱)光谱。
图23A和图23B示出了根据本发明的实施例的屏蔽层的效果。
图24示出了根据本发明的实施例的半导体器件的截面图。
图25示出了根据本发明的实施例的半导体器件的截面图。
图26A示出了环形振荡器的电路图，图26B示出了环形振荡器的布局，图26C示出了根据本发明的实施例的沿着图26B的线X1-X2的截面图，并且图26D示出了如图26B所示的p型FET器件相对于距附近n型FET器件的距离的Vfb偏移。
图27A示出了栅极切割工艺，图27B示出了没有屏蔽层的接缝空隙缺陷，图27C示出了具有屏蔽层的接缝空隙缺陷，并且图27D示出了屏蔽层的损坏保护效果。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。在附图中，为了简单的目的，可以省略一些层/部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。此外，在以下制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且操作顺序可以改变。在本发明中，短语“A、B和C之一”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元素、来自B的一个元素和来自C的一个元素。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极之一或两者。在以下实施例中，可以在其他实施例中采用关于一个实施例(例如，一个或多个附图)所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
公开的实施例涉及一种半导体器件，具体地，涉及场效应晶体管(FET)的栅极结构及其制造方法。诸如此处公开的那些的实施例通常不仅适用于平面FET，而且还适用于鳍式FET(FinFET)、双栅极FET、环绕栅FET、Ω栅FET或全环栅(GAA)FET和/或纳米线晶体管，或在栅极结构中具有一个或多个功函调整材料(WFM)层的任何合适的器件。
在FET结构中，构建具有低Vt的多个Vt器件对于降低功耗和提高器件性能至关重要。金属栅极膜的组分和厚度在限定器件功函数Vt中起着至关重要的作用。具有不同阈值电压的多个FET可以通过调整一个或多个功函调整材料层(WFM)的材料和/或厚度来实现，其中WFM设置在栅极介电层和主体金属栅电极层(例如，W层)之间。对于n型FET，将诸如TiAl、TiAlC、TaAl和/或TaAlC的含铝层用作WFM层。然而，当含铝层经受图案化操作时，可能发生含铝层的碳污染和/或氧化，这会影响含铝层的功函数，从而影响阈值电压并且降低器件性能。
本发明涉及在包含铝的n型WFM层上和/或下使用保护屏蔽层。如以下将讨论的，本发明提供了可以保护包含铝的n型WFM层免受氧化和/或碳污染和/或由于切割金属栅极气体造成的损坏和/或由于图案化工艺造成的损坏的器件和方法。
图1A示出了根据本发明的实施例的半导体器件的截面图。
在一些实施例中，半导体器件包括设置在鳍结构20的沟道区域上方的栅极堆叠件80。如图1A所示，栅极堆叠件80包括界面层81、栅极介电层82、作为覆盖层的第一导电层83、作为第一阻挡层的第二导电层84、功函调整材料层或功函调整层(WFM层)86、粘合层87和主体栅电极层88。在一些实施例中，鳍结构20设置在衬底10上方并且从隔离绝缘层30突出。此外，栅极侧壁间隔件46设置在栅极堆叠件80的相对侧面上，并且一个或多个介电层50形成为覆盖栅极侧壁间隔件46。在一些实施例中，一块绝缘材料42设置在栅极侧壁间隔件46和隔离绝缘层30之间。此外，如图1B所示，在凹进的鳍结构上方形成源极/漏极外延层60。虽然图1A示出了两个鳍结构并且图1B示出了三个鳍结构，但是鳍结构的数量不限于图1A和图1B所示的那些。
在一些实施例中，第一导电层83包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度在约0.3nm至约30nm的范围内，并且在其他实施例中，在约0.5nm至约25nm的范围内。在一些实施例中，第一导电层83是具有例如柱状晶粒的晶体。
在一些实施例中，第二导电层84包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TaN。在一些实施例中，第二导电层84的厚度在约0.3nm至约30nm的范围内，并且在其他实施例中，在约0.5nm至约25nm的范围内。在一些实施例中，第二导电层84用作阻挡层或蚀刻停止层。在一些实施例中，第二导电层84比第一导电层83薄。
在一些实施例中，WFM层86由诸如TiN、WN、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n型FET，将诸如TiAl、TiAlC、TaAl和/或TaAlC的含铝层用作n型WFM层，并且对于p型FET，将TaN、TiN、WN、TiC、WCN、MoN和/或Co中的一种或多种用作p型WFM层。在一些实施例中，n型WFM层由在约2.5eV至约4.4eV的范围内具有低功函数和/或具有低电负性的材料组成。在一些实施例中，p型WFM层由具有在约4.3eV至5.8eV的范围内的高功函数和/或具有高电负性的材料组成。
在一些实施例中，粘合层87由TiN制成。在一些实施例中，主体栅电极层88包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
图2A至图3F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明的实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图2A至图3F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘硅上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
可以通过任何合适的方法来图案化鳍结构20。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺组合，允许创建例如间距小于使用单个直接光刻可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构20。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻设置。然而，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个以上。另外，可以在鳍结构20的两侧附近设置多个伪鳍结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在某些实施例中在约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在约100nm至约300nm的范围内，并且在其他实施例中在约50nm至100nm的范围内。在一些实施例中，鳍结构20之间的间隔在约5nm至约80nm的范围内，并且在其他实施例中在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是示例，并且可以改变以适合于集成电路的不同规模。在一些实施例中，鳍式FET器件是n型鳍式FET。在其他实施例中，鳍式FET器件是p型鳍式FET。
如图2B所示，在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学气相沉积)、等离子体CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以填充具有高高宽比的间隙或间隔。通常，将各种化学物质添加到含硅的前体中以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动的介电前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动的氧化硅材料是在多个操作工艺中形成的。在沉积可流动膜之后，将其固化，然后退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟化物掺杂的硅酸盐玻璃(FSG)中的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，执行平坦化操作，以去除隔离绝缘层30的部分和掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，如图2B所示，进一步去除隔离绝缘层30，使得暴露出成为沟道层的鳍结构20的上部。
在某些实施例中，隔离绝缘层30的部分去除可以使用湿蚀刻工艺来执行，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺来执行部分去除绝缘绝缘层30。例如，可以使用将CHF3或BF3用作蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以执行热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He环境)中在约900℃至约1050℃的温度下使用快速热退火(RTA)约1.5秒钟至约10秒钟来执行热工艺。
然后，如图2C所示，在鳍结构20的部分上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，然后执行图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来执行多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是具有均匀或不均匀掺杂的掺杂多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。另外，可以在伪栅极结构40的两侧附近设置多个伪栅极结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。
此外，如图2C所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。以共形方式沉积绝缘材料层，使得绝缘材料层形成为在伪栅极结构40的垂直表面(诸如侧壁)、水平表面和顶部等上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其他合适的介电材料中的一种或多种。可以通过ALD或CVD或任何其他合适的方法来形成绝缘材料层。接下来，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的一部分设置在侧壁间隔件46与隔离绝缘层30之间。在其他实施例中，伪栅极介电层42的部分均不设置在侧壁间隔件46与隔离绝缘层30之间。
随后，在一些实施例中，鳍结构20的未被伪栅极结构40覆盖的源极/漏极区域被向下蚀刻(凹进)以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层60(参见图1B)。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第一外延层中的P(磷)的量在约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，而在其他实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25原子％至约32原子％，在其他实施例中为约28原子％至约30原子％。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其他实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35原子％至约55原子％，在其他实施例中为约41原子％至约46原子％。在一些实施例中，第三外延层包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20原子％，而在其他实施例中，Ge的量为约1原子％至约18原子％。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层60。LPCVD工艺是在约400至850℃的温度和约1Torr至200Torr的压力下使用硅源气体(诸如SiH4、Si2H6或Si3H8)、锗源气体(诸如GeH4或G2H6)、碳源气体(诸如CH4或SiH3CH3)和磷源气体(诸如PH3)执行的。
然后，如图2C所示，在S/D外延层60和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括诸如氧化硅、SiCOH和SiOC的包含Si、O、C和/或H的化合物。诸如聚合物的有机材料可以用于ILD层50。
如图2C所示，在形成ILD层50之后，执行诸如CMP的平坦化操作，使得伪栅电极层44的顶部暴露。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。
然后，如图2D所示，去除伪栅电极层44和伪栅极介电层42，从而形成栅极间隔47。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻来去除伪栅极介电层42。
图3A示出了鳍结构20的沟道区域暴露于栅极间隔47中之后的结构。在图3A至图3F中，省略了侧壁间隔件46和ILD层50。
如图3B所示，在图3G的S301处，在鳍结构20上形成界面层81，并且在图3G的S303处，在界面层81上形成栅极介电层82。在一些实施例中，通过使用化学氧化来形成界面层。在一些实施例中，界面层81包括氧化硅、氮化硅和混合的硅锗氧化物中的一种。在一些实施例中，界面层81的厚度在约0.2nm至约6nm的范围内。在一些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3或其他合适的高k介电材料和/或它们的组合。栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在约1nm至约100nm的范围内。
然后，如图3C所示，在图3G的S305处，形成第一导电层83。在一些实施例中，可以通过CVD、ALD或任何合适的方法形成第一导电层83。在一些实施例中，第一导电层83由TiN或TiSiN制成。
在一些实施例中，在图3G的S307处，在形成第一导电层83之后，在约600℃至约800℃的温度下，执行第一退火操作(尖峰退火，诸如激光退火)约1纳秒至约360秒。
第一退火可以帮助使栅极介电层82致密化并且将氮掺入到栅极介电层82中。氮有助于钝化氧空位，减少泄漏并且提高器件可靠性。第一退火还可以帮助形成稳定的混合层，这有助于为随后的金属栅极膜沉积到介电层上提供稳定的平台。当温度太高时，第一退火会在高k栅极介电层82中引起结晶和晶界形成，这影响了界面层81的泄漏性能和再生长，这降低了器件速度。相反，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密化，并在随后的金属栅极沉积工艺期间引起器件的不稳定/变化。
在一些实施例中，将包括界面层81、栅极介电层82和第一导电层83的堆叠结构浸入约室温(25℃)至约550℃的温度下的含氟气体(例如，F2和/或NF3)中约4秒至约15分钟。氟的掺入有助于改善功函调整性能，降低PMOS器件的Vt，钝化栅极介电层82中的氧空位，减少泄漏并减少栅极介电层中的悬空键。此后，在第一导电层83上方形成由例如晶体、多晶或非晶硅制成的覆盖层，并且在一些实施例中，在约550℃至约1300℃的温度下执行第二退火操作(尖峰退火，诸如激光退火)约1纳秒至约360秒。在一些实施例中，退火温度为900℃至1100℃。在一些实施例中，这导致氟扩散到覆盖层、第一导电层83和栅极介电层82中。在第二退火操作之后，去除覆盖层。使用硅覆盖层的第二退火还有助于改善栅极介电层82的质量。在相对较低的温度下形成栅极介电层(诸如高k介电层)以避免晶化和晶界形成，而在相对较高的温度下沉积金属栅极膜。因此，期望在金属栅极沉积之前使高k介电层更热稳定。在如上所述的温度范围内用覆盖层进行第二退火可以使高k介电层致密化，并且使其热稳定，而在金属栅极沉积期间没有任何热氧化物反转。第二退火还有助于将氟从外层(例如，覆盖层)热扩散到第一导电层83、栅极介电层82和界面层81中。覆盖层用于保护栅极介电层82和第一导电层83不会受到不希望的氧化破坏，并使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终的器件结构中不再需要覆盖层，因此将覆盖层去除。
在其他实施例中，不执行伴随形成硅覆盖层和第二退火操作的氟浸泡操作。
随后，在图3G的S309处，形成第二导电层作为第一阻挡层84，然后在图3G的S311处，形成一个或多个WFM层86。在图3G的S313处，在功函调整层86之上形成包括粘合层87和主体金属层(栅电极层)88的金属栅层。
在一些实施例中，第二导电层84由TaN制成并且用作蚀刻停止阻挡层。在图案化随后形成的p型和n型WFM层以形成多个Vt器件期间，阻挡层86用作湿蚀刻停止层。功函调整材料(WFM)层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，可以针对可使用不同金属层的n沟道FET和p沟道FET分别形成WFM层。可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层(主体金属层)88和粘合层87。
图4示出了根据本发明的实施例的具有不同阈值电压的FET的栅极结构的截面图。在一些实施例中，半导体器件包括第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3。第一n型FET N1的阈值电压的绝对值小于第二n型FET N2的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3的阈值电压。类似地，第一n型FET P1的阈值电压的绝对值小于第二p型FET P2的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3的阈值电压。
在一些实施例中，第一n型FET Nl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第二n型FET N2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第三n型FET N3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、第一p型WFM层89-1、第二p型WFM层89-2、粘合层87和主体金属层88。第一n型FET N1的栅极结构不包括p型WFM层。
在一些实施例中，第一p型FET P1的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、第一p型WFM层89-1、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第二p型FET P2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第三p型FET P3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。第三p型FET P3的栅极结构不包括p型WFM层。在一些实施例中，第二阻挡层85可以用作WFM层。
第一n型WFM层100由与第一和第二p型WFM层89-1、89-2不同的材料制成。在一些实施例中，第一n型WFM层100由具有约2.5eV至4.4eV的范围内的低功函数的材料制成，并且p型WFM层由具有约4.3eV到5.8eV的高功函数的材料制成。在一些实施例中，第一n型WFM层100包括铝。在一些实施例中，第一n型WFM层包括TiAl、TiAlC、TaAl和TaAlC中的一种或多种。在一些实施例中，第一和第二p型WFM层89-1、89-2包括金属氮化物，诸如TiN、MoN、WCN和WN。在一些实施例中，第一p型WFM层89-1由与第二p型WFM层89-2相同的材料制成。当第一p型WFM层89-1由与第二p型WFM层89-2相同的材料制成时，第三n型FET N3和第一p型FET P1包括厚度大于第二n型FET N2和第二p型FET P2的p型WFM层(89-2)的p型WFM的单层。在其他实施例中，第一p型WFM层89-1由与第二p型WFM层不同的材料制成。
在一些实施例中，第一n型WFM层100的厚度在约0.6nm至约40nm的范围内，并且在其他实施例中在约1nm至约20nm的范围内。第一n型WFM层100的厚度影响n型FET的阈值电压。在一些实施例中，第一p型WFM层89-1和第二p型WFM层89-2的厚度在约0.5nm至约20nm的范围内，并且在其他实施例中在约1nm至约10nm的范围内。p型WFM层的厚度影响n型FET和p型FET的阈值电压。
在一些实施例中，粘合层87由TiN、Ti和/或Co制成。在一些实施例中，主体金属层88由W、Al、Co或任何其他合适的金属材料制成。
通过在n型WFM层100上和/或下方沉积一个或多个屏蔽层来形成受保护的n型WFM结构。图5A至图5J示出了根据本发明的实施例的受保护的n型WFM结构的各种结构。
在图5A中，通过诸如CVD、PVD(包括溅射)、ALD或镀的的沉积方法在第一n型WFM层100的上表面上形成第一屏蔽层110。在一些实施例中，第一屏蔽层110包括一个或多个金属氮化物层，诸如TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN。在其他实施例中，第一屏蔽层110包括选自由Cr、Mo、Ti、Ta和Co或者诸如Si、SiGe和Ge的半导体层组成的组中的至少一种的金属层。在一些实施例中，第一屏蔽层110包括选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物。在一些实施例中，第一屏蔽层110包括选自由Ti、Ta、Ni、W和Mo组成的组的至少一种的硅化物。
在一些实施例中，在形成第一n型WFM层100之后形成第一屏蔽层110而不会破坏真空，使得可以避免大气或第一n型WFM层100的氧化的任何污染。在其他实施例中，在形成第一n型WFM层100之后，破坏真空，形成第一屏蔽层110。当形成屏蔽层而没有真空破坏时，由第一n型WFM层100引起的阈值电压比有真空破坏时形成的阈值电压小约60mV至约100mV。在一些实施例中，第一屏蔽层110在约250℃至约600℃的温度范围内形成，并且在其他实施例中，沉积温度在约400℃至约500℃的范围内。
在一些实施例中，第一屏蔽层110的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，第一屏蔽层110的最大厚度为约10nm，而在其他实施例中为约8nm。较高的厚度可以为第一n型WFM层100提供更好的保护，而较小的厚度可以避免阈值电压的改变和/或避免间隙填充问题。
在图5B中，在第一屏蔽层110上形成第二屏蔽层115。在一些实施例中，第二屏蔽层115由与第一屏蔽层110不同的材料制成，并且可以选自上面针对第一屏蔽层110列出的一种或多种材料。在第一实施例中，第一屏蔽层100由金属氮化物制成，并且第二屏蔽层115由半导体材料(例如，Si)制成。在一些实施例中，第二屏蔽层115的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，第二屏蔽层115的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5C中，第一屏蔽层是具有比第一n型WFM层100更高的Ti或Ta含量的富Ti/Ta的含Al层120。在一些实施例中，富Ti/Ta的层120是富Ti的TiAl层、富Ti的TiAlC层、富Ta的TaAl层和/或富Ta的TaAlC层。在一些实施例中，富Ti/Ta的层120的Al与Ti或Ta的比率在约0.3至约1.2的范围内，而第一n型WFM层100的Al与Ti或Ta的比率在约2到约6的范围内。换句话说，富Ti/Ta的层120的铝含量为约30原子％至约55原子％，而第一n型WFM层100的铝含量为约67原子％至约86原子％。当Ti或Ta的含量较高时，第一n型WFM层100不太可能被氧化。在一些实施例中，富Ti/Ta的含Al层120的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，富Ti/Ta的含Al层120的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5D中，第一屏蔽层是第一n型WFM层100的化学转化层125。在形成第一n型WFM层100之后，第一n型WFM层100的表面经受化学处理。在一些实施例中，通过稀释HF处理第一n型WFM层100的表面以形成含氟层(例如，TiAlF3)。在其他实施例中，第一n型WFM层100的表面暴露于NH3气体以形成含氮层(例如，TiAlN)。在一些实施例中，化学转化层125的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，化学转化层125的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5E中，第一屏蔽层是第一n型WFM层100的浅离子注入层130。在形成第一n型WFM层100之后，将离子注入到第一n型WFM层100的表面。在一些实施例中，以约80eV至约3keV的低注入能量和约5度至22度的注入角度注入Ga、In、Zr、Mn和Sn中的一种或多种的离子。在一些实施例中，离子的剂量在约1×1013离子/cm2至约1×1019离子/cm2的范围内。在一些实施例中，离子注入层130的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，离子注入层130的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5F中，除了第一屏蔽层110之外，在第一n型WFM层100下方形成第三屏蔽层135，并且在第三屏蔽层135上形成第一n型WFM层100。在一些实施例中，第三屏蔽层135由与第一屏蔽层110相同的材料制成，并且在其他实施例中，第三屏蔽层135由与第一屏蔽层110不同的材料制成。在一些实施例中，第三屏蔽层135是以上针对第一屏蔽层110列出的金属氮化物、碳化物、硅化物、金属和半导体材料中的一种或多种。在一些实施例中，第三屏蔽层135的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，第三屏蔽层135的最大厚度为约10nm，而在其他实施例中为约8nm。第三屏蔽层135有助于保护n型WFM层免于来自下面的层的不希望的氧化。
在图5G中，第一屏蔽层是具有梯度轮廓的富Ti/Ta的层140。在用铝前体(源)和Ti或Ta前体沉积第一n型WFM层100期间，在形成第一n型WFM层的所需厚度之后，Ti或Ta前体的量增加和/或Al前体的量减少。在一些实施例中，前体的量逐渐改变以形成具有逐渐增加的Ti或Ta的富Ti/Ta的层140。在其他实施例中，前体的量以逐步的方式改变以形成具有不同浓度的Ti或Ta的富Ti/Ta的层140。在一些实施例中，富Ti/Ta的层140的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，富Ti/Ta的层140的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5H中，除了具有梯度轮廓的富Ti/Ta的层140之外，在第一n型WFM层100下方形成具有梯度轮廓的另一富Ti/Ta的层145。在开始沉积第一n型WFM层100时，Ti或Ta前体的量减少和/或Al前体的量增加，直到形成另一富Ti/Ta的层145的期望厚度。在一些实施例中，前体的量逐渐改变以形成具有逐渐减少的Ti或Ta的富Ti/Ta的层145。在其他实施例中，前体的量以逐步的方式改变以形成具有不同浓度的Ti或Ta的富Ti/Ta的层145。在一些实施例中，富Ti/Ta的层145的最小厚度为约0.3nm，而在其他实施例中为约0.5nm。在一些实施例中，富Ti/Ta的层145的最大厚度为约10nm，而在其他实施例中为约8nm。
在图5I中，除了第一屏蔽层110和第二屏蔽层115之外，在第一n型WFM层100下方形成第三屏蔽层135。第三屏蔽层135保护第一n型WFM层100免受衬底氧化，并且仅将Al限制在含Al的n型WFM层100内。第一屏蔽层110提供针对自然氧化的保护和/或图案化损坏保护。第二屏蔽层115在随后的制造工艺期间提供保护以防止氧化，防止图案化损坏以及防止切割金属栅极的气体的损坏。
在图5J中，除了第一n型WFM层100上方的第一屏蔽层110和第二屏蔽层115之外，第三屏蔽层是在第一n型WFM层100下方形成的具有梯度轮廓的富Ti/Ta的层145。在开始沉积第一n型WFM层100时，Ti或Ta前体的量减少和/或Al前体的量增加，直到形成所需厚度的富Ti/Ta的层145。在一些实施例中，前体的量逐渐改变以形成具有逐渐减少的Ti或Ta的富Ti/Ta的层145。在其他实施例中，前体的量以逐步的方式改变以形成具有不同浓度的Ti或Ta的富Ti/Ta的层145。
虽然图4示出了关于图5I解释的受保护的n型WFM层，但是图5A至图5J所示的任何结构可以用作受保护的n型WFM层。当两个或多个受保护的n型WFM层用于一个FET时，可以使用相同或不同的受保护的n型WFM层。
图6示出了根据本发明的实施例的制造图4所示的半导体器件的工艺流程，并且图7A至图11C示出了根据本发明的实施例的制造图4所示的半导体器件的各个阶段的截面图。可以理解，在顺序制造工艺中，可以在图6和图7A至图11C所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用如关于图1A至图5H的实施例所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。虽然图6和图7A至图11C示出了关于图4和图5I解释的受保护的n型WFM层，但是图5A至图5J中所示的任何结构可以用作受保护的n型WFM层。因此，取决于受保护的n型WFM层的结构，如图6和图7A至图11C所示的一个或多个操作可以或用另一操作代替。
在图6的S601处，类似于图3A，对于第一n型FET N1、第二n型FET N2、第三n型FETN3、第一p型FET P1、第二p型FET P2和第三p型FET P3，分别暴露出鳍结构20的沟道区域。在图6的S602处，在每个沟道区域20上形成界面层81。在图6的S603处，在界面层81上形成栅极介电层(例如，高k栅极介电层)82。在图6的S604处，在栅极介电层82上形成作为覆盖层83的第一导电层。图7A示出了在形成覆盖层83之后的栅极结构。在图6的S605处，执行退火操作(金属后退火)。在一些实施例中，执行如上所述的氟浸泡操作。
在图6的S606处，如图7B所示，在覆盖层83上形成第二导电层，作为第一阻挡层84。在一些实施例中，在退火S605之后去除覆盖层83，并且不执行第一阻挡层84的形成。
在S607至S610处，形成受保护的n型WFM层，如图7C所示。在图6的S607处，在阻挡层84上形成第三屏蔽层135，在S608处，在第三屏蔽层135上形成第一n型WFM层100，在图6的S609处，在第一n型WFM层100上形成第一屏蔽层110，并且在图6的S610处，在第一屏蔽层110上形成第二屏蔽层115。如图7C所示，在所有FET的区域上形成第三屏蔽层135、第一n型WFM层100、第一屏蔽层110和第二屏蔽层115。在一些实施例中，在阻挡层84上形成如图5A至图5J中的任一个所示的受保护的n型WFM层。
在图6的S611处，执行第一图案化操作以从第一p型FET P1、第二p型FET P2和第三p型FET P3的区域中去除第一屏蔽层110和第一n型WFM层100。在一些实施例中，由有机材料制成的底部抗反射层200形成在第一屏蔽层110上，并且光刻胶层205形成在底部抗反射层200上，如图7D所示。通过使用一种或多种光刻操作，图案化光刻胶层205，以暴露p型FET的区域处的底部抗反射层200。然后，通过一个或多个等离子体蚀刻操作去除暴露的底部抗反射层200，以暴露p型FET的区域处的第一屏蔽层110，如图8A所示。等离子体蚀刻操作利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。由于第一屏蔽层110设置在n型FET的区域处的第一n型WFM层100上，因此可以抑制从底部抗反射层200到第一n型WFM层100的污染(例如，碳和/或氧污染)和/或对第一n型WFM层100的等离子体损坏。在一些实施例中，不使用底部抗反射层，并且在第一屏蔽层上形成由有机材料制成的光刻胶层。在这种情况下，屏蔽层也可能对n型WFM层100造成碳/氧污染。
随后，如图8B所示，通过适当的蚀刻操作，去除p型FET的区域中的第一屏蔽层110和第一n型WFM层100。在一些实施例中，蚀刻操作包括湿蚀刻操作。蚀刻溶液(蚀刻剂)包括HCl和H2O2的水溶液、NH4OH和H2O2的组合的水溶液、HCl、NH4OH和H2O2的组合的水溶液、HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。湿蚀刻基本上在第一阻挡层84处停止，因此第一阻挡层84用作蚀刻停止层。在一些实施例中，在退火S605之后去除覆盖层83并且没有沉积第一阻挡层，栅极介电层82代替第一阻挡层用作蚀刻停止层。
在蚀刻操作之后，如图8C所示，去除光刻胶层205和底部抗反射层200。在一些实施例中，执行使用含氧气体的等离子体灰化操作以去除有机光刻胶层205和底部抗反射层200。在一些实施例中，基于N2/H2的等离子体或基于CF4的等离子体用于等离子体灰化操作。由于第一屏蔽层110设置在n型FET的区域处的第一n型WFM层100上，因此可以抑制第一n型WFM层100的氧化和/或等离子体损坏。
在图6的S612处，如图8D所示，在n型FET的区域处的第一屏蔽层110上和在p型FET的区域处的第一阻挡层84上形成第三导电层，作为第二阻挡层85。在n型和p型FET的区域上形成第二阻挡层85的毯式层。
在S613处，如图9A所示，在n型和p型FET的区域处的第二阻挡层85上形成第一p型WFM层89-1的毯式层。
在S614处，执行第二图案化操作以从第一和第二n型FET N1、N2和第二和第三p型FET P2、P3的区域去除第一p型WFM层89-1。在一些实施例中，如图9B所示，在第一p型WFM层89-1上形成由有机材料制成的底部抗反射层210，并且在底部抗反射层210上形成光刻胶层215。通过使用一个或多个光刻操作，图案化光刻胶层215，以暴露第一和第二n型FET N1、N2以及第二和第三p型FET P2、P3的区域处的底部抗反射层210。然后，如图9C所示，通过一个或多个等离子体蚀刻操作去除暴露的底部抗反射层210，以暴露第一和第二n型FET N1、N2以及第二和第三p型FET P2、P3的区域处的第一p型WFM层89-1。等离子体蚀刻利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。
随后，如图9D所示，通过适当的蚀刻操作去除第一和第二n型FET N1、N2以及第二和第三p型FET P2、P3的区域中的第一p型WFM层89-1。在一些实施例中，蚀刻操作包括湿蚀刻操作。蚀刻溶液(蚀刻剂)包括H3PO4和H2O2的水溶液、HCl、NH4OH和H2O2的组合的水溶液。湿蚀刻基本上在第二阻挡层85处停止，因此第二阻挡层85用作蚀刻停止层。
在蚀刻操作之后，如图10A所示，去除光刻胶层215和底部抗反射层210。在一些实施例中，执行使用含氧气体的等离子体灰化操作以去除有机光刻胶层215和底部抗反射层210。在一些实施例中，基于N2/H2的等离子体或基于CF4的等离子体用于等离子体灰化操作。
在S615处，如图10B所示，在第一和第二n型FET N1、N2和第二和第三p型FET P2、P3的区域处的第二阻挡层85上以及在第三n型FET N3和第一p型FET P1的区域处的第一p型WFM层89-1上形成第二p型WFM层89-2的毯式层。
在S616处，执行第三图案化操作以从第一n型FET N1和第三p型FET P3的区域去除第二p型WFM层89-2。在一些实施例中，如图10C所示，在第二p型WFM层89-2上形成由有机材料制成的底部抗反射层220，并且在底部抗反射层220上形成光刻胶层225。通过使用一个或多个光刻操作，图案化光刻胶层225，以暴露第一n型FET N1和第三p型FET P3的区域处的底部抗反射层220。然后，通过一个或多个等离子刻蚀操作去除暴露的底部抗反射层220，以暴露第一n型FET N1和第三p型FET P3的区域处的第二p型WFM层89-2，如图10D所示。等离子体蚀刻利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。
随后，如图11A所示，通过适当的蚀刻操作去除第一n型FET N1和第三p型FET P3的区域中的第二p型WFM层89-2。在一些实施例中，蚀刻操作包括湿蚀刻操作。蚀刻溶液(蚀刻剂)包括H3PO4和H2O2的水溶液、HCl、NH4OH和H2O2的组合的水溶液。湿蚀刻基本上在第二阻挡层85处停止，因此第二阻挡层85用作蚀刻停止层。
在蚀刻操作之后，如图11B所示，去除光刻胶层225和底部抗反射层220。在一些实施例中，执行使用含氧气体的等离子体灰化操作以去除有机光刻胶层225和底部抗反射层220。在一些实施例中，基于N2/H2的等离子体或基于CF4的等离子体用于等离子体灰化操作。
在图6的S617处，在第一n型FET N1和第三p型FET P3的区域处的第二阻挡层上、在第二和第三第二n型FET N2、N3以及第一和第二p型FET P1、P2的区域的第二p型WFM层89-2上形成粘合层87，并且在图6的S618处，如图11C所示，在粘合层87上形成主体金属层88。
在一些实施例中，在S609之后和S617之前的任何阶段形成第二屏蔽层115。在这种情况下，第二屏蔽层115用于向第一n型WFM层100提供保护，以抵抗如CF4、O2、C2F6、BF3等的切割金属栅极工艺的气体。
图12示出了根据本发明的另一实施例的具有不同阈值电压的FET的栅极结构的截面图。在一些实施例中，类似于图4的实施例，半导体器件包括第一n型FET N1、第二n型FETN2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3。第一n型FET N1的阈值电压的绝对值小于第二n型FET N2的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3的阈值电压。类似地，第一n型FET P1的阈值电压的绝对值小于第二p型FET P2的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3的阈值电压。虽然图12(和图13)示出了关于图5A解释的受保护的n型WFM层，但是图5A至图5J所示的任何结构可以用作受保护的n型WFM层。
在一些实施例中，第一n型FET Nl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、第一n型WFM层100、第一屏蔽层110、粘合层87和主体金属层88。在一些实施例中，第二n型FET N2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第二p型WFM层89-2、第三导电层(第二阻挡层)85、第一n型WFM层100、第一屏蔽层110、粘合层87和主体金属层88。在一些实施例中，第三n型FET N3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层。(第一阻挡层)84、第一p型WFM层89-1、第二p型WFM层89-2、第三导电层(第二阻挡层)85、第一n型WFM层100、第一屏蔽层110、粘合层87和主体金属层88。第一n型FET N1的栅极结构不包括p型WFM层。在一些实施例中，在n型FET N1、N2和N3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。
在一些实施例中，第一p型FET Pl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一p型WFM层89-1、第二p型WFM层89-2、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第二p型FET P2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第二p型WFM层89-2、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第三p型FET P3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。第三p型FET P3的栅极结构不包括p型WFM层。在一些实施例中，第二阻挡层85可以用作WFM层。在一些实施例中，在p型FET P1、P2和P3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。
在一些实施例中，图12中所示的层的材料、配置和尺寸与图4所示的各层相同。
图13示出了根据本发明的实施例的制造图12中所示的半导体器件的各个阶段的工艺流程。可以理解，在顺序制造工艺中，可以在图13所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用如关于图1A至图11C的实施例所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
图13的S701、S702、S703、S704、S705和S706的操作分别与图6的S601、S602、S603、S604、S605和S606的操作相同。
在图13的S707处，在第一阻挡层84上形成第一p型WFM层89-1的毯式层。然后，在图13的S708处，如图14A所示，执行第一图案化操作以从第一和第二n型FET N1、N2的区域以及第二和第三p型FET P2、P3的区域去除第一p型WFM层89-1。第一图案化操作类似于如关于图9B至图10A所解释的第二图案化操作。
在图13的S709处，在第一和第二n型FET N1、N2的区域以及第二和第三p型FET P2、P3的区域的第一阻挡层84上以及在第三n型FET N3和第一p型FET P1的区域处的第一p型WFM层89-1上形成第二p型WFM层89-2的毯式层。然后，在图13的S710处，如图14B所示，执行第二图案化操作以从第一n型FET N1和第三p型FET P3的区域去除第一p型WFM层89-1。第二图案化操作类似于关于图10C至图11B所解释的第三图案化操作。
在S711处，在第一n型FET N1和第三p型FET P3的区域处的第一阻挡层84上、在第二和第三n型FET N2、N3以及第一和第二p型FET P1、P2的区域处的第二p型WFM层89-2上形成第二阻挡层85的毯式层。
随后，在图13的S712处，在第二阻挡层85上形成第一n型WFM层100，并且在图13的S713处，如图14C所示，在第一n型WFM层100上形成第一屏蔽层110。
在图13的S714处，如图14D所示，执行第三图案化操作以从第一、第二和第三p型FET P1、P2、P3的区域去除第一屏蔽层110和第一n型WFM层100。第三图案化操作类似于关于图7D至图8C所解释的第一图案化操作。
然后，在图13的S715处，在第一n型FET N1和第三p型FET P3的区域的第二阻挡层上、在第二和第三n型FET N2、N3以及第一和第二p型FET P1、P2的区域处的第二p型WFM层89-2上形成粘合层87，类似于图6的S617的操作，并且在图13的S716处，类似于图6的S618，在粘合层87上形成主体金属层88，以获得图12所示的结构。
图15示出了根据本发明的另一实施例的具有不同阈值电压的FET的栅极结构的截面图。在一些实施例中，类似于图4和图12的实施例，半导体器件包括第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3。第一n型FETN1的阈值电压的绝对值小于第二n型FET N2的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3的阈值电压。类似地，第一n型FET P1的阈值电压的绝对值小于第二p型FET P2的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3的阈值电压。虽然图15(和图16)示出了关于图5A解释的受保护的n型WFM层，但是图5A至图5J所示的任何结构可以用作受保护的n型WFM层。
在一些实施例中，第一n型FET Nl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第二n型FET N2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第三n型FET N3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一p型WFM层89-1、第一n型WFM层100、第一屏蔽层110、第三导电层(第二阻挡层)85、第二p-WFM层89-2、粘合层87和主体金属层88。第一n型FET N1的栅极结构不包括p型WFM层。在一些实施例中，在n型FET N1、N2和N3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。
在一些实施例中，第一p型FET P1的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一p型WFM层89-1、第三导电层(第二阻挡层)85、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第二p型FET P2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、第二p型WFM层89-2、粘合层87和主体金属层88。在一些实施例中，第三p型FETP3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。第三p型FET P3的栅极结构不包括p型WFM层。在一些实施例中，第二阻挡层85可以用作WFM层。在一些实施例中，在p型FET P1、P2和P3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。在一些实施例中，图15所示的层的材料、配置和尺寸与图4和图12所示的各层相同。
图16示出了根据本发明的实施例的制造图15所示的半导体器件的各个阶段的工艺流程。可以理解，在顺序制造工艺中，可以在图16所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用如关于图1A至图14D的实施例所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
图16的S801、S802、S803、S804、S805和S806的操作分别与与图6的S601、S602、S603、S604、S605和S606的操作相同。
在图16的S807处，在第一阻挡层84上形成第一p型WFM层89-1的毯式层。然后，在图16的S808处，如图17A所示，执行第一图案化操作以从第一和第二n型FET N1、N2的区域以及第二和第三p型FET P2、P3的区域去除第一p型WFM层89-1。第一图案化操作类似于如关于图9B至图10A所解释的第二图案化操作。
在图16的S809处，在第二阻挡层85上形成第一n型WFM层100，并且在图16的S810处，在第一n型WFM层100上形成第一屏蔽层110。在图16的S811处，如图17B所示，执行第二图案化操作以从第一、第二和第三p型FET P1、P2、P3的区域去除第一屏蔽层110和第一n型WFM层100。第二图案化操作类似于关于图7D至图8C所解释的第一图案化操作。
在S812处，如图17C所示，在第一、第二和第三n型FET N1、N2、N3的区域处的第一屏蔽层110上、在第二p型FET P2和第三p型FET P3的区域处的第一阻挡层84上以及在第一p型FET P1的区域处的第一p型WFM层89-1上形成第二阻挡层85的毯式层。
随后，在图16的S813处，在第二阻挡层85上形成第二p型WFM层89-2的毯式层。然后，在图16的S814处，如图17D所示，执行第三图案化操作以从第一n型FET N1和第三p型FETP3的区域去除第二p型WFM层89-2。第三图案化操作类似于关于图10C至图11B所解释的第三图案化操作。
在图16的S815处，在第一n型FET N1和第三p型FET P3的区域处的第二阻挡层上、在第二和第三n型FET N2、N3以及第一和第二p型FET P1、P2的区域处的第二p型WFM层89-2上形成粘合层87，类似于图6的S617的操作，并且在图16的S816处，类似于图6的S618，在粘合层87上形成主体金属层88，以获得图15所示的结构。
图18示出了根据本发明的另一实施例的具有不同阈值电压的FET的栅极结构的截面图。在一些实施例中，类似于图4、图12和图15的实施例，半导体器件包括第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3。第一n型FET N1的阈值电压的绝对值小于第二n型FET N2的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3的阈值电压。类似地，第一n型FET P1的阈值电压的绝对值小于第二p型FET P2的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3的阈值电压。虽然图18(和图19)示出了关于图5A解释的受保护的n型WFM层，但是图5A至图5J所示的任何结构可以用作受保护的n型WFM层。
在一些实施例中，第一n型FET Nl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第二n型WFM层101、第二屏蔽层111、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第二n型FET N2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第一n型WFM层100、第一屏蔽层110、第二n型WFM层101、第二屏蔽层111、第三导电层(第二阻挡层)85、第一p型WFM层89-1、粘合层87和主体金属层88。在一些实施例中，第三n型FET N3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第二n型WFM层101、第二屏蔽层111、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。第一和第三n型FET N1、N3的栅极结构不包括p型WFM层。在一些实施例中，在n型FET N1、N2和N3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。
在一些实施例中，第一p型FET Pl的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、第一p型WFM层89-1、粘合层87和主体金属层88。在一些实施例中，第二p型FET P2的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第三导电层(第二阻挡层)85、粘合层87和主体金属层88。在一些实施例中，第三p型FET P3的栅极结构包括按更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(覆盖层)83、第二导电层(第一阻挡层)84、第二n型WFM层101、第二屏蔽层111、第三导电层(第二阻挡层)85、第一p型WFM层89-1、粘合层87和主体金属层88。第二p型FET P3的栅极结构不包括WFM层。在一些实施例中，第二阻挡层85可以用作WFM层。在一些实施例中，在p型FET P1、P2和P3中不存在第一导电层(覆盖层)83和第二导电层(第一阻挡层)84。
在一些实施例中，图18中所示的层的材料、配置和尺寸与图4、图12和图15所示的各层相同。
图19示出了根据本发明的实施例的制造图18中所示的半导体器件的各个阶段的工艺流程。可以理解，在顺序制造工艺中，可以在图19所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用如关于图1A至图17D的实施例所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
图19的S901、S902、S903、S904、S905和S906的操作分别与图6的S601、S602、S603、S604、S605和S606的操作相同。
在图19的S907处，在第一阻挡层84上形成第一n型WFM层100的毯式层。在图19的S908处，在第一n型WFM层100上形成第一屏蔽层110。在图19的S909处，如图20A所示，执行第一图案化操作以从第三n型FET N3的区域和p型FET P1、P2、P3的区域去除第一n型WFM层100。第一图案化操作类似于关于图7D至图8C所解释的第一图案化操作。
在图19的S910处，在第一和第二n型FET N1、N2的区域处的第一屏蔽层上以及在第三n型FET N3与p型FET P1、P2、P3的区域处的第一阻挡层84上形成第二n型WFM层101。在图19的S911处，在第二n型WFM层101上形成第二屏蔽层111。在图19的S912处，如图20B所示，执行第二图案化操作以从第二和第三p型FET P2、P3的区域去除第二屏蔽层111和第二n型WFM层101。第二图案化操作类似于关于图7D至图8C所解释的第一图案化操作。
在S913处，如图20C所示，在n型FET N1、N2、N3和第三p型FET P3的区域处的第二屏蔽层111上以及在第一和第二p型FET P1、P2的区域处的第一阻挡层84上形成第二阻挡层85的毯式层。
随后，在图19的S914处，在第二阻挡层85上形成第一p型WFM层89-1的毯式层。然后，在图19的S915处，如图20D所示，执行第三图案化操作以从第一和第三n型FET N1、N3和第二p型FET P2的区域去除第一p型WFM层89-1。第三图案化操作类似于关于图10C至图11B所解释的第三图案化操作。在图19的S916处，类似于图6的S617的操作，在第一和第三n型FET N1、N3和第二p型FET P2的区域处的第二阻挡层上以及在第一和第三p型FET P1、P3的区域处的第一p型WFM层89-1上形成粘合层87，并且在图19的S917处，类似于图6的S618，在粘合层87上形成主体金属层88，以获得图18所示的结构。在前述实施例中，图案化操作(形成底部抗反射涂层和/或光刻胶层至底部抗反射涂层和/或光刻胶的去除(等离子体灰化))的总数为三，以获得用于n型FET的三个不同的阈值电压以及用于p型FET的三个不同的阈值电压。在本发明的一些实施例中，当n型FET的不同阈值电压的数量为N，并且p型FET的不同阈值电压的数量为M时，图案化操作的总数等于(N+M)/2，其中N是至少为二的自然数，并且M是至少为二的自然数。在一些实施例中，n型WFM层和p型WFM层的总数等于(N+M)/2。n型WFM层的数量为Y，其中Y小于N(Y<N)，而p型WFM层的数量为X，其中X<M-Y。在一些实施例中，N为三，M为三，Y为一且X为二。在其他实施例中，N为三，M为三，Y为二并且X为一。
在一些实施例中，与p型WFM层中的至少一个的图案化操作同时执行n型WFM层中的至少一个的图案化操作(即，同时图案化n型WFM层和p型WFM层)。
图21A和图21B示出了通过使用X射线光电子能谱沿着栅极结构的深度方向的元素分析结果。在图21A中，使用具有位于衬底(Si)上的阻挡层(TaN)、位于阻挡层上的n型WFM层(TiAl)以及位于n型WFM层上的粘合层的样品，即没有任何屏蔽层，并且在图21B中，使用具有位于衬底(Si)上的阻挡层(TaN)、位于阻挡层上的与梯度富Ti的底层一起作为第三屏蔽层145的n型WFM层(TiAl)、位于n型WFM层上的屏蔽层(TiN)110和位于屏蔽层的粘合层的样品。
如图21A和图21B所示，通过使用屏蔽层抑制了n型WFM层(TiAl层)的氧化。在一些实施例中，在图21B中，TiAl层的表面处的氧浓度为约4原子％，而在图21A中，TiAl层的表面处的氧浓度为约28原子％。在一些实施例中，在图21B中，TiAl层的最高氧浓度为约24原子％，而在图21A中，TiAl层的最高氧浓度为约30原子％。屏蔽层还为下面的阻挡层、覆盖层(未示出)和/或Si衬底提供了部分保护。在一些实施例中，在没有屏蔽层的情况下，TiAl层中的总氧量为约26原子％至约68原子％，而TiAl层中的总氧量为约1.5原子％至约22原子％。较厚的屏蔽膜提供更好的保护，并且原位膜提供更好的保护。
图22A、图22B、图22C、图22D、图22E和图22F示出了根据本发明的实施例的来自n型WFM层的铝2p轨道、碳1s轨道和氟1s轨道峰的XPS(x射线光电子能谱)光谱。图22A至图22C示出了在TiAl层上具有TiN屏蔽层的样品的结果，并且图22D至图22F示出了在TiAl层上具有TaN屏蔽层的样品的结果。在图22A至图22F中，实线表示图案化操作之前的强度，而虚线表示图案化操作之后的强度。
如图22A和图22D所示，屏蔽层的使用可以减少TiAl层的氧化和/或氧污染。特别地，对于具有屏蔽层的样品，与没有屏蔽层的样品相比，在图案化操作之后，氧的量显著减少。类似地，如图22B和图22C所示，屏蔽层的使用可以减少对TiAl层的碳污染。特别地，对于具有屏蔽层的样品，与不具有屏蔽层的样品相比，在图案化操作之后，碳污染被显著抑制。如图22C和图22F所示，当在图案化操作期间的等离子蚀刻、灰化中使用含氟气体时，使用屏蔽层还可以减少对TiAl层的氟污染。特别地，对于具有屏蔽层的样品，与没有屏蔽层的样品相比，在图案化操作之后，氟污染被显著抑制。
图23A和图23B示出了根据本发明的实施例的屏蔽层的优点。图23A示出了第一、第二、第三n型FET以及第一、第二和第三p型FET的功函数，图23B示出了如上所述的第一、第二、第三n型FET以及第一、第二和第三p型FET的阈值电压。如上所述，第一n型FET N1的阈值电压的绝对值小于第二n型FET N2的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3的阈值电压。类似地，第一p型FET P1的阈值电压的绝对值小于第二p型FET P2的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3的阈值电压。
在图23A和图23B中，方形表示第一比较结构，其中p型和n型WFM层毯式形成在所有FET区域上方，并且每次形成WFM层时，去除不需要WFM层的一个或多个FET区域上方的WFM层的部分。例如，在n型FET N1中，在第一阻挡层84上设置一个n型WFM层；在n型FET N2中，在第一阻挡层84上设置一个p型WFM层和一个n型WFM层；在n型FET N3中，在第一阻挡层84上设置两个p型WFM层和一个n型WFM层；在p型FET P3中，在第一阻挡层84上设置三个p型WFM层和一个n型WFM层；在p型FET P2中，在第一阻挡层84上设置四个p型WFM层和一个n型WFM层；并且在p型FET P1中，在第一阻挡层84上设置五个p型WFM层和一个n型WFM层。在第二比较结构中，沉积三个WFM层并且执行三个图案化操作。此外，由于在狭窄的栅极间隔中的间隙填充问题，p型FET的阈值电压(绝对值)变得高于n型FET的阈值电压。
在图23A和图23B中，三角形代表不具有屏蔽层的第二比较结构，其中在制造工艺期间，在p型FET P1、P2和P3上方一次形成n型WFM层然后从p型FET P1、P2和P3去除。除了使用屏蔽层之外，第二比较例与前述实施例相似。如上所述，从p型FET去除n型WF层，这可以减少WFM层和图案化操作的数量。从p型FET中去除n型WFM层导致有效功函数的增加和p型FET的阈值电压的减小。然而，由于没有屏蔽层，因此在图案化工艺期间，n型FET上的n型WFM层(例如，TiAl)会受到严重损坏。例如，在图案化N-WFM层TiAl以选择性地将N-WFM层TiAl从p型FET去除期间，n型FET上的TiAl层被O、C、N和/或F氧化、损坏和/或污染，这增加其功函数和/或平带电压，从而增加n型FET的阈值电压。
在图23A和图23B中，圆圈表示在n型WFM层上具有屏蔽层的本实施例的结构(例如，图5A)，其中在制造工艺期间，n型WFM层一次形成在p型FET P1、P2和P3上方并且然后从p型FET P1、P2和P3去除。与比较结构相反，当使用屏蔽层保护n型WFM层时，抑制了图案化工艺对n型WFM(TiAl)层的损坏(如图22A至图22F中所示的较小的O、C、F和N峰所示)，因此，可以维持n型WFM层的低功函数和低平坦带电压，这得到低的NMOS阈值电压。此外，可以实现均衡的NMOS和PMOS阈值电压。
图24示出了根据本发明的实施例的半导体器件的截面图。在一些实施例中，在退火操作之后去除第一导电层(覆盖层)83，并且在栅极结构中不形成第一阻挡层84。因此，当通过使用湿蚀刻去除覆盖层83并且跳过第一阻挡层84的形成来采用关于图4解释的制造操作时，第一至第三n型和p型FET的栅极结构具有如图24所示的结构。在这种情况下，n型WFM层100直接形成在栅极介电层82上，并且栅极介电层82在图案化操作期间用作湿蚀刻停止层。
图25示出了根据本发明的实施例的半导体器件的截面图。在一些实施例中，在第一屏蔽层110(和111)和第一n型WFM层100(和101)的图案化操作之后，去除第一屏蔽层110(和/或115、120、125、130)。因此，当采用关于图4解释的制造操作时，第一至第三n型和p型FET的栅极结构具有如图24所示的结构。当去除屏蔽层时，屏蔽层不仅由上述材料(通常是导电材料或层)制成，而且还由介电材料制成，诸如氧化硅、氮化硅、氧化铝、氮化铝、氧化铪或对于n型WFM层可以选择性地去除的任何其他合适的介电材料。
图26A示出了环形振荡器的电路图，图26B示出了环形振荡器的布局，并且图26C示出了根据本发明的实施例的沿着图26B的线X1-X2的截面图。在一些实施例中，环形振荡器的反相器由n型FET中具有最高阈值电压(绝对值)的第三n型FET和p型FET中的具有最高阈值电压(绝对值)的第三p型FET形成。在反相器中，如图26B所示，n型FET和p型FET彼此靠近布置。如图4、图12、图15和图18所示，用于第三n型FET N3的包含Al的n型WFM位于与用于第三p型FET P3的p型WFM层不同的垂直层级处。在前述实施例中，第三n型FET N3的n型WFM层从不与第三p型FET P3的p型WFM层直接接触。在图4中，第三n型FET N3的n型WFM层设置在与第二阻挡层85和粘合层87相同的层级处。在图12中，第三n型FET N3的n型WFM层设置在与第三p型FET P3的主体金属层88相同的层级处。在图15中，第三n型FET N3的n型WFM层设置在与第三p型FET P3的粘合层87和主体金属层88相同的层级处。在图18中，第三n型FET N3的n型WFM层设置在与第三p型FET P3的n型WFM层相同的层级处。当n型WFM层包含Al时，铝可以扩散到相邻的FET，并且当相邻的FET包括与n型WFM层处于同一层级处的p型WFM层时，扩散到p型WFM层的铝会引起功函数的改变(例如，p型WFM层的功函数的减小)，从而使n型FET的阈值电压下降，并且更具体地，使p型FET器件的阈值电压下降。在环形振荡器的反相器的情况下，在沿着线Y1-Y2的金属边界处(即，在n-FET和p-FET的界面处)，p型FET的层99直接接触n型FET的层100。由于两个n型FET之间的p型FET的层99与p型WFM层不同，因此不会发生Al扩散问题，和/或Al从n型FET的100扩散到p型FET的层99中不会降低p型WFM层的功函数，从而避免了对p-FET阈值电压的损坏，即使距离D1小。图26D示出了p型FET器件相对于距附近n型FET器件的距离D1(如图26B所示)的Vfb偏移。
图27A示出了栅极切割工艺，图27B示出了没有屏蔽层的接缝空隙缺陷，图27C示出了具有屏蔽层的接缝空隙缺陷，并且图27D示出了屏蔽层的损坏保护效果。在一些实施例中，在形成金属栅极结构之后，基于电路设计将一个或多个金属栅极结构切成小块。当Y方向上的栅极间隔较小时(对于较小的栅极长度的器件)，粘合层87和/或主体金属层88可能没有完全填充栅极间隔，形成空隙或接缝270，如图27B和图27C所示。在区域CMG处的金属栅极切割工艺期间，空隙270暴露于用于金属栅极切割工艺的气体。气体包括O2、CF4、C2F6、Cl2和BCl3中的一种或多种。当如图27B所示不使用屏蔽层时，第一n型WFM层100暴露在空隙270中并且可能被气体损坏。相反，然后如图27C所示，使用屏蔽层110，保护第一n型WFM层100不受气体影响。如图27D所示，即使沟道长度Lg变小，这意味着更小的栅极间隔，当使用屏蔽层时也保持阈值电压。
将理解的是，在本文中并非必须讨论所有优点，并且没有特定的优点对于所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，一种半导体器件包括设置在沟道区域上方的栅极结构和源极/漏极区域。栅极结构包括位于沟道区域上方的栅极介电层、位于栅极介电层上方的第一功函调整层、位于第一功函调整层上方的第一屏蔽层、第一阻挡层以及金属栅电极层。第一功函调整层包括铝。第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，含铝层具有比第一功函调整层低的铝浓度。在前述和以下实施例中的一个或多个中，第一功函调整层由选自由TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在前述和以下实施例中的一个或多个中，第一功函调整层是N型WFM调整层，其由具有在2.5eV至4.4eV范围内的低功函数和/或具有低电负性的材料组成。在前述实施例和以下实施例中的一个或多个中，第一屏蔽层由选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施方式的一个或多个中，所述第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。在前述和以下实施例中的一个或多个中，第一功函调整层的铝含量为67原子％至86原子％，并且第一屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，第一屏蔽层是第一功函调整层的表面处理层，并且包括通过化学转化反应、通过离子注入之一形成的F、Ga、In、Zr、Mn和Sn中的一种或多种。在前述和以下实施例中的一个或多个中，金属栅电极层包括粘合层和主体金属层。在前述和以下实施例中的一个或多个中，半导体器件还包括第二屏蔽层，该第二屏蔽层设置在第一功函调整层下方或第一屏蔽层上方。在前述和以下实施例中的一个或多个中，半导体器件还包括第二功函调整层，该第二功函调整层由与第一功函调整层不同的材料制成，并且具有比第一功函调整层相对更高的功函数。在前述和以下实施例中的一个或多个中，第二功函调整层是p型功函调整层，其由具有在4.3eV至5.8eV范围内的高功函数和/或具有高电负性的材料组成。在前述和以下实施例中的一个或多个中，半导体器件还包括第三功函调整层，该第三功函调整层由与第一功函调整层不同的材料制成并且具有比第一功函调整层相对更高的功函数。在前述和以下实施例中的一个或多个中，第三功函调整层是p型功函调整层，其由具有在4.3eV至5.8eV范围内的高功函数和/或具有高电负性的材料组成。在前述和以下实施例中的一个或多个中，p型WF调整层由TiN、WN、WCN、MoN和TaN的一种制成。第一功函调整层位于第二功函调整层和第三功函调整层之间。在前述实施例和以下实施例中的一个或多个中，半导体器件还包括：覆盖层，设置在栅极介电层上方；以及第二阻挡层，设置在覆盖层上。在前述和以下实施例中的一个或多个中，半导体器件还包括：第二功函调整层，该第二功函调整层包括铝并且设置在第一屏蔽层上方；以及第二屏蔽层，设置在第二功函调整层上。
根据本发明的另一个方面，一种半导体器件包括：第一场效应晶体管(FET)，该第一场效应晶体管(FET)包括设置在第一沟道区域上方的第一栅极结构；以及第二FET，包括设置在第二沟道区域上方的第二栅极结构。第一FET的阈值电压的绝对值小于第二FET的阈值电压的绝对值。第一栅极结构和第二栅极结构中的每个包括栅极介电层、位于栅极介电层上方的第一功函调整层、位于第一功函调整层上方的第一屏蔽层、第一阻挡层和金属栅电极层。第一功函调整层包括铝。第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层中的至少一种制成，含铝层具有比第一功函调整层低的铝浓度。第二栅极结构还包括第二功函调整层，该第二功函调整层由与第一功函调整层不同的材料制成，并且第一栅极结构不包括第二功函调整层。在前述和以下实施例中的一个或多个中，在第二栅极结构中，第二功函调整层通过第一阻挡层与第一功函调整层分隔开。在前述和以下实施例中的一个或多个中，第一阻挡层设置在第一屏蔽层上方，并且第二栅极结构的第二功函调整层设置在第一阻挡层上方。在前述和以下实施例中的一个或多个中，第二栅极结构还包括第三功函调整层，该第三功函调整层由与第一功函调整层不同的材料制成并且设置在第一功函调整层下方。在前述和以下实施例中的一个或多个中，第一阻挡层设置在第一功函调整层下方，并且第二栅极结构的第二功函调整层设置在第一阻挡层下方。在前述和以下实施例中的一个或多个中，第一栅极结构和第二栅极结构中的每个还包括第三功函调整层，该第三功函调整层包括设置在第一屏蔽层上方的铝；以及第二屏蔽层，设置在第三功函调整层上方。在前述和以下实施例中的一个或多个中，第一栅极结构还包括包含铝的第三功函调整层和设置在第三功函调整层上方的第二屏蔽层。第二栅极结构不包括第三功函调整层和第二屏蔽层。在前述和以下实施例中的一个或多个中，第一功函调整层由选自由TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在前述和以下实施例中的一个或多个中，第一功函调整层是n型功函调整层，其由具有在2.5eV至4.4eV范围内的低功函数和/或具有低电负性的材料组成。在前述实施例和以下实施例中的一个或多个中，第一屏蔽层由选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施方式的一个或多个中，所述第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。在前述和以下实施例中的一个或多个中，第一功函调整层的铝含量为67原子％至86原子％，并且第一屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，第一屏蔽层是第一功函调整层的表面层，并且包括F、Ga、In、Zr、Mn和Sn中的一种或多种。在前述和以下实施例中的一个或多个中，金属栅电极层包括粘合层和主体金属层。
根据本发明的另一方面，一种半导体器件包括：第一场效应晶体管，包括设置在第一沟道区域上方的第一栅极结构；第二FET，包括设置在第二沟道区域上方的第二栅极结构；以及第三FET，包括设置在第三沟道区域上方的第三栅极结构。第一FET的阈值电压的绝对值小于第二FET的阈值电压的绝对值，并且第二FET的阈值电压的绝对值小于第三FET的阈值电压的绝对值。第一栅极结构、第二栅极结构和第三栅极结构中的每个包括第一栅极介电层、位于第一栅极介电层上方的第一功函调整层、位于第一功函调整层上方的第一屏蔽层、第一阻挡层和金属栅电极层。第一功函调整层包括铝。第一屏蔽层由选自金属、金属氮化物、金属碳化物、硅化物，包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层中的至少一种制成，含铝层具有比第一功函调整层低的铝浓度。第三栅极结构还包括由与第一功函调整层不同的材料制成的第二功函调整层，并且第一和第二栅极结构不包括第二功函调整层。在前述和以下实施例中的一个或多个中，第二和第三栅极结构还包括由与第一功函调整层不同的材料制成的第三功函调整层，并且第一栅极结构不包括第三功函调整层。在前述和以下实施例中的一个或多个中，第二功函调整层设置在第一功函调整层下方。在前述和以下实施例中的一个或多个中，第三栅极结构中的第二和第三功函调整层的厚度大于第二栅极结构中的第三功函调整层的厚度。在前述和以下实施例中的一个或多个中，在第二和第三栅极结构中，第三功函调整层通过第一阻挡层与第一功函调整层分隔开。在前述和以下实施例中的一个或多个中，第一阻挡层设置在第一屏蔽层上方，并且第二栅极结构的第三功函调整层设置在第一阻挡层上方。在前述和以下实施例中的一个或多个中，第一阻挡层设置在第一功函调整层下方，并且第二和第三栅极结构的第三功函调整层设置在第一阻挡层下方。在前述和以下实施例中的一个或多个中，第一功函调整层由选自由TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在前述实施例和以下实施例中的一个或多个中，第一屏蔽层由选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施方式的一个或多个中，所述第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。在前述和以下实施例中的一个或多个中，第一功函调整层的铝含量为67原子％至86原子％，并且第一屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，第一屏蔽层是第一功函调整层的表面层，并且包括F、Ga、In、Zr、Mn和Sn中的一种或多种。在前述和以下实施例中的一个或多个中，金属栅电极层包括粘合层和主体金属层。在前述和以下实施例中的一个或多个中，半导体器件还包括第四FET，该第四FET包括设置在第四沟道区域上方并且具有与第一、第二和第三FET不同的导电性的第四栅极结构。第四栅极结构包括位于第四沟道区域上方的第二栅极介电层、位于栅极介电层上方的第四功函调整层、由与第一阻挡层相同的材料制成的第二阻挡层以及第二金属栅电极层。第四功函调整层由与第二功函调整层相同的材料制成。在前述和以下实施例中的一个或多个中，第三栅极结构还包括由与第一功函调整层不同的材料制成的第三功函调整层，并且第四栅极结构还包括由与第三功函调整层相同的材料制成的第五功函调整层。在前述和以下实施例中的一个或多个中，第二阻挡层设置在第四功函调整层和第五功函调整层之间。在前述和以下实施例中的一个或多个中，第四栅极结构中的第四功函调整层的厚度等于第三栅极结构中的第二功函调整层的厚度。在前述和以下实施例中的一个或多个中，第二阻挡层设置在第四功函调整层下方。在前述和以下实施例中的一个或多个中，第二阻挡层设置在第四功函调整层上方。在前述和以下实施例中的一个或多个中，半导体器件还包括：第四FET，包括设置在第四沟道区域上方并且具有与第一、第二和第三FET不同的导电性的第四栅极结构；以及第五FET，包括第五栅极结构，设置在第五沟道区域上方并且具有与第一、第二和第三FET不同的导电性。第四FET的阈值电压的绝对值小于第五FET的阈值电压的绝对值。第四和第五栅极结构中的每个包括第二栅极介电层、位于栅极介电层上方的第四功函调整层、由与第一阻挡层相同的材料制成的第二阻挡层以及第二金属栅电极层。第四功函调整层由与第二功函调整层相同的材料制成。在前述和以下实施例中的一个或多个中，第四栅极结构还包括由与第一功函调整层不同的材料制成的第五功函调整层，并且第五栅极结构不包括第四功函调整层。在前述和以下实施例中的一个或多个中，第二阻挡层设置在第四功函调整层和第五功函调整层之间。在前述和以下实施例中的一个或多个中，第四栅极结构中的第四和第五功函调整层的厚度大于第五栅极结构中的第五功函调整层的厚度。在前述和以下实施例中的一个或多个中，半导体器件还包括第四FET，该第四FET包括设置在第四沟道区域上方并且具有与第一、第二和第三FET不同的导电性的第四栅极结构；第五FET，包括第五栅极结构，设置在第五沟道区域上方并具有与第一、第二和第三FET不同的导电性；以及第六FET，包括第六栅极结构，第六栅极结构设置在第六沟道区域上方并具有与第一、第二和第三FET不同的导电性。第四FET的阈值电压的绝对值小于第五FET的阈值电压的绝对值，并且第五FET的阈值电压的绝对值小于第六FET的阈值电压的绝对值。第四、第五和第六栅极结构中的每个包括第二栅极介电层、由与第一阻挡层相同的材料制成的第二阻挡层以及金属栅电极层。第四和第五栅极结构中的每个均包括由与第三功函调整层相同的材料制成的第五功函调整层，并且第六栅极结构不包括第四和第五功函调整层。在前述和以下实施例中的一个或多个中，第四栅极结构还包括由与第一功函调整层不同的材料制成的第四功函调整层，并且第五栅极结构不包括第四功函调整层。在前述和以下实施例中的一个或多个中，第二阻挡层设置在第四功函调整层和第五功函调整层之间。在前述和以下实施例中的一个或多个中，第四栅极结构中的第四和第五功函调整层的厚度大于第五栅极结构中的第五功函调整层的厚度。在前述和以下实施例中的一个或多个中，第一功函调整层是n型功函调整层，其由具有在2.5eV至4.4eV范围内的低功函数和/或具有低电负性的材料组成。在前述和以下实施方式中的一个或多个中，第二、第三、第四和第五功函调整层是p型功函调整层，每个均由具有在4.3eV至5.8eV范围内的高功函数5.8eV和/或具有高电负性的材料构成。在前述和以下实施例中的一个或多个中，p型功函调整层由TiN、WN、WCN、MoN和TaN的一种制成。在前述和以下实施例中的一个或多个中，第二、第三、第四和第五功函调整层由TiN制成。在前述和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层的厚度在0.3nm至8nm的范围内。在前述和以下实施例中的一个或多个中，第一功函调整层中的氧浓度小于25原子％。
根据本发明的一个方面，在一种制造半导体器件的方法中，在由半导体材料制成的沟道区域上方形成栅极介电层，在所述栅极介电层上方形成第一功函调整层，在第一功函调整层上方形成第一屏蔽层，以及在第一屏蔽层上方形成金属栅电极层。第一功函调整层包括铝，并且第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，含铝层的铝浓度比第一功函调整层低。在前述和以下实施例中的一个或多个中，第一功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN中的一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由通过沉积方法形成的选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由通过沉积方法形成的选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。在前述和以下实施例中的一个或多个中，第一屏蔽层是第一功函调整层的表面区域，并且包含F，并且第一屏蔽层通过用含氟材料处理第一功函调整层的表面而形成。在前述和以下实施例中的一个或多个中，第一屏蔽层是第一功函调整层的表面区域，并且包含Ga、In、Zr、Mn和Sn中的一种或多种，并且第一屏蔽层通过将F、Ga、In、Zr、Mn和Sn中的一种或多种的离子注入到第一功函调整层的表面区域中而形成。在前述和以下实施例中的一个或多个中，通过在形成第一功函调整层期间减少Al源材料来形成第一屏蔽层。在前述和以下实施例中的一个或多个中，第一功函调整层的铝含量为67原子％至86原子％，并且第一屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，在第一屏蔽层上形成由与第一屏蔽层不同的材料制成的第二屏蔽层。在前述和以下实施例中的一个或多个中，在形成第一功函调整层之前形成第三屏蔽层，并且在第三屏蔽层上形成第一功函调整层。在前述和以下实施例中的一个或多个中，金属栅电极层包括粘合层和主体金属层。在前述和以下实施例中的一个或多个中，在形成第一功函调整层之前在栅极介电层上方形成第一阻挡层。在前述和以下实施例中的一个或多个中，第二阻挡层形成在第一屏蔽层上方。在前述和以下实施方式中的一个或多个中，在形成第一功函调整层之前形成第二阻挡层，并且在第二阻挡层上形成第一功函调整层。在前述和以下实施方式中的一个或多个中，在第一屏蔽层上方形成包含铝的第二功函调整层，并且在第二功函调整层上方形成第二屏蔽层。第二屏蔽层由选自金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层以及含铝层组成的组中的至少一种制成，含铝层具有比第二功函调整层低的铝浓度。在前述和以下实施方式中的一个或多个中，形成由与第一功函调整层不同的材料制成的一个或多个第二功函调整层。在前述和以下实施例中的一个或多个中，在栅极介电层上方形成第一阻挡层，并且在第一阻挡层之后形成第二阻挡层。一个或多个第二功函调整层形成在第二阻挡层上方。在前述和以下实施例中的一个或多个中，在栅极介电层上方形成第一阻挡层，并且在第一阻挡层之后形成第二阻挡层。在形成第一阻挡层之后并且在形成第二阻挡层之前形成一个或多个第二功函调整层。在前述和以下实施例中的一个或多个中，在栅极介电层上方形成第一阻挡层，并且在第一阻挡层之后形成第二阻挡层。形成两个功函调整层，在形成第一阻挡层之后并且在形成第一功函调整层之前形成两个第二功函调整层中的一个，并且在形成第二阻挡层之后形成另一个第二功函调整层。
根据本发明的另一方面，在一种制造半导体器件的方法中，该半导体器件包括第一n型场效应晶体管(NFET)、第二NFET、第三NFET、第一p型FET(PFET)、第二PFET和第三PFET，在由第一NFET区域、第二NFET区域、第三NFET区域、第一PFET区域、第二PFET区域和第三PFET区域中的每个的半导体材料制成的沟道区域上方形成栅极介电层。在栅极介电层上方形成第一阻挡层，形成包含铝的n型功函调整层，在n型功函调整层上方形成第一屏蔽层，并且通过第一图案化操作，第一从第一、第二和第三PFET区域去除第一屏蔽层和n型功函调整层。形成第二阻挡层，形成第一p型功函调整层，并且通过第二图案化操作，从第一和第二NFET区域以及第一和第二PFET区域去除第一p型功函调整层。形成第二p型功函调整层，通过第三图案化操作从第一NFET区域和第一PFET区域去除第二p型功函调整层，以及在第一NFET区域、第二NFET区域和第三NFET区域以及第一PFET区域、第二PFET区域和第三PFET区域中形成粘合层和金属栅电极层。在前述实施例和以下实施例中的一个或多个中，在第一阻挡层上形成n型功函调整层，在第一、第二和第三NFET区域中的第一屏蔽层上以及在第一、第二和第三PFET区域中的第一阻挡层上形成第二阻挡层，在第二阻挡层上形成第一p型功函调整层，在第二图案化操作之后，在第一和第二NFET区域以及第一和第二PFET区域中的第二阻挡层上以及在第三NFET区域和第三PFET区域中的第一p型功函调整层上形成第二p型功函调整层。在前述和以下实施方式中的一个或多个中，在第三图案化操作之前执行第二图案化操作，并且在第一图案化操作之前执行第三图案化操作，在第一阻挡层上形成第一p型功函调整层，在第二次图案化操作之后，在第一和第二NFET区域以及第一和第二PFET区域中的第一阻挡层上以及在第三NFET区域和第三PFET区域中的第一p型功函调整层上形成第二p型功函调整层，在第三次图案化操作之后形成第二阻挡层，并且在第二阻挡层上形成n型功函调整层。在前述和以下实施例中的一个或多个中，在第一图案化操作之前执行第二图案化操作，并且在第三图案化操作之前执行第一图案化操作，在第一阻挡层上形成第一p型功函调整层，在第二图案化操作之后，在第一和第二NFET区域以及第一和第二PFET区域中的第一阻挡层上以及在第三NFET区域和第三PFET区域中的第一p型功函调整层上形成n型功函调整层，在第一图案化操作之后形成第二阻挡层，并且在第二阻挡层上形成第二p型功函调整层。在前述和以下实施例中的一个或多个中，n型功函调整层由选自由TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由通过沉积方法形成的选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由通过沉积方法形成的选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述实施例和以下实施例中的一个或多个中，第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施例中的一个或多个中，第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。在前述和以下实施例中的一个或多个中，第一屏蔽层是n型功函调整层的表面区域并且包含F，并且第一屏蔽层通过用含氟材料处理n型功函调整层的表面而形成。在前述和以下实施例中的一个或多个中，第一屏蔽层是n型功函调整层的表面区域，并且包含Ga、In、Zr、Mn和Sn中的一种或多种，并且第一屏蔽层是通过将F、Ga、In、Zr、Mn和Sn中的一种或多种离子注入到n型功函调整层的表面区域而形成。在前述和以下实施例中的一个或多个中，通过在形成n型功函调整层期间减少Al源材料来形成第一屏蔽层。在前述和以下实施例中的一个或多个中，n型功函调整层的铝含量为67原子％至86原子％，并且第一屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，在第一图案化操作之后，去除第一屏蔽层。在前述和以下实施例中的一个或多个中，第一和第二阻挡层由TaN制成。在前述和以下实施例中的一个或多个中，第一和第二p型功函调整层由TiN制成。在前述和以下实施例中的一个或多个中，第一n型FET(NFET)的阈值电压的绝对值小于第二n型FET的阈值电压的绝对值，并且第二n型FET的阈值电压的绝对值小于第三n型FET的阈值电压的绝对值。在前述和以下实施例中的一个或多个中，第三p型FET(PFET)的阈值电压的绝对值小于第二p型FET的阈值电压的绝对值，并且第二p型FET的阈值电压的绝对值小于第一p型FET的阈值电压的绝对值。
根据本发明的另一方面，一种半导体器件包括：第一场效应晶体管(FET)，该第一场效应晶体管(FET)包括设置在第一沟道区域上方的第一栅极结构；以及第二FET，包括设置在第二沟道区域上方的第二栅极结构。第一FET是n型FET，并且第二FET是p型FET。第一栅极结构包括栅极介电层、位于栅极介电层上方的第一功函调整层、位于第一功函调整层上方的第一屏蔽层、第一阻挡层以及金属栅电极层。第一功函调整层包括铝。第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，含铝层具有比第一功函调整层低的铝浓度。在前述和以下实施例中的一个或多个中，第二栅极结构包括第二功函调整层，并且在n型第一FET和p型第二FET器件的金属边界上，n型第一FET中的第一功函调整层不与p型第二FET器件中的第二功函调整层直接接触。在前述和以下实施例中的一个或多个中，第一栅极结构还包括位于第一屏蔽层上的第二屏蔽层，并且第二屏蔽层由与第一屏蔽层不同的材料制成，并且至少由以下材料制成：选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层以及含铝层组成的组的至少一种，含铝层的铝浓度低于第一功函调整层。在前述和以下实施例中的一个或多个中，第一栅极结构还包括位于第一屏蔽层下方的第三屏蔽层，并且第三屏蔽层由与第一屏蔽层不同的材料制成，并且至少由以下材料制成：选自金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层以及含铝层组成的组中的至少一种，含铝层的铝浓度低于第一功函调整层。在前述和以下实施例中的一个或多个中，第二功函调整层包括选自由TaN、TiN、WN、TiC、WCN、MoN和Co组成的组中的一种。
根据本发明的另一方面，在一种制造半导体器件的方法中，半导体器件包括第一n型场效应晶体管(NFET)、第二NFET、第三NFET、第一p型FET(PFET)、第二PFET和第三PFET，在由第一NFET区域、第二NFET区域、第三NFET区域、第一PFET区域、第二PFET区域和第三PFET区域中的每个的半导体材料制成的沟道区域上方形成栅极介电层。在栅极介电层上形成第一阻挡层，在栅极介电层上形成包含铝的第一n型功函调整层，在第一n型功函调整层上方形成第一屏蔽层，并且通过第一图案化操作，从第三NFET区域以及第一PFET区域、第二PFET区域和第三PFET区域去除第一屏蔽层和第一n型功函调整层。在栅极介电层上形成包含铝的第二n型功函调整层，在第二n型功函调整层上方形成第二屏蔽层，并且通过第二图案化操作，从第二和第三PFET区域去除第二屏蔽层和第二n型功函调整层。在第一、第二和第三NFET区域中的第二屏蔽层上方和在第二和第三PFET区域中的第一阻挡层上方形成第二阻挡层，在第二阻挡层上方形成p型功函调整层，并且通过第三图案化操作，从第一和第三NFET区域和第二PFET区域去除p型功函调整层。在第一、第二和第三NFET区域以及第一、第二和第三PFET区域中形成金属栅电极层。在前述和以下实施例中的一个或多个中，第一和第二n型功函调整层中的每个由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN中的一种制成。在前述实施例和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层的每个由通过沉积方法形成的选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层的每个由通过沉积方法形成的选自由Si、Cr、Mo和Co组成的组中的至少一种制成。在前述和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层的每个由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。在前述和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层的每个由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。第一屏蔽层和第二屏蔽层的每个分别是第一n型功函调整层和第二n型功函调整层的表面区域，并且包含F，并且通过分别用含氟材料对第一n型功函调整层和第二n型功函调整层的表面进行处理来形成第一屏蔽层和第二屏蔽层中的每个。在前述和以下实施例中的一个或多个中，第一屏蔽层和第二屏蔽层中的每个分别是第一n型功函调整层和第二n型功函调整层的表面区域，并且包含Ga、In、Zr、Mn和Sn的一种或多种，并且通过将F、Ga、In、Zr、Mn和Sn中的一种或多种离子注入第一和第二n型功函调整层的表面区域来形成第一屏蔽层和第二屏蔽层中的每个。在前述和以下实施例中的一个或多个中，通过在形成n型功函调整层期间减少Al源材料来形成第一屏蔽层和第二屏蔽层中的每个。在前述和以下实施方式中的一个或多个中，第一和第二n型功函调整层的铝含量为67原子％至86原子％，并且第一和第二屏蔽层的铝含量为30原子％至55原子％。在前述和以下实施例中的一个或多个中，n型WF调整层由具有在2.5至4.4范围内的低功函数和/或具有低电负性的材料组成。在前述和以下实施例中的一个或多个中，p型WFM调整层由具有在4.3至5.8范围内的高功函数和/或具有高电负性的材料组成。在前述和以下实施例中的一个或多个中，第一n型FET(NFET)的阈值电压的绝对值小于第二n型FET的阈值电压的绝对值，并且第二n型FET的阈值电压的绝对值小于第三n型FET的阈值电压的绝对值。在前述和以下实施例中的一个或多个中，第三p型FET(PFET)的阈值电压的绝对值小于第二p型FET的阈值电压的绝对值，并且第二p型FET的第二阈值电压的绝对值小于第一p型FET的阈值电压的绝对值。根据本发明的另一方面，在一种制造包括具有不同阈值电压的n型FET和具有不同阈值电压的p型FET的半导体器件的方法中，形成栅极介电层，在栅极介电层上方形成用于每个n型FET和p型FET的一个或多个n型功函调整层和一个或多个p型功函调整层，在一个或多个功函调整层上方形成金属栅电极层。n型FET的不同阈值电压的总数为N，p型FET的不同阈值电压的数量为M。执行n功函调整层中的至少一个的图案化操作为，并且同时也执行p-功函调整层中的至少一个的图案化操作。图案化操作的数量等于(N+M)/2，每个图案化操作包括一组光刻操作和蚀刻操作。n功函调整层的数量为Y，其中Y<N，并且p功函调整层的数量为X，其中X<M-Y，n功函调整层和p功函调整层的总数等于(N+M)/2。在前述和以下实施例中的一个或多个中，N为三且M为三。在前述和以下实施例中的一个或多个中，N为三，M为三，并且Y为一，X为二。在前述和以下实施例中的一个或多个中，N为三，M为三，并且Y为二，X为一。
执行n功函调整层中的至少一个的图案化操作，并且同时也执行p功函调整层中的至少一个的图案化操作。(即，同时执行n功函调整层的图案化以及p功函调整层的图案化)。n功函调整层的数量为Y，其中Y<N，p功函调整层的数量为X，其中X<M-Y，并且n功函调整层和p功函调整层的总数等于(N+M)/2。在图案化工艺之后，n功函调整层的功函值非常低和/或不受影响。屏蔽层保护n功函调整层，使得即使在经受图案化工艺之后，最终器件中的n功函调整层的功函值仍然非常低，在约2.2eV至约4.3eV的范围内，与沉积的n功函调整层的功函值相同和/或略低。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
栅极结构，设置在沟道区域上方；以及
源极/漏极区域，其中：
所述栅极结构包括：
栅极介电层，位于所述沟道区域上方；
第一功函调整层，位于所述栅极介电层上方；
第一屏蔽层，位于所述第一功函调整层上方；
第一阻挡层；和
金属栅电极层，
所述第一功函调整层包括铝，并且
所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
2.根据权利要求1所述的半导体器件，其中，所述第一功函调整层由选自由TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。
3.根据权利要求2所述的半导体器件，其中，所述第一屏蔽层由选自由TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN组成的组中的至少一种制成。
4.根据权利要求2所述的半导体器件，其中，所述第一屏蔽层由选自由Si、Cr、Mo和Co组成的组中的至少一种制成。
5.根据权利要求2所述的半导体器件，其中，所述第一屏蔽层由选自由Si、Ti、Ta、Cr、Mo和Co组成的组中的至少一种的碳化物制成。
6.根据权利要求2所述的半导体器件，其中，所述第一屏蔽层由选自由Ti、Ta、Ni、W和Mo组成的组中的至少一种的硅化物制成。
7.根据权利要求1所述的半导体器件，其中：
所述第一功函调整层的原子百分比的铝含量为67％至86％，并且
所述第一屏蔽层的原子百分比的铝含量为30％至55％。
8.根据权利要求1所述的半导体器件，其中，所述第一屏蔽层是所述第一功函调整层的表面层，并且包括F、Ga、In、Zr、Mn和Sn中的一种或多种。
9.一种半导体器件，包括：
第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及
第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，
其中：
所述第一场效应晶体管是n型场效应晶体管，并且所述第二场效应晶体管是p型场效应晶体管，并且
所述第一栅极结构包括：
栅极介电层；
第一功函调整层，位于所述栅极介电层上方；
第一屏蔽层，位于所述第一功函调整层上方；
第一阻挡层；和
金属栅电极层，
所述第一功函调整层包括铝，
所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
10.一种制造半导体器件的方法，包括：
在由半导体材料制成的沟道区域上方形成栅极介电层；
在所述栅极介电层上方形成第一功函调整层；
在所述第一功函调整层上方形成第一屏蔽层；
在所述第一屏蔽层上方形成金属栅电极层，
所述第一功函调整层包括铝，并且
所述第一屏蔽层由选自由金属、金属氮化物、金属碳化物、硅化物、包含F、Ga、In、Zr、Mn和Sn中的一种或多种的层和含铝层组成的组中的至少一种制成，所述含铝层具有比所述第一功函调整层低的铝浓度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115377217A (zh) * 2021-05-20 2022-11-22 豪威科技股份有限公司 一致阈值电压的非平面晶体管
WO2024087703A1 (zh) * 2022-10-27 2024-05-02 华为技术有限公司 晶体管、集成电路及制备方法、电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784187B2 (en) * 2020-02-27 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11688786B2 (en) 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12020991B2 (en) * 2021-08-26 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. High-k gate dielectric and method forming same
US20230122175A1 (en) * 2021-10-19 2023-04-20 International Business Machines Corporation Multiple threshold voltage scheme in complementary metal oxide semiconductor transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070307A1 (en) * 2012-09-13 2014-03-13 International Business Machines Corporation Multi-layer work function metal replacement gate
CN106158932A (zh) * 2014-09-26 2016-11-23 台湾积体电路制造股份有限公司 具有TaAlCN层的金属栅极堆叠件
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
CN107887428A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108122909A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871915B2 (en) 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US9202698B2 (en) 2012-02-28 2015-12-01 International Business Machines Corporation Replacement gate electrode with multi-thickness conductive metallic nitride layers
KR101923946B1 (ko) 2012-08-31 2018-11-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150021699A1 (en) 2013-07-18 2015-01-22 International Business Machines Corporation FIN Field Effect Transistors Having Multiple Threshold Voltages
US10276562B2 (en) 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
KR102290685B1 (ko) 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US10861701B2 (en) 2015-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106847874A (zh) 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 具有不同阈值电压的半导体器件的形成方法
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
CN108257918B (zh) 2016-12-29 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10141225B2 (en) * 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
CN108807535B (zh) 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10727217B2 (en) 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device that uses bonding layer to join semiconductor substrates together

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070307A1 (en) * 2012-09-13 2014-03-13 International Business Machines Corporation Multi-layer work function metal replacement gate
CN106158932A (zh) * 2014-09-26 2016-11-23 台湾积体电路制造股份有限公司 具有TaAlCN层的金属栅极堆叠件
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
CN107887428A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108122909A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115377217A (zh) * 2021-05-20 2022-11-22 豪威科技股份有限公司 一致阈值电压的非平面晶体管
CN115377217B (zh) * 2021-05-20 2023-11-21 豪威科技股份有限公司 一致阈值电压的非平面晶体管
WO2024087703A1 (zh) * 2022-10-27 2024-05-02 华为技术有限公司 晶体管、集成电路及制备方法、电子设备

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