KR102277765B1 - 반도체 디바이스 및 반도체 디바이스를 제조하는 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스를 제조하는 방법 Download PDF

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티엔-웨이 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는 채널 영역 및 소스/드레인 영역 위에 배치된 게이트 구조를 포함한다. 게이트 구조는 채널 영역 위의 게이트 유전체 층, 게이트 유전체 층 위의 제1 일함수 조절 층, 제1 일함수 조절 층 위의 제1 차폐 층, 제1 장벽 층 및 금속 게이트 전극 층을 포함한다. 제1 일함수 조절 층은 n형 일함수 조절 층으로 제조되고 알루미늄을 포함한다. 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다.

Description

반도체 디바이스 및 반도체 디바이스를 제조하는 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
집적 회로들의 다운-스케일링이 증가하고 집적 회로들의 속도에 대한 요건들이 점점 더 요구됨에 따라 트랜지스터들은 점점 더 작은 치수들로 더 높은 구동 전류들을 가질 필요가 있다. 그에 따라 핀 전계 효과 트랜지스터들(FinFET)이 개발되었다. FinFET들은 기판 위에 수직 반도체 핀(fin)들을 포함한다. 반도체 핀들은 소스 및 드레인 영역들, 및 소스와 드레인 영역들 사이의 채널 영역들을 형성하기 위해 사용된다. 반도체 핀들을 정의하기 위해 STI(Shallow Trench Isolation) 영역들이 형성된다. FinFET들은 또한 반도체 핀들의 측벽들 및 상단 표면들 상에 형성되는 게이트 스택들을 포함한다. FinFET들이 3차원 채널 구조를 갖기 때문에, 채널에 대한 이온 주입 공정들은 임의의 기하학적 영향을 줄이기 위해 특별한 주의를 요구한다.
본 개시는 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 특징들은 축척대로 도시되지 않고 오직 예시 목적들로 사용된다는 것이 강조된다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시하고 도 1b는 그 사시도를 도시한다.
도 2a, 도 2b, 도 2c 및 도 2d는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e 및 도 3f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다. 도 3g는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 4는 본 개시의 실시예들에 따른 상이한 임계 전압들을 갖는 다수의 FET들의 게이트 구조들을 도시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 및 도 5j는 본 개시의 실시예들에 따른 차폐 층 및 n형 일함수 조절 재료(WFM) 층의 다양한 단면도들을 도시한다.
도 6은 본 개시의 실시예들에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 7a, 도 7b, 도 7c 및 도 7d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 8a, 도 8b, 도 8c 및 도 8d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 10a, 도 10b, 도 10c 및 도 10d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 11a, 도 11b 및 도 11c는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 12는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 13은 본 개시의 실시예들에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 14a, 도 14b, 도 14c 및 도 14d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 15는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 16은 본 개시의 실시예들에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 17a, 도 17b, 도 17c 및 도 17d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 18은 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 19는 본 개시의 실시예들에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 20a, 도 20b, 도 20c 및 도 20d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다.
도 21a 및 도 21b는 게이트 구조들의 깊이 방향을 따른 요소 분석 결과들을 도시한다.
도 22a, 도 22b, 도 22c, 도 22d, 도 22e 및 도 22f는 본 개시의 실시예들에 따른 n형 WFM 층으로부터 알루미늄 2p 오비탈, 탄소 1s 오비탈 및 불소 1s 오비탈 피크들의 XPS(x-ray photo electron spectroscopy) 스펙트럼들을 도시한다.
도 23a 및 도 23b는 본 개시의 실시예들에 따른 차폐 층들의 효과들을 도시한다.
도 24는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 25는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 26a는 링 발진기의 회로도를 도시하고, 도 26b는 링 발진기의 레이아웃을 도시하고, 도 26c는 본 개시의 실시예들에 따른 도 26b의 라인 X1-X2를 따른 단면도를 도시하고, 도 26d는 도 26b에 도시된 바와 같이 인근 n형 FET 디바이스로부터의 거리에 대한 p형 FET 디바이스의 Vfb 시프트를 도시한다.
도 27a는 게이트 컷 공정을 도시하고, 도 27b는 차폐 층이 없는 이음새 공극 결함을 도시하고, 도 27c는 차폐 층을 갖는 이음새 공극 결함을 도시하고, 도 27d는 차폐 층의 손상 보호 효과를 도시한다.
하기 개시는, 본 발명의 상이한 특징들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공함을 이해해야 한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 요소들의 치수들은 개시된 범위 또는 값들로 제한되지 않지만, 디바이스의 공정 조건들 및/또는 원하는 속성들에 의존할 수 있다. 또한, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 다양한 특징부들은 단순화 및 명확화를 위해 상이한 스케일들로 임의적으로 도시될 수 있다. 첨부된 도면들에서, 일부 층들/특징부들은 단순함을 위해 생략될 수 있다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 디바이스는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어들도 그에 따라 마찬가지로 해석될 수 있다. 또한, 용어 "제조된"은 "포함하는" 또는 "이루어지는"을 의미할 수 있다. 추가로, 하기 제조 공정에서, 설명된 동작들 사이에 하나 이상의 추가적인 동작들이 존재할 수 있고, 동작들의 순서는 변경될 수 있다. 본 개시에서, 구문 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 설명되지 않으면 A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하지 않는다. 전체 개시에서, 소스 및 드레인은 상호교환가능하게 사용되고, 소스/드레인은 소스 및 드레인 중 하나 또는 둘 모두를 지칭한다. 하기 실시예들에서, 일 실시예(예를 들어, 하나 이상의 도면들)에 대해 설명된 바와 같은 재료들, 구성들, 치수들, 공정들 및/또는 동작들은 다른 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
개시된 실시예들은 반도체 디바이스, 특히 전계 효과 트랜지스터(FET)의 게이트 구조 및 그 제조 방법에 관한 것이다. 본원에 개시된 것들과 같은 실시예들은 일반적으로 평면형 FET뿐만 아니라 핀 FET(FinFET), 더블-게이트 FET, 서라운드-게이트 FET, 오메가-게이트 FET 또는 게이트-올-어라운드(GAA) FET 및/또는 나노와이어 트랜지스터들, 또는 게이트 구조에서 하나 이상의 일함수 조절 재료(WFM) 층들을 갖는 임의의 적절한 디바이스에 적용가능하다.
FET 구조들에서, 낮은 Vt를 갖는 다수의 Vt 디바이스들을 구축하는 것은 낮은 전력 소비 및 디바이스 성능 향상을 위해 매우 결정적이다. 금속 게이트 막들의 조성 및 두께는 디바이스 일함수 Vt를 정의할 때 결정적인 역할을 한다. 상이한 임계 전압들을 갖는 다수의 FET들은 게이트 유전체 층과 본체 금속 게이트 전극 층(예를 들어, W 층) 사이에 배치된 하나 이상의 일함수 조절 재료 층들(WFM들)의 재료들 및/또는 두께들을 조절함으로써 실현될 수 있다. n형 FET의 경우, TiAl, TiAlC, TaAl 및/또는 TaAlC와 같은 알루미늄 함유 층이 WFM 층으로서 사용된다. 그러나, 알루미늄 함유 층이 패터닝 동작들을 겪을 때, 알루미늄 함유 층의 탄소 오염 및/또는 산화가 발생할 수 있고, 이는 그 일함수에 영향을 미쳐서, 임계 전압들에 영향을 미치고 디바이스 성능을 악화시킨다.
본 개시는 알루미늄을 함유하는 n형 WFM 층 상의 및/또는 아래의 보호 차폐 층의 사용에 관한 것이다. 아래에서 논의될 바와 같이, 본 개시는 컷 금속 게이트 가스들로부터의 산화 및/또는 탄소 오염 및/또는 손상, 및/또는 패터닝 공정들로부터의 손상으로부터 알루미늄을 함유하는 n형 WFM 층을 보호할 수 있는 디바이스들 및 방법들을 제공한다.
도 1a는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
일부 실시예들에서, 반도체 디바이스는 핀 구조(20)의 채널 영역 위에 배치된 게이트 스택(80)을 포함한다. 게이트 스택(80)은 도 1a에 도시된 바와 같이 계면 층(81), 게이트 유전체 층(82), 캡(cap) 층으로서의 제1 전도성 층(83), 제1 장벽 층으로서의 제2 전도성 층(84), 일함수 조절 재료 층 또는 일함수 조절 층(WFM 층)(86), 접착제 층(87) 및 본체 게이트 전극 층(88)을 포함한다. 일부 실시예들에서, 핀 구조(20)는 기판(10) 위에 제공되고 분리 절연 층(30)으로부터 돌출된다. 추가로, 게이트 측벽 스페이서들(46)이 게이트 스택(80)의 대향 측면들 상에 배치되고 하나 이상의 유전체 층들(50)이 게이트 측벽 스페이서들(46)을 커버하기 위해 형성된다. 일부 실시예들에서, 절연 재료(42)의 편부가 게이트 측벽 스페이서(46)와 분리 절연 층(30) 사이에 배치된다. 추가로, 도 1b에 도시된 바와 같이, 소스/드레인 에피택셜 층들(60)이 리세싱된 핀 구조들 위에 형성된다. 도 1a는 2개의 핀 구조들을 도시하고 도 1b는 3개의 핀 구조들을 도시하지만, 핀 구조들의 수는 도 1a 및 도 1b에 도시된 것들로 제한되지 않는다.
일부 실시예들에서, 제1 전도성 층(83)은 WN, TaN, TiN 및 TiSiN과 같은 금속 질화물을 포함한다. 일부 실시예들에서, TiN이 사용된다. 제1 전도성 층(83)의 두께는 일부 실시예들에서 약 0.3 nm 내지 약 30 nm의 범위이고, 다른 실시예들에서 약 0.5 nm 내지 약 25 nm의 범위이다. 일부 실시예들에서, 제1 전도성 층(83)은 예를 들어, 주상 결정 입자들을 갖는 결정질이다.
일부 실시예들에서, 제2 전도성 층(84)은 WN, TaN, TiN 및 TiSiN과 같은 금속 질화물을 포함한다. 일부 실시예들에서, TaN이 사용된다. 제2 전도성 층(84)의 두께는 일부 실시예들에서 약 0.3 nm 내지 약 30 nm의 범위이고, 다른 실시예들에서 약 0.5 nm 내지 약 25 nm의 범위이다. 일부 실시예들에서, 제2 전도성 층(84)은 장벽 층 또는 에칭 정지 층으로 기능한다. 일부 실시예들에서, 제2 전도성 층(84)은 제1 전도성 층(83)보다 얇다.
일부 실시예들에서, WFM 층(86)은 TiN, WN, TaAlC, TiC, TaAl, TaC, Co, Al, TiAl, 또는 TiAlC의 단일 층 또는 이러한 재료들 중 둘 이상의 다중층과 같은 전도성 재료로 제조된다. n형 FET의 경우, TiAl, TiAlC, TaAl 및/또는 TaAlC와 같은 알루미늄 함유 층이 n형 WFM 층으로서 사용되고, p형 FET의 경우, TaN, TiN, WN, TiC, WCN, MoN 및/또는 Co 중 하나 이상이 p형 WFM 층으로서 사용된다. 일부 실시예들에서, n형 WFM 층은 약 2.5 eV 내지 약 4.4 eV 범위의 낮은 일함수를 갖고 그리고/또는 낮은 전기음성도(electronegativity)를 갖는 재료들로 구성된다. 일부 실시예들에서, p형 WFM 층은 약 4.3 eV 내지 5.8 eV 범위의 높은 일함수를 갖고 그리고/또는 높은 전기음성도를 갖는 재료들로 구성된다.
일부 실시예들에서, 접착제 층(87)은 TiN으로 제조된다. 일부 실시예들에서, 본체 게이트 전극 층(88)은 전도성 재료, 예를 들어, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 재료들, 및/또는 이들의 조합들의 하나 이상의 층들을 포함한다.
도 2a 내지 도 3f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지들의 단면도들을 도시한다. 도 3g는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다. 순차적 제조 공정에서, 도 2a 내지 도 3f에 도시된 스테이지들 이전에, 그 동안에 또는 그 후에 하나 이상의 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에 대해 대체 또는 제거될 수 있음을 이해한다. 동작들/공정들의 순서는 상호교환가능할 수 있다.
도 2a에 도시된 바와 같이, 하나 이상의 핀 구조들(20)은 기판(10) 위에 제조된다. 기판(10)은 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위의 불순물 농도를 갖는 p형 실리콘 기판이다. 다른 실시예들에서, 기판(10)은 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위의 불순물 농도를 갖는 n형 실리콘 기판이다. 대안적으로, 기판(10)은 다른 원소 반도체, 예를 들어, 게르마늄; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들을 포함하는 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 비정질 기판들, 예를 들어, 비정질 Si 또는 비정질 SiC 또는 절연 재료, 예를 들어, 실리콘 산화물이 또한 기판(10)으로 사용될 수 있다. 기판(10)은 불순물들(예를 들어, p형 또는 n형 전도성)로 적절히 도핑된 다양한 영역들을 포함할 수 있다.
핀 구조들(20)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조들(20)은 더블-패터닝 또는 멀티-패터닝 공정들을 포함하는 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 공정들은 포토리소그래피 및 자체-정렬 공정들을 조합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 달리 획득가능할 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자체-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음, 나머지 스페이서들이 핀 구조들(20)을 패터닝하기 위해 사용될 수 있다.
도 2a에 도시된 바와 같이, Y 방향으로 확장되는 2개의 핀 구조들(20)이 X 방향에서 서로 인접하게 배치된다. 그러나, 핀 구조들의 수는 2로 제한되지 않는다. 수들은 1, 3, 4 또는 5 이상일 수 있다. 또한, 패터닝 공정들에서 패턴 신뢰도를 개선하기 위해 더 많은 더미(dummy) 핀 구조들 중 하나가 핀 구조들(20)의 양측에 인접하게 배치될 수 있다. 핀 구조(20)의 폭은 일부 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위이다. 핀 구조(20)의 높이는 일부 실시예들에서 약 100 nm 내지 약 300 nm의 범위이고, 다른 실시예들에서 약 50 nm 내지 100 nm의 범위이다. 핀 구조들(20) 사이의 공간은 일부 실시예들에서 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 7 nm 내지 15 nm의 범위이다. 그러나, 당업자는, 설명들 전반에 걸쳐 인용된 치수들 및 값들이 단지 예들이며, 집적 회로들의 상이한 스케일들에 적합하도록 변경될 수 있음을 인식할 것이다. 일부 실시예들에서, 핀 FET 디바이스는 n형 핀 FET이다. 다른 실시예들에서, 핀 FET 디바이스는 p형 핀 FET이다.
핀 구조들(20)이 형성된 후, 도 2b에 도시된 바와 같이, 핀 구조들(20) 위에 분리 절연 층(30)이 형성된다.
분리 절연 층(30)은 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료들의 하나 이상의 층들을 포함한다. 유동성 CVD에서는, 실리콘 산화물 대신 유동성 유전체 재료들이 퇴적된다. 유동성 유전체 재료들은, 이들의 이름이 제안하는 바와 같이, 높은 종횡비로 간극들 또는 공간들을 충전하도록 퇴적 동안 "유동"할 수 있다. 통상적으로, 퇴적된 막이 유동하도록 허용하기 위해 다양한 화학물질들이 실리콘 함유 전구체들에 추가된다. 일부 실시예들에서, 질소 수소화물 결합들이 추가된다. 유동성 유전체 전구체들, 특히 유동성 실리콘 산화물 전구체들의 예들은, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 하이드로겐 실세스퀴옥산(HSQ), MSQ와 HSQ의 혼합물, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오소실리케이트(TEOS) 또는 실릴-아민, 예를 들어, 트리실리아민(TSA)을 포함한다. 이러한 유동성 실리콘 산화물 재료들은 다중 동작 공정에서 형성된다. 유동성 막이 퇴적된 후, 경화되고, 그 다음 원하지 않는 요소(들)을 제거하기 위해 어닐링되어 실리콘 산화물이 형성된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 분리 절연 층(30)은 일부 실시예들에서 스핀-온-글래스(SOG), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(FSG)의 하나 이상의 층들에 의해 형성될 수 있다.
핀 구조들(20) 위에 분리 절연 층(30)을 형성한 후, 분리 절연 층(30) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(CMP) 및/또는 에치-백(etch-back) 공정을 포함할 수 있다. 그 다음, 분리 절연 층(30)은, 도 2b에 도시된 바와 같이 채널 층이 될 핀 구조(20)의 상부 부분이 노출되도록 추가로 제거된다.
특정 실시예들에서, 분리 절연 층(30)의 부분적 제거는 예를 들어, 불산(HF; hydrofluoric acid)에 기판을 침지함으로써 습식 에칭 공정을 사용하여 수행될 수 있다. 다른 실시예에서, 분리 절연 층(30)의 부분적 제거는 건식 에칭 공정을 사용하여 수행될 수 있다. 예를 들어, 에칭 가스들로서 CHF3 또는 BF3을 사용하는 건식 에칭 공정이 사용될 수 있다.
분리 절연 층(30)을 형성한 후, 분리 절연 층(30)의 품질을 개선하기 위해 열 공정, 예를 들어, 어닐링 공정이 수행될 수 있다. 특정 실시예들에서, 주변 N2, Ar 또는 He와 같은 주변 비활성 가스에서 약 1.5 초 내지 약 10 초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 고속 열 어닐링(RTA)을 사용함으로써 열 공정이 수행된다.
그 다음, 더미 게이트 구조(40)가 도 2c에 도시된 바와 같이 핀 구조들(20)의 일부 위에 형성된다.
유전체 층 및 폴리 실리콘 층이 분리 절연 층(30) 및 노출된 핀 구조들(20) 위에 형성되고, 그 다음, 패터닝 동작들이 수행되어 폴리 실리콘 및 더미 게이트 유전체 층(42)으로 제조된 더미 게이트 전극 층(44)을 포함하는 더미 게이트 구조가 획득된다. 폴리 실리콘 층의 패터닝은 일부 실시예들에서 실리콘 질화물 층 및 산화물 층을 포함하는 하드 마스크를 사용함으로써 수행된다. 더미 게이트 유전체 층(42)은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적절한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예들에서, 더미 게이트 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체들의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 더미 게이트 유전체 층의 두께는 약 1 nm 내지 약 5 nm의 범위이다.
일부 실시예들에서, 더미 게이트 전극 층(44)은 균일한 또는 불균일한 도핑을 갖는 도핑된 폴리-실리콘이다. 본 실시예에서, 더미 게이트 전극 층(44)의 폭은 약 30 nm 내지 약 60 nm의 범위이다. 일부 실시예들에서, 더미 게이트 전극 층의 두께는 약 30 nm 내지 약 50 nm의 범위이다. 또한, 패터닝 공정들에서 패턴 신뢰도를 개선하기 위해 더 많은 더미 게이트 구조들 중 하나가 더미 게이트 구조(40)의 양측에 인접하게 배치될 수 있다. 더미 게이트 구조(40)의 폭은 일부 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위이다.
추가로, 도 2c에 도시된 바와 같이, 측벽 스페이서들(46)이 더미 게이트 구조들(40)의 대향 측면들 상에 형성된다. 측벽 스페이서들(46)에 대한 절연 재료 층이 더미 게이트 구조(40) 위에 형성된다. 절연 재료 층은 등각 방식으로 퇴적되어, 더미 게이트 구조(40)의 측벽들, 수평 표면들 및 상단과 같은 수직 표면들 상에 실질적으로 동일한 두께들을 각각 갖도록 형성된다. 일부 실시예들에서, 절연 재료 층은 약 5 nm 내지 약 20 nm 범위의 두께를 갖는다. 절연 재료 층은 SiN, SiON 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 재료를 포함한다. 절연 재료 층은 ALD 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 다음으로, 절연 재료 층의 바닥 부분들은 이방성 에칭에 의해 제거되어, 측벽 스페이서들(46)을 형성한다. 일부 실시예들에서, 측벽 스페이서들(46)은 상이한 절연 재료들의 2개 내지 4개의 층들을 포함한다. 일부 실시예들에서, 더미 게이트 유전체 층(42)의 부분은 측벽 스페이서들(46)과 분리 절연 층(30) 사이에 배치된다. 다른 실시예들에서, 더미 게이트 유전체 층(42)의 어떠한 부분도 측벽 스페이서들(46)과 분리 절연 층(30) 사이에 배치되지 않는다.
후속적으로, 더미 게이트 구조(40)에 의해 커버되지 않은 핀 구조(20)의 소스/드레인 영역은 일부 실시예들에서 소스/드레인 리세스를 형성하도록 에칭(리세싱)된다. 소스/드레인 리세스가 형성된 후, 하나 이상의 소스/드레인 에피택셜 층들(60)(도 1b 참조)이 소스/드레인 리세스에 형성된다. 일부 실시예들에서, 제1 에피택셜 층, 제2 에피택셜 층 및 제3 에피택셜 층이 형성된다. 다른 실시예들에서, 어떠한 리세스도 형성되지 않고, 에피택셜 층들이 핀 구조 위에 형성된다.
일부 실시예들에서, 제1 에피택셜 층은 n형 FinFET을 위한 SiP 또는 SiCP, 및 실시예들에서 p형 FinFET을 위한 B로 도핑된 SiGe를 포함한다. 제1 에피택셜 층에서 P(인)의 양은 일부 실시예들에서, 약 1 × 1018 원자/cm3 내지 약 1 × 1020 원자/cm3 범위이다. 제1 에피택셜 층의 두께는 일부 실시예들에서 약 5 nm 내지 20 nm의 범위이고, 다른 실시예들에서 약 5 nm 내지 약 15 nm의 범위이다. 제1 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 25 원자% 내지 약 32 원자%이고, 다른 실시예들에서 약 28 원자% 내지 약 30 원자%이다. 제2 에피택셜 층은 n형 FinFET을 위한 SiP 또는 SiCP, 및 실시예들에서 p형 FinFET을 위한 B로 도핑된 SiGe를 포함한다. 일부 실시예들에서, 제2 에피택셜 층의 인의 양은 제1 에피택셜 층의 인의 양보다 많고, 약 1 × 1020 원자/cm3 내지 약 2 × 1020 원자/cm3 범위이다. 제2 에피택셜 층의 두께는 이러한 실시예에서 약 20 nm 내지 40 nm의 범위이거나, 또는 다른 실시예들에서 약 25 nm 내지 약 35 nm의 범위이다. 제2 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 35 원자% 내지 약 55 원자%이고, 다른 실시예들에서 약 41 원자% 내지 약 46 원자%이다. 제3 에피택셜 층은 일부 실시예들에서 SiP 에피택셜 층을 포함한다. 제3 에피택셜 층은 소스/드레인에서 실리사이드 형성을 위한 희생 층이다. 제3 에피택셜 층의 인의 양은 제2 에피택셜 층의 인의 양보다 적고, 일부 실시예들에서, 약 1 × 1018 원자/cm3 내지 약 1 × 1021 원자/cm3 범위이다. 제3 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 20 원자% 미만이고, 다른 실시예들에서 약 1 원자% 내지 약 18 원자%이다.
적어도 하나의 실시예에서, 에피택셜 층들(60)은 LPCVD 공정, 분자 빔 에피택시, 원자 층 퇴적 또는 임의의 다른 적절한 방법에 의해 에피택셜 성장된다. LPCVD 공정은 SiH4, Si2H6, 또는 Si3H8과 같은 실리콘 소스 가스; GeH4, 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3과 같은 탄소 소스 가스 및 PH3과 같은 인 소스 가스를 사용하여 약 400 내지 850 ℃의 온도로 약 1 Torr 내지 200 Torr의 압력 하에서 수행된다.
그 다음, 도 2c에 도시된 바와 같이, 층간 유전체(ILD) 층(50)이 S/D 에피택셜 층(60) 및 더미 게이트 구조(40) 위에 형성된다. ILD 층(50)을 위한 재료들은 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물들을 포함한다. 유기 재료들, 예를 들어 폴리머들은 ILD 층(50)에 사용될 수 있다.
ILD 층(50)이 형성된 후, 평탄화 동작, 예를 들어, CMP가 수행되어, 도 2c에 도시된 바와 같이, 더미 게이트 전극 층(44)의 상단 부분이 노출된다. 일부 실시예들에서, ILD 층(50)이 형성되기 전에, 접촉 에칭 정지 층, 예를 들어, 실리콘 질화물 층 또는 실리콘 산질화물 층이 형성된다.
그 다음, 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)이 제거되어 도 2d에 도시된 바와 같이 게이트 공간(47)을 형성한다. 더미 게이트 구조들은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층(44)이 폴리실리콘이고 ILD 층(40)이 실리콘 산화물일 때, TMAH 용액과 같은 습식 에천트가 사용되어 더미 게이트 전극 층(44)을 선택적으로 제거할 수 있다. 그 후, 더미 게이트 유전체 층(42)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 3a는 핀 구조들(20)의 채널 영역이 게이트 공간(47)에서 노출된 후의 구조를 도시한다. 도 3a 내지 도 3f에서, 측벽 스페이서들(46) 및 ILD 층(50)은 생략된다.
도 3b에 도시된 바와 같이, 도 3g의 S301에서, 핀 구조(20) 상에 계면 층(81)이 형성되고, 도 3g의 S303에서, 계면 층(81) 상에 게이트 유전체 층(82)이 형성된다. 일부 실시예들에서, 계면 층은 화학적 산화를 사용하여 형성된다. 일부 실시예들에서, 계면 층(81)은 실리콘 산화물, 실리콘 질화물 및 혼합된 실리콘-게르마늄 산화물 중 하나를 포함한다. 일부 실시예들에서, 계면 층(81)의 두께는 약 0.2 nm 내지 약 6 nm의 범위이다. 일부 실시예들에서, 게이트 유전체 층(82)은 유전체 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합들 중 하나 이상의 층들을 포함한다. 하이-k 유전체 재료들의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-La2O3, Y2O3 또는 다른 적절한 하이-k 유전체 재료들 및/또는 이들의 조합들을 포함한다. 게이트 유전체 층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 각각의 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 게이트 유전체 층(82)은 ALD와 같은 매우 등각인 퇴적 공정을 사용하여 형성된다. 일부 실시예들에서, 게이트 유전체 층(82)의 두께는 약 1 nm 내지 약 100 nm의 범위이다.
그 다음, 도 3c에 도시된 바와 같이, 도 3g의 S305에서, 제1 전도성 층(83)이 형성된다. 일부 실시예들에서, 제1 전도성 층(83)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제1 전도성 층(83)은 TiN 또는 TiSiN으로 제조된다.
일부 실시예들에서, 도 3g의 S307에서, 제1 전도성 층(83)이 형성된 후, 일부 실시예들에서, 약 600 ℃ 내지 약 800 ℃의 온도에서 약 1 나노초 내지 약 360 초 동안 제1 어닐링 동작(레이저 어닐링과 같은 스파이크 어닐링)이 수행된다.
제1 어닐링은 게이트 유전체 층(82)을 고밀화하는 것 및 질소를 게이트 유전체 층(82)에 통합하는 것을 도울 수 있다. 질소는 산소 산소 결손을 부동태화(passivate)하고 누설을 감소시키고 디바이스 신뢰도를 개선한다. 제1 어닐링은 또한 안정된 혼합 층을 형성하는 것을 돕고, 이는 유전체 층 상에 후속 금속 게이트 막 퇴적을 위한 안정된 플랫폼을 제공하는 것을 돕는다. 온도가 너무 높을 때, 제1 어닐링은 하이-k 게이트 유전체 층(82)에서 결정화 및 입자 경계 형성을 초래할 수 있고, 이는 계면 층(81)의 재성장 및 누설 성능에 영향을 미쳐서 디바이스 속도를 느리게 한다. 반대로, 온도가 너무 낮을 때, 제1 어닐링은 하이-k 게이트 유전체 층에 충분한 고밀화를 제공하지 못할 수 있고 후속 금속 게이트 퇴적 공정들 동안 디바이스 불안정성/변동들을 초래할 수 있다.
일부 실시예들에서, 계면 층(81), 게이트 유전체 층(82) 및 제1 전도성 층(83)을 포함하는 적층된 구조는 일부 실시예들에서 약 실온(25 ℃) 내지 약 550 ℃의 온도에서 약 4 초 내지 약 15 분 동안 불소 함유 가스(예를 들어, F2 및/또는 NF3)에 침지된다. 불소의 통합은 일함수 조절 속성을 개선하고, PMOS 디바이스의 Vt를 감소시키고, 게이트 유전체 층(82)에서 산소 결손을 부동태화하고, 누설을 감소시키고, 게이트 유전체 층에서 댕글링(dangling) 결합들을 감소시키는 것을 돕는다. 그 후, 예를 들어, 결정질, 다결정질 또는 비정질 Si로 제조된 캐핑(capping) 층이 제1 전도성 층(83) 위에 형성되고, 일부 실시예들에서, 약 550 ℃ 내지 약 1300 ℃의 온도에서 약 1 나노초 내지 약 360 초 동안 제2 어닐링 동작(레이저 어닐링과 같은 스파이크 어닐링)이 수행된다. 일부 실시예들에서, 어닐링 온도는 900 ℃ 내지 1100 ℃이다. 이는 일부 실시예들에서, 캐핑 층, 제1 전도성 층(83) 및 게이트 유전체 층(82)으로의 불소의 확산을 초래한다. 제2 어닐링 동작 이후, 캐핑 층이 제거된다. Si 캐핑 층에 의한 제2 어닐링이 또한 게이트 유전체 층(82)의 품질을 개선하는 것을 돕는다. 결정화 및 입자 경계 형성을 회피하기 위해 비교적 낮은 온도에서 하이-k 유전체 층과 같은 게이트 유전체 층이 형성되는 한편, 금속 게이트 막들은 비교적 더 높은 온도들에서 퇴적된다. 따라서, 금속 게이트 퇴적 전에 하이-k 유전체 층을 열적으로 더 안정되게 하는 것이 바람직하다. 앞서 기술된 바와 같은 온도 범위들에서 캐핑 층에 의한 제2 어닐링은, 금속 게이트 퇴적 동안 임의의 열 산화물 반전 없이, 하이-k 유전체 층을 고밀화할 수 있고 열적으로 안정되게 할 수 있다. 제2 어닐링은 또한 불소를 외측 층들(예를 들어, 캐핑 층)로부터 제1 전도성 층(83), 게이트 유전체 층(82) 및 계면 층(81)으로 열적으로 내부 확산시키는 것을 돕는다. 캐핑 층은 게이트 유전체 층(82) 및 제1 전도성 층(83)을 바람직하지 않은 산화 손상으로부터 보호하고 이러한 막들을 어닐링 분위기로부터 분리하기 위해 사용된다. 게이트 유전체 층의 열 안정화 이후, 캐핑 층은 최종 디바이스 구조에서 더 이상 요구되지 않고 따라서 제거된다.
다른 실시예들에서, Si 캐핑 층의 형성 및 제2 어닐링 동작을 수반하는 어떠한 불소 침지 동작도 수행되지 않는다.
후속적으로, 도 3g의 S309에서, 제1 장벽 층(84)으로서의 제2 전도성 층이 형성되고, 그 다음 도 3g의 S311에서, 하나 이상의 WFM 층들(86)이 형성된다. 접착제 층(87) 및 본체 금속 층(게이트 전극 층)(88)을 포함하는 금속 게이트 층은 도 3g의 S313에서 일함수 조절 층(86) 위에 형성된다.
일부 실시예들에서, 제2 전도성 층(84)은 TaN으로 제조되고 에칭 정지 장벽 층으로서 기능한다. 장벽 층(86)은 다수의 Vt 디바이스들을 형성하기 위해 후속적으로 형성되는 p형 및 n형 WFM 층들의 패터닝 동안 습식 에칭 정지 층으로 작용한다. 일함수 조절 재료(WFM) 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 추가로, WFM 층은 상이한 금속 층들을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 별개로 형성될 수 있다. 게이트 전극 층(본체 금속 층)(88) 및 접착제 층(87)은 CVD, ALD, 전기도금 또는 다른 적절한 방법에 의해 형성될 수 있다.
도 4는 본 개시의 일 실시예에 따른 상이한 임계 전압들을 갖는 FET들의 게이트 구조들의 단면도를 도시한다. 일부 실시예들에서, 반도체 디바이스는 제1 n형 FET N1, 제2 n형 FET N2, 제3 n형 FET N3, 제1 p형 FET P1, 제2 p형 FET P2, 및 제3 p형 FET P3을 포함한다. 제1 n형 FET N1의 임계 전압은 제2 n형 FET N2의 임계 전압보다 절대값이 더 작고, 제2 n형 FET N2의 임계 전압은 제3 n형 FET N3의 임계 전압보다 절대값이 더 작다. 유사하게, 제1 p형 FET P1의 임계 전압은 제2 p형 FET P2의 임계 전압보다 절대값이 더 작고, 제2 p형 FET P2의 임계 전압은 제3 p형 FET P3의 임계 전압보다 절대값이 더 작다.
일부 실시예들에서, 제1 n형 FET N1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 n형 FET N2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 n형 FET N3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 제1 p형 WFM 층(89-1), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제1 n형 FET N1에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다.
일부 실시예들에서, 제1 p형 FET P1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 제1 p형 WFM 층(89-1), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 p형 FET P2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 p형 FET P3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제3 p형 FET P3에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제2 장벽 층(85)은 WFM 층으로 기능할 수 있다.
제1 n형 WFM 층(100)은 제1 및 제2 p형 WFM 층들(89-1, 89-2)과 상이한 재료로 제조된다. 일부 실시예들에서, 제1 n형 WFM 층(100)은 약 2.5 eV 내지 약 4.4 eV 범위의 낮은 일함수를 갖는 재료로 제조되고, p형 WFM 층은 약 4.3 eV 내지 약 5.8 eV 범위의 높은 일함수를 갖는 재료로 제조된다. 일부 실시예들에서, 제1 n형 WFM 층(100)은 알루미늄을 포함한다. 일부 실시예들에서, 제1 n형 WFM 층은 TiAl, TiAlC, TaAl 및 TaAlC 중 하나 이상을 포함한다. 일부 실시예들에서, 제1 및 제2 p형 WFM 층(89-1, 89-2)은 금속 질화물, 예를 들어, TiN, MoN, WCN 및 WN을 포함한다. 일부 실시예들에서, 제1 p형 WFM 층(89-1)은 제2 p형 WFM 층(89-2)과 동일한 재료로 제조된다. 제1 p형 WFM 층(89-1)이 제2 p형 WFM 층(89-2)과 동일한 재료로 제조될 때, 제3 n형 FET N3 및 제1 p형 FET P1은 제2 n형 FET N2 및 제2 p형 FET P2에 대한 p형 WFM 층(89-2)보다 큰 두께를 갖는 단일 층의 p형 WFM을 포함한다. 다른 실시예들에서, 제1 p형 WFM 층(89-1)은 제2 p형 WFM 층과는 상이한 재료로 제조된다.
일부 실시예들에서, 제1 n형 WFM 전도성 층(100)의 두께는 약 0.6 nm 내지 약 40 nm의 범위이고, 다른 실시예들에서 약 1 nm 내지 약 20 nm의 범위이다. 제1 n형 WFM 층(100)의 두께는 n형 FET들의 임계 전압들에 영향을 미친다. 일부 실시예들에서, 제1 및 제2 p형 WFM 전도성 층들(89-1, 89-2)의 두께는 약 0.5 nm 내지 약 20 nm의 범위이고, 다른 실시예들에서 약 1 nm 내지 약 10 nm의 범위이다. p형 WFM 층들의 두께는 n형 FET들 및 p형 FET들의 임계 전압들에 영향을 미친다.
일부 실시예들에서, 접착제 층(87)은 TiN, Ti 및/또는 Co으로 제조된다. 일부 실시예들에서, 본체 금속 층(88)은 W, Al, Co 또는 임의의 다른 적절한 금속 재료로 제조된다.
보호된 n형 WFM 구조는 n형 WFM 층(100) 상에 및/또는 아래에 하나 이상의 차폐 층들을 퇴적함으로써 형성된다. 도 5a 내지 도 5j는 본 개시의 실시예들에 따른 보호된 n형 WFM 구조의 다양한 구조들을 도시한다.
도 5a에서, 제1 차폐 층(110)은 CVD, 스퍼터링(sputtering)을 포함하는 PVD, ALD 또는 도금과 같은 퇴적 방법에 의해 제1 n형 WFM 층(100)의 상부 표면 상에 형성된다. 일부 실시예들에서, 제1 차폐 층(110)은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN과 같은 하나 이상의 금속 질화물 층들을 포함한다. 다른 실시예들에서, 제1 차폐 층(110)은 Cr, Mo, Ti, Ta 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 금속 층 또는 반도체 층, 예를 들어, Si, SiGe 및 Ge을 포함한다. 일부 실시예들에서, 제1 차폐 층(110)은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물을 포함한다. 일부 실시예들에서, 제1 차폐 층(110)은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드를 포함한다.
일부 실시예들에서, 제1 차폐 층(110)은 진공을 파괴함이 없이 제1 n형 WFM 층(100)의 형성에 후속하여 형성되어, 대기 또는 제1 n형 WFM 층(100)의 형성으로부터의 임의의 오염이 회피될 수 있다. 다른 실시예들에서, 제1 차폐 층(110)은 진공을 파괴함이 없이 제1 n형 WFM 층(100)의 형성에 후속하여 형성된다. 차폐 층이 진공 파괴 없이 형성될 때, 제1 n형 WFM 층(100)에 의해 초래된 임계 전압은 이것이 진공 파괴에 의해 형성될 때보다 약 60 mV 내지 100 mV 더 작다. 제1 차폐 층(110)은 일부 실시예들에서 약 250 ℃ 내지 약 600 ℃ 범위의 온도에서 형성되고, 퇴적 온도는 다른 실시예들에서 약 400 ℃ 내지 약 500 ℃ 범위이다.
일부 실시예들에서, 제1 차폐 층(110)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, 제1 차폐 층(110)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다. 더 큰 두께는 제1 n형 WFM 층(100)에 대해 더 양호한 보호를 제공할 수 있고, 더 작은 두께는 임계 전압의 변화를 회피하고/하거나 갭 충전 우려를 회피할 수 있다.
도 5b에서, 제2 차폐 층(115)은 제1 차폐 층(110) 상에 형성된다. 일부 실시예들에서, 제2 차폐 층(115)은 제1 차폐 층(110)과 상이한 재료로 제조되고, 제1 차폐 층(110)에 대해 앞서 나열된 재료들 중 하나 이상으로부터 선택될 수 있다. 일부 실시예들에서, 제1 차폐 층(100)은 금속 질화물로 제조되고, 제2 차폐 층(115)은 반도체 재료(예를 들어, Si)로 제조된다. 일부 실시예들에서, 제2 차폐 층(115)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, 제2 차폐 층(115)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5c에서, 제1 차폐 층은 제1 n형 WFM 층(100)보다 높은 Ti 또는 Ta 함량을 갖는 Ti/Ta-풍부 Al 함유 층(120)이다. 일부 실시예들에서, Ti/Ta 풍부 층(120)은 Ti-풍부 TiAl 층, Ti-풍부 TiAlC 층, Ta-풍부 TaAl 층 및/또는 Ta-풍부 TaAlC 층이다.. 일부 실시예들에서, Ti/Ta-풍부 층(120)의 Al 대 Ti 또는 Ta의 비는 약 0.3 내지 약 1.2인 한편, 제1 n형 WFM 층(100)의 Al 대 Ti 또는 Ta의 비는 약 2 내지 약 6이다. 즉, Ti/Ta-풍부 층(120)의 알루미늄 함량은 약 30 원자% 내지 약 55 원자%인 한편, 제1 n형 WFM 층(100)의 알루미늄 함량은 약 67 원자% 내지 약 86 원자%이다. Ti 또는 Ta의 함량이 더 높을 때, 제1 n형 WFM 층(100)은 덜 산화된다. 일부 실시예들에서, Ti/Ta 풍부 Al 함유 층(120)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, Ti/Ta 풍부 Al 함유 층(120)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5d에서, 제1 차폐 층은 제1 n형 WFM 층(100)의 화학적으로 변환된 층(125)이다. 제1 n형 WFM 층(100)이 형성된 후, 제1 n형 WFM 층(100)의 표면은 화학적 처리를 겪는다. 일부 실시예들에서, 제1 n형 WFM 층(100)의 표면은 불소 함유 층(예를 들어, TiAlF3)을 형성하기 위해 희석된 HF에 의해 처리된다. 다른 실시예들에서, 제1 n형 WFM 층(100)의 표면은 N 함유 층(예를 들어, TiAlN)을 형성하기 위해 NH3 가스에 노출된다. 일부 실시예들에서, 화학적으로 변환된 층(125)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, 화학적으로 변환된 층(125)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5e에서, 제1 차폐 층은 제1 n형 WFM 층(100)의 얕은 이온 주입된 층(130)이다. 제1 n형 WFM 층(100)이 형성된 후, 제1 n형 WFM 층(100)의 표면에 이온들이 주입된다. 일부 실시예들에서, Ga, In, Zr, Mn 및 Sn 중 하나 이상의 이온들은 약 80 eV 내지 약 3 keV의 낮은 주입 에너지로 그리고 약 5 도 내지 22 도의 주입 각도로 주입된다. 이온들의 선량은 일부 실시예들에서 약 1 × 1013 이온/cm2 내지 약 1 × 1019 이온/cm2의 범위이다. 일부 실시예들에서, 이온 주입된 층(130)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, 이온 주입된 층(130)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5f에서, 제3 차폐 층(135)은 제1 차폐 층(110)에 추가로 제1 n형 WFM 층(100) 아래에 형성되고 제1 n형 WFM 층(100)은 제3 차폐 층(135) 상에 형성된다. 일부 실시예들에서, 제3 차폐 층(135)은 제1 차폐 층(110)과 동일한 재료로 제조되고, 다른 실시예들에서, 제3 차폐 층(135)은 제1 차폐 층(110)과 상이한 재료로 제조된다. 일부 실시예들에서, 제3 차폐 층(135)은 제1 차폐 층(110)에 대해 앞서 나열된 금속 질화물, 탄화물, 실리사이드, 금속 및 반도체 재료들 중 하나 이상이다. 일부 실시예들에서, 제3 차폐 층(135)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, 제2 차폐 층(135)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다. 제3 차폐 층(135)은 아래에 놓인 층들로부터 바람직하지 않은 산화에 대해 n형 WFM 층을 보호하는 것을 돕는다.
도 5g에서, 제1 차폐 층은 구배 프로파일을 갖는 Ti/Ta 풍부 층(140)이다. 알루미늄 전구체(소스) 및 Ti 또는 Ta 전구체를 갖는 제1 n형 WFM 층(100)의 퇴적 동안, 원하는 두께의 제1 n형 WFM 층이 형성된 후 Ti 또는 Ta 전구체의 양은 증가되고 그리고/또는 되거나 Al 전구체의 양은 감소된다. 일부 실시예들에서, 전구체의 양은 Ti 또는 Ta의 양이 점진적으로 증가함에 따라 점진적으로 변경되어 Ta/Ta 풍부 층(140)을 형성한다. 다른 실시예들에서, 전구체의 양은 상이한 농도들의 Ti 또는 Ta를 갖는 Ti/Ta 풍부 층(140)을 형성하기 위해 단계별 방식으로 변경된다. 일부 실시예들에서, Ti/Ta 풍부 층(140)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, Ti/Ta 풍부 층(140)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5h에서, 구배 프로파일을 갖는 Ti/Ta 풍부 층(140)에 추가로, 구배 프로파일을 갖는 다른 Ti/Ta 풍부 층(145)이 제1 n형 WFM 층(100) 아래에 형성된다. 제1 n형 WFM 층(100)의 퇴적의 시작에서, 원하는 두께의 다른 Ti/Ta 풍부 층(145)이 형성될 때까지 Ti 또는 Ta 전구체의 양이 감소되고 그리고/또는 Al 전구체의 양이 증가된다. 일부 실시예들에서, 전구체의 양은 Ti 또는 Ta의 양이 점진적으로 감소함에 따라 점진적으로 변경되어 Ta/Ta 풍부 층(145)을 형성한다. 다른 실시예들에서, 전구체의 양은 상이한 농도들의 Ti 또는 Ta를 갖는 Ti/Ta 풍부 층(145)을 형성하기 위해 단계별 방식으로 변경된다. 일부 실시예들에서, Ti/Ta 풍부 층(145)의 최소 두께는 약 0.3 nm이고 다른 실시예들에서 약 0.5 nm이다. 일부 실시예들에서, Ti/Ta 풍부 층(145)의 최대 두께는 약 10 nm이고 다른 실시예들에서 약 8 nm이다.
도 5i에서, 제3 차폐 층(135)은 제1 차폐 층(110) 및 제2 차폐 층(115)에 추가로 제1 n형 WFM 층(100) 아래에 형성된다. 제3 차폐 층(135)은 기판 산화로부터 제1 n형 WFM 층(100)을 보호하고, 또한 Al-함유 n형 WFM 층(100) 내에 오직 Al만을 한정한다. 제1 차폐 층(110)은 자연 산화에 대한 보호 및/또는 패터닝 손상 보호를 제공한다. 제2 차폐 층(115)은 후속 제조 공정 동안 산화로부터, 패터닝 손상으로부터 및 또한 금속 게이트를 커팅하기 위한 가스들로부터의 보호를 제공한다.
도 5j에서, 구배 프로파일을 갖는 Ti/Ta 풍부 층(145)인 제3 차폐 층은 제1 n형 WFM 층(100) 위의 제1 차폐 층(110) 및 제2 차폐 층(115)에 추가로 제1 n형 WFM 층(100) 아래에 형성된다. 제1 n형 WFM 층(100)의 퇴적의 시작에서, 원하는 두께의 Ti/Ta 풍부 층(145)이 형성될 때까지 Ti 또는 Ta 전구체의 양이 감소되고 그리고/또는 Al 전구체의 양이 증가된다. 일부 실시예들에서, 전구체의 양은 Ti 또는 Ta의 양이 점진적으로 감소함에 따라 점진적으로 변경되어 Ta/Ta 풍부 층(145)을 형성한다. 다른 실시예들에서, 전구체의 양은 상이한 농도들의 Ti 또는 Ta를 갖는 Ti/Ta 풍부 층(145)을 형성하기 위해 단계별 방식으로 변경된다.
도 4는 도 5i에 대해 설명된 보호된 n형 WFM 층을 도시하지만, 도 5a 내지 도 5j에 도시된 임의의 구조는 보호된 n형 WFM 층으로서 사용될 수 있다. 둘 이상의 보호된 n형 WFM 층들이 하나의 FET에 대해 사용될 때, 동일한 또는 상이한 보호된 n형 WFM 층들이 사용될 수 있다.
도 6은 본 개시의 실시예들에 따라, 도 4에 도시된 반도체 디바이스를 제조하는 다양한 스테이지들의 공정 흐름을 도시하고, 도 7a 내지 도 11c는 그 단면도를 도시한다. 순차적 제조 공정에서, 도 6 및 도 7a 내지 도 11c에 도시된 스테이지들 이전에, 그 동안에 또는 그 후에 하나 이상의 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에 대해 대체 또는 제거될 수 있음을 이해한다. 동작들/공정들의 순서는 상호교환가능할 수 있다. 도 1 내지 도 5h의 실시예들에 대해 설명된 바와 같은 재료들, 구성들, 치수들, 공정들 및/또는 동작들은 후속 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다. 도 6 및 도 7a 내지 도 11c는 도 4 및 도 5i에 대해 설명된 보호된 n형 WFM 층을 도시하지만, 도 5a 내지 도 5j에 도시된 임의의 구조는 보호된 n형 WFM 층으로서 사용될 수 있다. 따라서, 도 6 및 도 7a 내지 도 11c에 도시된 바와 같은 하나 이상의 동작들은 생략될 수 있거나, 보호된 n형 WFM 층의 구조에 따라 다른 동작으로 대체될 수 있다.
도 3a와 유사한 도 6의 S601에서, 핀 구조들(20)의 채널 영역들은 제1 n형 FET N1, 제2 n형 FET N2, 제3 n형 FET N3, 제1 p형 FET P1, 제2 p형 FET P2 및 제3 p형 FET P3에 대해 각각 노출된다. 도 6의 S602에서, 계면 층(81)이 채널 영역들(20) 각각 상에 형성된다. 도 6의 S603에서, 게이트 유전체 층(예를 들어, 하이-k 게이트 유전체 층)(82)이 계면 층(81) 상에 형성된다. 도 6의 S604에서, 캡 층(83)으로서의 제1 전도성 층이 게이트 유전체 층(82) 상에 형성된다. 도 7a는 캡 층(83)이 형성된 후 게이트 구조들을 도시한다. 도 6의 S604에서, 어닐링 동작(포스트 금속 어닐링)이 수행된다. 일부 실시예들에서, 앞서 기술된 바와 같은 불소 침지 동작이 수행된다.
도 6의 S606에서, 제1 장벽 층(84)으로서의 제2 전도성 층이 도 7b에 도시된 바와 같이 캡 층(83) 상에 형성된다. 일부 실시예들에서, 캡 층(83)은 어닐링(S605) 이후 제거되고 제1 장벽 층(84)의 형성은 수행되지 않는다.
S607 내지 S6010에서, 보호된 n형 WFM 층이 도 7c에 도시된 바와 같이 형성된다. 도 6의 S607에서, 제3 차폐 층(135)이 장벽 층(84) 상에 형성되고, S608에서, 제1 n형 WFM 층(100)이 제3 차폐 층(135) 상에 형성되고, 도 6의 S609에서, 제1 차폐 층(110)이 제1 n형 WFM 층(100) 상에 형성되고, 도 6의 S610에서, 제2 차폐 층(115)이 제1 차폐 층(110) 상에 형성된다. 제3 차폐 층(135), 제1 n형 WFM 층(100), 제1 차폐 층(110) 및 제2 차폐 층(115)은 도 7에 도시된 바와 같이 모든 FET들의 영역들 상에 형성된다. 일부 실시예들에서, 도 5a 내지 도 5j 중 임의의 하나에 도시된 바와 같이 보호된 n형 WFM 층들은 장벽 층(84) 상에 형성된다.
도 6의 S611에서, 제1 p형 FET P1, 제2 p형 FET P2 및 제3 p형 FET P3에 대한 영역들로부터 제1 차폐 층(110) 및 제1 n형 WFM 층(100)을 제거하기 위한 제1 패터닝 동작이 수행된다. 일부 실시예들에서, 도 7d에 도시된 바와 같이, 유기 재료로 제조된 바닥 반사방지 층(200)이 제1 차폐 층(110) 상에 형성되고, 포토 레지스트 층(205)이 바닥 반사방지 층(200) 상에 형성된다. 하나 이상의 리소그래피 동작들을 사용함으로써, p형 FET들에 대한 영역들에서 바닥 반사방지 층(200)을 노출시키기 위해 포토 레지스트 층(205)이 패터닝된다. 그 다음, 노출된 바닥 반사방지 층(200)이 하나 이상의 플라즈마 에칭 동작들에 의해 제거되어 도 8a에 도시된 바와 같이 p형 FET들에 대한 영역들에서 제1 차폐 층(110)을 노출시킨다. 플라즈마 에칭 동작은 N2 및 H2를 포함하는 가스, O2/Cl2를 포함하는 가스 및/또는 O2 가스를 활용한다. 제1 차폐 층(110)이 n형 FET들에 대한 영역들에서 제1 n형 WFM 층(100) 상에 배치되기 때문에, 바닥 반사방지 층(200)으로부터 제1 n형 WFM 층(100)으로의 오염(예를 들어, 탄소 및/또는 산소 오염) 및/또는 제1 n형 WFM 층(100)에 대한 플라즈마 손상이 억제될 수 있다. 일부 실시예들에서, 어떠한 바닥 반사방지 층도 사용되지 않고 유기 재료들로 제조된 포토 레지스트 층이 제1 차폐 층 상에 형성된다. 이러한 경우, 차폐 층은 또한 n형 WFM 층(100)에 대한 탄소/산소 오염을 제시할 수 있다.
후속적으로, p형 FET들에 대한 영역들에서 제1 차폐 층(110) 및 제1 n형 WFM 층(100)은 도 8b에 도시된 바와 같이 적절한 에칭 동작에 의해 제거된다. 일부 실시예들에서, 에칭 동작은 습식 에칭 동작을 포함한다. 에칭 용액(에천트)는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 조합의 수용액, HCl, NH4OH 및 H2O2의 조합의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액을 포함한다. 습식 에칭은 실질적으로 제1 장벽 층(84)에서 정지하고, 따라서 이는 에칭 정지 층으로 기능한다. 일부 실시예들에서, 어닐링(S605) 이후 캡 층(83)이 제거되고 어떠한 제1 장벽 층도 퇴적되지 않은 경우, 게이트 유전체 층(82)이 제1 장벽 층 대신 에칭 정지 층으로 작용한다.
에칭 동작 이후, 포토 레지스트 층(205) 및 바닥 반사방지 층(200)은 도 8c에 도시된 바와 같이 제거된다. 일부 실시예들에서, 유기 포토 레지스트 층(205) 및 바닥 반사방지 층(200)을 제거하기 위해 산소 함유 가스를 사용한 플라즈마 애싱(ashing) 동작이 수행된다. 일부 실시예들에서, N2/H2계 플라즈마 또는 CF4계 플라즈마가 플라즈마 애싱 동작에 사용된다. 제1 차폐 층(110)이 n형 FET들에 대한 영역들에서 제1 n형 WFM 층(100) 상에 배치되기 때문에, 제1 n형 WFM 층(100)의 산화 및/또는 그에 대한 플라즈마 손상이 억제될 수 있다.
도 6의 S612에서, 제2 장벽 층(85)으로서의 제3 전도성 층이 도 8d에 도시된 바와 같이 n형 FET들에 대한 영역들에서 제1 차폐 층(110) 상에 그리고 p형 FET들에 대한 영역들에서 제1 장벽 층(84) 상에 형성된다. 제2 장벽 층(85)의 블랭킷(blanket) 층이 n형 및 p형 FET들의 영역들 상에 형성된다.
S613에서, 제1 p형 WFM 층(89-1)의 블랭킷 층이 도 9a에 도시된 바와 같이, n형 및 p형 FET들에 대한 영역들에서 제2 장벽 층(85) 상에 형성된다.
S614에서, 제1 및 제2 n형 FET들 N1, N2 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들로부터 제1 p형 WFM 층(89-1)을 제거하기 위해 제2 패터닝 동작이 수행된다. 일부 실시예들에서, 도 9b에 도시된 바와 같이, 유기 재료로 제조된 바닥 반사방지 층(210)이 제1 p형 WFM 층(89-1) 상에 형성되고, 포토 레지스트 층(215)이 바닥 반사방지 층(210) 상에 형성된다. 하나 이상의 리소그래피 동작들을 사용함으로써, 제1 및 제2 n형 FET들 N1, N2 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 바닥 반사방지 층(210)을 노출시키기 위해 포토 레지스트 층(215)이 패터닝된다. 그 다음, 노출된 바닥 반사방지 층(210)이 하나 이상의 플라즈마 에칭 동작들에 의해 제거되어, 도 9c에 도시된 바와 같이 제1 및 제2 n형 FET들 N1, N2 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제1 p형 WFM 층(89-1)을 노출시킨다. 플라즈마 에칭은 N2 및 H2를 포함하는 가스, O2/Cl2를 포함하는 가스 및/또는 O2 가스를 활용한다.
후속적으로, 제1 및 제2 n형 FET들 N1, N2 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제1 p형 WFM 층(89-1)은 도 9d에 도시된 바와 같이, 적절한 에칭 동작에 의해 제거된다. 일부 실시예들에서, 에칭 동작은 습식 에칭 동작을 포함한다. 에칭 용액(에천트)는 H3PO4 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 조합의 수용액을 포함한다. 습식 에칭은 실질적으로 제2 장벽 층(85)에서 정지하고, 따라서 이는 에칭 정지 층으로 기능한다.
에칭 동작 이후, 포토 레지스트 층(215) 및 바닥 반사방지 층(210)은 도 10a에 도시된 바와 같이 제거된다. 일부 실시예들에서, 유기 포토 레지스트 층(215) 및 바닥 반사방지 층(210)을 제거하기 위해 산소 함유 가스를 사용한 플라즈마 애싱(ashing) 동작이 수행된다. 일부 실시예들에서, N2/H2계 플라즈마 또는 CF4계 플라즈마가 플라즈마 애싱 동작에 사용된다.
S615에서, 제2 p형 WFM 층(89-2)의 블랭킷 층은 도 10b에 도시된 바와 같이, 제1 및 제2 n형 FET들 N1, N2 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제2 장벽 층(85) 상에 그리고 제3 n형 FET N3 및 제1 p형 FET P1에 대한 영역들에서 제1 p형 WFM 층(89-1) 상에 형성된다.
S616에서, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들로부터 제2 p형 WFM 층(89-2)을 제거하기 위해 제3 패터닝 동작이 수행된다. 일부 실시예들에서, 도 10c에 도시된 바와 같이, 유기 재료로 제조된 바닥 반사방지 층(220)이 제2 p형 WFM 층(89-2) 상에 형성되고, 포토 레지스트 층(225)이 바닥 반사방지 층(220) 상에 형성된다. 하나 이상의 리소그래피 동작들을 사용함으로써, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 바닥 반사방지 층(220)을 노출시키기 위해 포토 레지스트 층(225)이 패터닝된다. 그 다음, 노출된 바닥 반사방지 층(220)이 하나 이상의 플라즈마 에칭 동작들에 의해 제거되어, 도 10d에 도시된 바와 같이 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 제2 p형 WFM 층(89-2)을 노출시킨다. 플라즈마 에칭은 N2 및 H2를 포함하는 가스, O2/Cl2를 포함하는 가스 및/또는 O2 가스를 활용한다.
후속적으로, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 제2 p형 WFM 층(89-2)은 도 11a에 도시된 바와 같이, 적절한 에칭 동작에 의해 제거된다. 일부 실시예들에서, 에칭 동작은 습식 에칭 동작을 포함한다. 에칭 용액(에천트)는 H3PO4 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 조합의 수용액을 포함한다. 습식 에칭은 실질적으로 제2 장벽 층(85)에서 정지하고, 따라서 이는 에칭 정지 층으로 기능한다.
에칭 동작 이후, 포토 레지스트 층(225) 및 바닥 반사방지 층(220)은 도 11b에 도시된 바와 같이 제거된다. 일부 실시예들에서, 유기 포토 레지스트 층(225) 및 바닥 반사방지 층(220)을 제거하기 위해 산소 함유 가스를 사용한 플라즈마 애싱(ashing) 동작이 수행된다. 일부 실시예들에서, N2/H2계 플라즈마 또는 CF4계 플라즈마가 플라즈마 애싱 동작에 사용된다.
도 6의 S617에서, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 제2 장벽 층 상에, 제2 및 제3 n형 FET들 N2, N3 및 제1 및 제2 p형 FET들 P1, P2에 대한 영역들에서 제2 p형 WFM 층(89-2) 상에 접착제 층(87)이 형성되고, 도 6의 S618에서 본체 금속 층(88)이 도 11c에 도시된 바와 같이 접착제 층(87) 상에 형성된다.
일부 실시예들에서, 제2 차폐 층(115)은 S609 이후 그리고 S617 이전의 임의의 스테이지에서 형성된다. 이러한 경우에, 제2 차폐 층(115)은 CF4, O2, C2F6, BF3 등과 같은 금속 게이트 커팅 공정의 가스들에 대해 제1 n형 WFM 층(100)의 보호를 제공하도록 기능한다.
도 12는 본 개시의 다른 실시예에 따른 상이한 임계 전압들을 갖는 FET들의 게이트 구조들의 단면도를 도시한다. 도 4의 실시예와 유사한 일부 실시예들에서, 반도체 디바이스는 제1 n형 FET N1, 제2 n형 FET N2, 제3 n형 FET N3, 제1 p형 FET P1, 제2 p형 FET P2, 및 제3 p형 FET P3을 포함한다. 제1 n형 FET N1의 임계 전압은 제2 n형 FET N2의 임계 전압보다 절대값이 더 작고, 제2 n형 FET N2의 임계 전압은 제3 n형 FET N3의 임계 전압보다 절대값이 더 작다. 유사하게, 제1 n형 FET P1의 임계 전압은 제2 p형 FET P2의 임계 전압보다 절대값이 더 작고, 제2 p형 FET P2의 임계 전압은 제3 p형 FET P3의 임계 전압보다 절대값이 더 작다. 도 12(및 도 13)는 도 5a에 대해 설명된 보호된 n형 WFM 층을 도시하지만, 도 5a 내지 도 5j에 도시된 임의의 구조는 보호된 n형 WFM 층으로서 사용될 수 있다.
일부 실시예들에서, 제1 n형 FET N1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 제1 n형 WFM 층(100), 제1 차폐 층(110), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 n형 FET N2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제2 p형 WFM 층(89-2), 제3 전도성 층(제2 장벽 층)(85), 제1 n형 WFM 층(100), 제1 차폐 층(110), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 n형 FET N3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 p형 WFM 층(89-1), 제2 p형 WFM 층(89-2), 제3 전도성 층(제2 장벽 층)(85), 제1 n형 WFM 층(100), 제1 차폐 층(110), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제1 n형 FET N1에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 n형 FET들 N1, N2 및 N3에 존재하지 않는다.
일부 실시예들에서, 제1 p형 FET P1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 p형 WFM 층(89-1), 제2 p형 WFM 층(89-2), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 p형 FET P2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제2 p형 WFM 층(89-2), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 p형 FET P3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제3 p형 FET P3에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제2 장벽 층(85)은 WFM 층으로 기능할 수 있다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 p형 FET들 P1, P2 및 P3에 존재하지 않는다.
도 12에 도시된 층의 재료들, 구성 및 치수들은 일부 실시예들에서 도 4에 도시된 층들의 것들과 동일하다.
도 13은 본 개시의 실시예들에 따라, 도 12에 도시된 반도체 디바이스를 제조하는 다양한 스테이지들의 공정 흐름을 도시한다. 순차적 제조 공정에서, 도 13에 도시된 스테이지들 이전에, 그 동안에 또는 그 후에 하나 이상의 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에 대해 대체 또는 제거될 수 있음을 이해한다. 동작들/공정들의 순서는 상호교환가능할 수 있다. 도 1 내지 도 11c의 실시예들에 대해 설명된 바와 같은 재료들, 구성들, 치수들, 공정들 및/또는 동작들은 후속 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 13의 S701, S702, S703, S704, S705 및 S706의 동작들은 도 6의 S601, S602, S603, S604, S605 및 S606의 동작들과 각각 동일하다.
도 13의 S707에서, 제1 p형 WFM 층(89-1)의 블랭킷 층이 제1 장벽 층(84) 상에 형성된다. 그 다음, 도 13의 S708에서, 도 14a에 도시된 바와 같이 제1 및 제2 n형 FET들 N1, N2에 대한 영역들 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들로부터 제1 p형 WFM 층(89-1)을 제거하기 위해 제1 패터닝 동작이 수행된다. 제1 패터닝 동작은 도 9b 내지 도 10a에 대해 설명된 바와 같이 제2 패터닝 동작과 유사하다.
도 13의 S709에서, 제2 p형 WFM 층(89-2)의 블랭킷 층이 제1 및 제2 n형 FET들 N1, N2에 대한 영역들 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제1 장벽 층(84) 상에 그리고 제3 n형 FET N3 및 제1 p형 FET P1에 대한 영역들에서 제1 p형 WFM 층(89-1) 상에 형성된다. 그 다음, 도 13의 S710에서, 도 14b에 도시된 바와 같이 제1 n형 FET N1 및 제3 p형 FET들 P3에 대한 영역들로부터 제1 p형 WFM 층(89-1)을 제거하기 위해 제2 패터닝 동작이 수행된다. 제2 패터닝 동작은 도 10c 내지 도 11b에 대해 설명된 바와 같이 제3 패터닝 동작과 유사하다.
S711에서, 제1 n형 FET N1 및 제3 p형 FET들 P3에 대한 영역들에서 제1 장벽 층(84) 상에, 제2 및 제3 n형 FET들 N2, N3 및 제1 및 제2 p형 FET들 P1, P2에 대한 영역들에서 제2 p형 WFM 층(89-2) 상에 장벽 층(85)의 블랭킷 층이 형성된다.
후속적으로, 도 13의 S712에서, 제1 n형 WFM 층(100)이 제2 장벽 층(85) 상에 형성되고, 도 13의 S713에서, 제1 차폐 층(110)이 도 14c에 도시된 바와 같이 제1 n형 WFM 층(100) 상에 형성된다.
도 13의 S714에서, 도 14d에 도시된 바와 같이 제1, 제2 및 제3 p형 FET들 P1, P2, P3에 대한 영역들로부터 제1 차폐 층(110) 및 제1 n형 WFM 층(100)을 제거하기 위해 제3 패터닝 동작이 수행된다. 제3 패터닝 동작은 도 7d 내지 도 8c에 대해 설명된 바와 같이 제1 패터닝 동작과 유사하다.
그 다음, 도 13의 S715에서, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 제2 장벽 층 상에, 제2 및 제3 n형 FET들 N2, N3 및 제1 및 제2 p형 FET들 P1, P2에 대한 영역들에서 제2 p형 WFM 층(89-2) 상에 접착제 층(87)이 형성되고, 이는 도 6의 S617의 동작과 유사하며, 도 13의 S716에서, 도 12에 도시된 구조를 획득하기 위해 본체 금속 층(88)이 접착제 층(87) 상에 형성되고, 이는 도 6의 S618과 유사하다.
도 15는 본 개시의 다른 실시예에 따른 상이한 임계 전압들을 갖는 FET들의 게이트 구조들의 단면도를 도시한다. 도 4 및 도 12의 실시예와 유사한 일부 실시예들에서, 반도체 디바이스는 제1 n형 FET N1, 제2 n형 FET N2, 제3 n형 FET N3, 제1 p형 FET P1, 제2 p형 FET P2, 및 제3 p형 FET P3을 포함한다. 제1 n형 FET N1의 임계 전압은 제2 n형 FET N2의 임계 전압보다 절대값이 더 작고, 제2 n형 FET N2의 임계 전압은 제3 n형 FET N3의 임계 전압보다 절대값이 더 작다. 유사하게, 제1 n형 FET P1의 임계 전압은 제2 p형 FET P2의 임계 전압보다 절대값이 더 작고, 제2 p형 FET P2의 임계 전압은 제3 p형 FET P3의 임계 전압보다 절대값이 더 작다. 도 15(및 도 16)는 도 5a에 대해 설명된 보호된 n형 WFM 층을 도시하지만, 도 5a 내지 도 5j에 도시된 임의의 구조는 보호된 n형 WFM 층으로서 사용될 수 있다.
일부 실시예들에서, 제1 n형 FET N1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 n형 FET N2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 n형 FET N3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 p형 WFM 층(89-1), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제1 n형 FET N1에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 n형 FET들 N1, N2 및 N3에 존재하지 않는다.
일부 실시예들에서, 제1 p형 FET P1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 p형 WFM 층(89-1), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 p형 FET P2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 제2 p형 WFM 층(89-2), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 p형 FET P3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제3 p형 FET P3에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제2 장벽 층(85)은 WFM 층으로 기능할 수 있다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 p형 FET들 P1, P2 및 P3에 존재하지 않는다. 도 15에 도시된 층의 재료들, 구성 및 치수들은 일부 실시예들에서 도 4 및 도 12에 도시된 층들의 것들과 동일하다.
도 16은 본 개시의 실시예들에 따라, 도 15에 도시된 반도체 디바이스를 제조하는 다양한 스테이지들의 공정 흐름을 도시한다. 순차적 제조 공정에서, 도 16에 도시된 스테이지들 이전에, 그 동안에 또는 그 후에 하나 이상의 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에 대해 대체 또는 제거될 수 있음을 이해한다. 동작들/공정들의 순서는 상호교환가능할 수 있다. 도 1 내지 도 14d의 실시예들에 대해 설명된 바와 같은 재료들, 구성들, 치수들, 공정들 및/또는 동작들은 후속 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 16의 S801, S802, S803, S804, S805 및 S806의 동작들은 도 6의 S601, S602, S603, S604, S605 및 S606의 동작들과 각각 동일하다.
도 16의 S807에서, 제1 p형 WFM 층(89-1)의 블랭킷 층이 제1 장벽 층(84) 상에 형성된다. 그 다음, 도 16의 S808에서, 도 17a에 도시된 바와 같이 제1 및 제2 n형 FET들 N1, N2에 대한 영역들 및 제2 및 제3 p형 FET들 P2, P3에 대한 영역들로부터 제1 p형 WFM 층(89-1)을 제거하기 위해 제1 패터닝 동작이 수행된다. 제1 패터닝 동작은 도 9b 내지 도 10a에 대해 설명된 바와 같이 제2 패터닝 동작과 유사하다.
도 16의 S809에서, 제1 n형 WFM 층(100)이 제2 장벽 층(85) 상에 형성되고, 도 16의 S810에서, 제1 차폐 층(110)이 제1 n형 WFM 층(100) 상에 형성된다. 도 16의 S811에서, 도 17b에 도시된 바와 같이 제1, 제2 및 제3 p형 FET들 P1, P2, P3에 대한 영역들로부터 제1 차폐 층(110) 및 제1 n형 WFM 층(100)을 제거하기 위해 제2 패터닝 동작이 수행된다. 제2 패터닝 동작은 도 7d 내지 도 8c에 대해 설명된 바와 같이 제1 패터닝 동작과 유사하다.
S812에서, 도 17c에 도시된 바와 같이, 제1, 제2 및 제3 n형 FET들 N1, N2, N3에 대한 영역들에서 제1 차폐 층(110) 상에, 제2 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제1 장벽 층(84) 상에, 그리고 제1 p형 FET P1에 대한 영역에서 제1 p형 WFM 층(89-1) 상에 제2 장벽 층(85)의 블랭킷 층이 형성된다.
후속적으로, 도 16의 S813에서 제2 장벽 층(85) 상에 제2 p형 WFM 층(89-2)의 블랭킷 층이 형성된다. 그 다음, 도 13의 S814에서, 도 17d에 도시된 바와 같이 제1 n형 FET N1 및 제3 p형 FET들 P3에 대한 영역들로부터 제2 p형 WFM 층(89-2)을 제거하기 위해 제3 패터닝 동작이 수행된다. 제3 패터닝 동작은 도 10c 내지 도 11b에 대해 설명된 바와 같이 제3 패터닝 동작과 유사하다.
도 16의 S815에서, 제1 n형 FET N1 및 제3 p형 FET P3에 대한 영역들에서 제2 장벽 층 상에, 제2 및 제3 n형 FET들 N2, N3 및 제1 및 제2 p형 FET들 P1, P2에 대한 영역들에서 제2 p형 WFM 층(89-2) 상에 접착제 층(87)이 형성되고, 이는 도 6의 S617의 동작과 유사하며, 도 16의 S816에서 도 15에 도시된 구조를 획득하기 위해 본체 금속 층(88)이 접착제 층(87) 상에 형성되고, 이는 도 6의 S618과 유사하다.
도 18은 본 개시의 다른 실시예에 따른 상이한 임계 전압들을 갖는 FET들의 게이트 구조들의 단면도를 도시한다. 도 4, 도 12 및 도 15의 실시예와 유사한 일부 실시예들에서, 반도체 디바이스는 제1 n형 FET N1, 제2 n형 FET N2, 제3 n형 FET N3, 제1 p형 FET P1, 제2 p형 FET P2, 및 제3 p형 FET P3을 포함한다. 제1 n형 FET N1의 임계 전압은 제2 n형 FET N2의 임계 전압보다 절대값이 더 작고, 제2 n형 FET N2의 임계 전압은 제3 n형 FET N3의 임계 전압보다 절대값이 더 작다. 유사하게, 제1 n형 FET P1의 임계 전압은 제2 p형 FET P2의 임계 전압보다 절대값이 더 작고, 제2 p형 FET P2의 임계 전압은 제3 p형 FET P3의 임계 전압보다 절대값이 더 작다. 도 18(및 도 19)는 도 5a에 대해 설명된 보호된 n형 WFM 층을 도시하지만, 도 5a 내지 도 5j에 도시된 임의의 구조는 보호된 n형 WFM 층으로서 사용될 수 있다.
일부 실시예들에서, 제1 n형 FET N1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제2 n형 WFM 층(101), 제2 차폐 층(111), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 n형 FET N2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제1 n형 WFM 층(100), 제1 차폐 층(110), 제2 n형 WFM 층(101), 제2 차폐 층(111), 제3 전도성 층(제2 장벽 층)(85), 제1 p형 WFM 층(89-1), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 n형 FET N3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제2 n형 WFM 층(101), 제2 차폐 층(111), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제1 및 제3 n형 FET들 N1, N3에 대한 게이트 구조는 어떠한 p형 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 n형 FET들 N1, N2 및 N3에 존재하지 않는다.
일부 실시예들에서, 제1 p형 FET P1의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 제1 p형 WFM 층(89-1), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제2 p형 FET P2의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제3 전도성 층(제2 장벽 층)(85), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 일부 실시예들에서, 제3 p형 FET N3의 게이트 구조는 채널 영역(20)에 더 가깝게, 계면 층(81), 게이트 유전체 층(82), 제1 전도성 층(캡 층)(83), 제2 전도성 층(제1 장벽 층)(84), 제2 n형 WFM 층(101), 제2 차폐 층(111), 제3 전도성 층(제2 장벽 층)(85), 제1 p형 WFM 층(89-1), 접착제 층(87) 및 본체 금속 층(88)을 포함하고, 이들은 이 순서대로 적층된다. 제2 p형 FET P3에 대한 게이트 구조는 어떠한 WFM 층도 포함하지 않는다. 일부 실시예들에서, 제2 장벽 층(85)은 WFM 층으로 기능할 수 있다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83) 및 제2 전도성 층(제1 장벽 층)(84)은 p형 FET들 P1, P2 및 P3에 존재하지 않는다.
도 18에 도시된 층의 재료들, 구성 및 치수들은 일부 실시예들에서 도 4, 도 12 및 도 15에 도시된 층들의 것들과 동일하다.
도 19는 본 개시의 실시예들에 따라, 도 18에 도시된 반도체 디바이스를 제조하는 다양한 스테이지들의 공정 흐름을 도시한다. 순차적 제조 공정에서, 도 19에 도시된 스테이지들 이전에, 그 동안에 또는 그 후에 하나 이상의 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에 대해 대체 또는 제거될 수 있음을 이해한다. 동작들/공정들의 순서는 상호교환가능할 수 있다. 도 1 내지 도 17d의 실시예들에 대해 설명된 바와 같은 재료들, 구성들, 치수들, 공정들 및/또는 동작들은 후속 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 19의 S901, S902, S903, S904, S905 및 S906의 동작들은 도 6의 S601, S602, S603, S604, S605 및 S606의 동작들과 각각 동일하다.
도 19의 S907에서, 제1 n형 WFM 층(100)의 블랭킷 층이 제1 장벽 층(84) 상에 형성된다. 그 다음, 도 19의 S908에서, 제1 차폐 층(110)이 제1 n형 WFM 층(100) 상에 형성된다. 도 19의 S909에서, 도 20a에 도시된 바와 같이 제3 n형 FET N3에 대한 영역들 및 p형 FET들 P1, P2, P3에 대한 영역들로부터 제1 n형 WFM 층(100)을 제거하기 위해 제1 패터닝 동작이 수행된다. 제1 패터닝 동작은 도 7d 내지 도 8c에 대해 설명된 바와 같이 제1 패터닝 동작과 유사하다.
도 19의 S910에서, 제2 n형 WFM 층(101)이 제1 및 제2 n형 FET들 N1, N2에 대한 영역들에서 제1 차폐 층 상에 그리고 제3 n형 FET N3 및 p형 FET들 P1, P2, P3에 대한 영역들에서 제1 장벽 층(84) 상에 형성된다. 도 19의 S911에서, 제2 차폐 층(111)이 제2 n형 WFM 층(101) 상에 형성된다. 도 19의 S912에서, 도 20b에 도시된 바와 같이 제2 및 제3 p형 FET들 P2, P3에 대한 영역들로부터 제2 차폐 층(111) 및 제2 n형 WFM 층(101)을 제거하기 위해 제2 패터닝 동작이 수행된다. 제2 패터닝 동작은 도 7d 내지 도 8c에 대해 설명된 바와 같이 제1 패터닝 동작과 유사하다.
S913에서, 도 20c에 도시된 바와 같이, n형 FET들 N1, N2, N3 및 제3 p형 FET P3에 대한 영역들에서 제2 차폐 층(111) 상에 그리고 제1 및 제2 p형 FET들 P1, P2에 대한 영역들에서 제1 장벽 층(84) 상에 제2 장벽 층(85)의 블랭킷 층이 형성된다.
후속적으로, 도 19의 S914에서 제2 장벽 층(85) 상에 제1 p형 WFM 층(89-1)의 블랭킷 층이 형성된다. 그 다음, 도 13의 S915에서, 도 20d에 도시된 바와 같이 제1 및 제3 n형 FET들 N1, N3 및 제2 p형 FET P2에 대한 영역들로부터 제1 p형 WFM 층(89-1)을 제거하기 위해 제3 패터닝 동작이 수행된다. 제3 패터닝 동작은 도 10c 내지 도 11b에 대해 설명된 바와 같이 제3 패터닝 동작과 유사하다. 도 19의 S916에서, 제1 및 제3 n형 FET들 N1, N3 및 제2 p형 FET P2에 대한 영역들에서 제2 장벽 층 상에, 그리고 제1 및 제3 p형 FET들 P2, P3에 대한 영역들에서 제1 p형 WFM 층(89-1) 상에 접착제 층(87)이 형성되고, 이는 도 6의 S617의 동작과 유사하며, 도 19의 S917에서 도 18에 도시된 구조를 획득하기 위해 본체 금속 층(88)이 접착제 층(87) 상에 형성되고, 이는 도 6의 S618과 유사하다. 전술한 실시예들에서, n형 FET들에 대해 3개의 상이한 임계 전압들 및 p형 FET들에 대해 3개의 상이한 임계 전압들을 획득하기 위한 패터닝 동작들(바닥 반사방지 코팅 및/또는 포토 레지스트 층의 형성 내지 바닥 반사방지 코팅 및/또는 포토 레지스트의 제거(플라즈마 애싱))의 총 수는 3이다. n형 FET들의 상이한 임계 전압들의 수가 N이고 p형 FET들의 상이한 임계 전압들의 수가 M일 때, 본 개시의 일부 실시예들에서 패터닝 동작들의 총 수는 (N+M)/2와 동일하고, 여기서 N은 적어도 2인 자연수이고 M은 적어도 2인 자연수이다. n형 WFM 층들 및 p형 WFM 층들의 총 수는 일부 실시예들에서 (N+M)/2와 동일하다. n형 WFM 층들의 수는 Y이고, 여기서 Y는 N 미만이고(Y<N), p형 WFM 층들의 수는 X이고, 여기서 X< M-Y이다. 일부 실시예들에서, N은 3이고, M은 3이고, Y는 1이고 X는 2이다. 다른 실시예들에서, N은 3이고, M은 3이고, Y는 2이고 X는 1이다.
일부 실시예들에서, n형 WFM 층들 중 적어도 하나의 패터닝 동작은 p형 WFM 층들 중 적어도 하나의 패터닝 동작과 동시에 수행된다(즉, n형 WFM 층 및 p형 WFM 층 둘 모두를 동시에 패터닝한다).
도 21a 및 도 21b는 X-선 광전자 분광법을 사용함으로써 게이트 구조들의 깊이 방향을 따른 요소 분석 결과들을 도시한다. 도 21a에서는, 기판(Si) 상의 장벽 층(TaN), 장벽 층 상의 n형 WFM 층(TiAl) 및 n형 WFM 층 상의 접착제 층을 갖는, 즉, 어떠한 차폐 층도 없는 샘플이 사용되며, 도 21b에서는, 기판(Si) 상의 장벽 층(TaN), 장벽 층 상의 제3 차폐 층(145)으로서 구배 Ti 풍부 바닥 층과 함께 n형 WFM 층(TiAl), n형 WFM 층 상의 차폐 층(TiN)(110) 및 차폐 층 상의 접착제 층을 갖는 샘플이 사용된다.
도 21a 및 도 21b에 도시된 바와 같이, 차폐 층을 사용함으로써 n형 WFM 층(TiAl 층)의 산화가 억제되었다. 일부 실시예들에서, 도 21b에서 TiAl 층의 표면에서 산소 농도는 약 4 원자%인 한편, 도 21a에서 TiAl 층의 표면에서 산소 농도는 약 28 원자%이다. 일부 실시예들에서, 도 21b에서 TiAl 층의 최고 산소 농도는 약 24 원자%인 한편, 도 21a에서 TiAl 층의 최고 산소 농도는 약 30 원자%이다. 차폐 층들은 또한 아래에 놓인 장벽 층, 캡 층(도시되지 않음) 및/또는 Si 기판에 대한 부분적 보호를 제공한다. 일부 실시예들에서, 차폐 층 없이 TiAl 층에서 총 산소량은 약 26 원자% 내지 약 68 원자%인 한편, TiAl 층의 총 산소량은 약 1.5 원자% 내지 약 22 원자%이다. 더 두꺼운 차폐 막들이 더 양호한 보호를 제공하고, 인시츄(in-situ) 막들이 더 양호한 보호를 제공한다.
도 22a, 도 22b, 도 22c, 도 22d, 도 22e 및 도 22f는 본 개시의 실시예들에 따른 n형 WFM 층으로부터 알루미늄 2p 오비탈, 탄소 1s 오비탈 및 불소 1s 오비탈 피크들의 XPS(x-ray photo electron spectroscopy) 스펙트럼들을 도시한다. 도 22a 내지 도 22c는 TiAl 층 상에 TiN 차폐 층을 갖는 샘플에 대한 결과들을 도시하고, 도 22d 내지 도 22f는 TiAl 층 상에 TaN 차폐 층을 갖는 샘플에 대한 결과들을 도시한다. 도 22a 내지 도 22f에서, 실선들은 패터닝 동작 전의 세기들을 도시하고, 파선들은 패터닝 동작 후의 세기들을 도시한다.
도 22a 및 도 22d에 도시된 바와 같이, 차폐 층의 사용은 TiAl 층에 대한 산화 및/또는 산소 오염을 감소시킬 수 있다. 특히, 차폐 층을 갖는 샘플의 경우, 산소의 양은 어떠한 차폐 층도 갖지 않는 샘플에 비해 패터닝 동작 이후 상당히 감소되었다. 유사하게, 도 22b 및 도 22c에 도시된 바와 같이, 차폐 층의 사용은 TiAl 층에 대한 탄소 오염을 감소시킬 수 있다. 특히, 차폐 층을 갖는 샘플의 경우, 탄소 오염은 어떠한 차폐 층도 갖지 않는 샘플에 비해 패터닝 동작 이후 상당히 억제되었다. 도 22c 및 도 22f에 도시된 바와 같이, 차폐 층의 사용은 또한, 패터닝 동작 동안 플라즈마 에칭, 애싱에서 불소 함유 가스가 사용되었을 때 TiAl 층에 대한 불소 오염을 감소시킬 수 있다. 특히, 차폐 층을 갖는 샘플의 경우, 불소 오염은 어떠한 차폐 층도 갖지 않는 샘플에 비해 패터닝 동작 이후 상당히 억제되었다.
도 23a 및 도 23b는 본 개시의 실시예들에 따른 차폐 층들의 이점들을 도시한다. 앞서 기술된 바와 같이, 도 23a는 제1, 제2, 제3 n형 FET들 및 제1, 제2 및 제3 p형 FET들의 일함수들을 도시하고, 도 23b는 제1, 제2, 제3 n형 FET들 및 제1, 제2 및 제3 p형 FET들의 임계 전압들을 도시한다. 앞서 기술된 바와 같이, 제1 n형 FET N1의 임계 전압은 제2 n형 FET N2의 임계 전압보다 절대값이 더 작고, 제2 n형 FET N2의 임계 전압은 제3 n형 FET N3의 임계 전압보다 절대값이 더 작다. 유사하게, 제1 n형 FET P1의 임계 전압은 제2 p형 FET P2의 임계 전압보다 절대값이 더 작고, 제2 p형 FET P2의 임계 전압은 제3 p형 FET P3의 임계 전압보다 절대값이 더 작다.
도 23a 및 도 23b에서, 정사각형들은 제1 비교 구조들을 표현하고, 여기서 p형 및 n형 WFM 층들이 모든 FET 영역들 위에 형성된 블랭킷이고, WFM 층이 형성될 때마다 WFM 층을 요구하지 않는 하나 이상의 FET 영역들 위의 WFM 층의 일부는 제거된다. 예를 들어, n형 FET N1에서, 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치되고; n형 FET N2에서, 하나의 p형 WFM 층 및 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치되고; n형 FET N3에서, 2개의 p형 WFM 층들 및 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치되고; p형 FET P3에서, 3개의 p형 WFM 층들 및 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치되고; p형 FET P2에서, 4개의 p형 WFM 층들 및 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치되고; p형 FET P1에서, 5개의 p형 WFM 층들 및 하나의 n형 WFM 층이 제1 장벽 층(84) 상에 배치된다. 제2 비교 구조들에서, 3개의 WFM 층들이 퇴적되고 3개의 패터닝 동작들이 수행된다. 추가로, p형 FET들의 임계 전압들은 좁은 게이트 공간에서 갭 충전 문제로 인해 n형 FET들의 임계 전압보다 (절대값이) 크게 된다.
도 23a 및 도 23b에서, 삼각형들은 차폐 층이 없는 제2 비교 구조들을 표현하고, 여기서 n형 WFM 층은 제조 공정 동안 p형 FET들 P1, P2 및 P3 상에 한번 형성되고 그 다음 제거된다. 제2 비교 예들은 차폐 층의 사용을 제외하면 전술한 실시예들과 유사하다. 앞서 기술된 바와 같이, n형 WF 층은 p형 FET들로부터 제거되고, 이는 WFM 층들 및 패터닝 동작들의 수를 감소시킬 수 있다. p형 FET들로부터 n형 WFM 층의 제거는 유효 일함수에서의 증가 및 p형 FET들의 임계 전압들에서의 감소를 야기한다. 그러나, 어떠한 차폐 층도 없기 때문에, n형 FET들 상의 n형 WFM 층(예를 들어, TiAl)은 패터닝 공정들 동안 심각하게 손상된다. 예를 들어, N-WFM 층 TiAl의 패터닝 동안 이를 p형 FET들로부터 선택적으로 제거하기 위해, n형 FET들 상의 TiAl 층은 O, C, N 및/또는 F로 산화되고, 손상되고 그리고/또는 오염되며, 이는 그 일함수 및/또는 평탄한 대역 전압을 증가시켜 n형 FET들의 임계 전압을 증가시킨다.
도 23a 및 도 23b에서, 원들은 n형 WFM 층 상에 차폐 층을 갖는 본 실시예들(예를 들어, 도 5a)의 구조들을 표현하고, 여기서 n형 WFM 층은 제조 공정 동안 p형 FET들 P1, P2 및 P3 상에 한번 형성되고 그 다음 제거된다. 비교 구조들과 반대로, n형 WFM 층을 보호하기 위해 차폐 층이 사용될 때, 패터닝 공정들로부터 n형 WFM(TiAl) 층에 대한 손상이 (도 22a 내지 도 22f에 도시된 바와 같은 더 적은 O, C, F 및 N에 의해 표시된 바와 같이) 억제되고, 따라서, n형 WFM 층의 낮은 일함수 및 낮은 평탄한 대역 전압이 유지되어 낮은 NMOS 임계 전압을 도출할 수 있다. 추가로, 잘 균형잡힌 NMOS 및 PMOS 임계 전압들이 달성될 수 있다.
도 24는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 일부 실시예들에서, 제1 전도성 층(캡 층)(83)이 어닐링 동작 이후 제거되고, 제1 장벽 층(84)이 게이트 구조들에 형성되지 않는다. 따라서, 습식 에칭을 사용하여 캡 층(83)을 제거하고 제1 장벽 층(84)의 형성을 스킵함으로써 도 4에 대해 설명된 제조 동작들이 이용될 때, 제1 내지 제3 n형 및 p형 FET들에 대한 게이트 구조들은 도 24에 도시된 바와 같은 구조를 갖는다. 이러한 경우, n형 WFM 층(100)은 게이트 유전체 층(82) 상에 직접 형성되고, 게이트 유전체 층(82)은 패터닝 동작들 동안 습식 에칭 정지 층으로 작용한다.
도 25는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 일부 실시예들에서, 제1 차폐 층(110)(및 111) 및 제1 n형 WFM 층(100)(및 101)의 패터닝 동작들 이후, 제1 차폐 층(110)(및/또는 115, 120, 125, 130)이 제거된다. 따라서, 도 4에 대해 설명된 제조 동작들이 이용될 때, 제1 내지 제3 n형 및 p형 FET들에 대한 게이트 구조들은 도 24에 도시된 바와 같은 구조를 갖는다. 차폐 층이 제거될 때, 차폐 층은 전술된 바와 같은 재료(일반적으로 전도성 재료 또는 층)뿐만 아니라 유전체 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 또는 n형 WFM 층에 대해 선택적으로 제거될 수 있는 임의의 적절한 유전체 재료로 제조된다.
도 26a는 링 발진기의 회로도를 도시하고, 도 26b는 링 발진기의 레이아웃을 도시하고, 도 26c는 본 개시의 실시예들에 따라 도 26b의 라인 X1-X2를 따른 단면도를 도시한다. 일부 실시예들에서, 링 발진기의 인버터들은 n형 FET에서 (절대값이) 가장 큰 임계 전압을 갖는 제3 n형 FET 및 p형 FET에서 (절대값이) 가장 큰 임계 전압을 갖는 제3 p형 FET에 의해 형성된다. 인버터에서, n형 FET 및 p형 FET는 도 23b에 도시된 바와 같이 서로 가깝게 배열된다. 도 4, 도 12, 도 15 및 도 18에 도시된 바와 같이, 제3 n형 FET N3을 위한 Al을 함유하는 n형 WFM은 제3 p형 FET P3을 위한 p형 WFM 층과 상이한 수직 레벨에 위치된다. 전술한 실시예들에서, 제3 n형 FET N3의 n형 WFM 층은 제3 p형 FET P3의 p형 WFM 층과 결코 직접 접촉하지 않는다. 도 4에서, 제3 n형 FET N3의 n형 WFM 층은 제2 장벽 층(85) 및 접착제 층(87)과 동일한 레벨에 배치된다. 도 12에서, 제3 n형 FET N3의 n형 WFM 층은 제3 p형 FET P3의 본체 금속 층(88)과 동일한 레벨에 배치된다. 도 15에서, 제3 n형 FET N3의 n형 WFM 층은 제3 p형 FET P3의 접착제 층(87) 및 본체 금속 층(88)과 동일한 레벨에 배치된다. 도 18에서, 제3 n형 FET N3의 n형 WFM 층은 제3 p형 FET P3의 n형 WFM 층과 동일한 레벨에 배치된다. n형 WFM 층이 Al을 함유할 때, 알루미늄은 인접한 FET로 확산될 수 있고, 인접한 FET가 n형 WFM 층과 동일한 레벨에서 p형 WFM 층을 포함할 때, p형 WFM 층으로 확산된 알루미늄은 일함수의 변화(예를 들어, p형 WFM 층의 일함수에서의 감소)를 초래하여, n형 FET의 임계 전압을 악화시키고, 더 상세하게는, p형 FET 디바이스의 임계 전압을 악화시킨다. 링 발진기의 인버터의 경우, 라인 Y1-Y2를 따른 금속 경계에서(즉, n-FET 및 p-FET의 계면에서), p형 FET의 층(99)은 n형 FET의 층(100)과 직접 접촉한다. 2개의 n형 FET들 사이의 p형 FET의 층(99)은 p형 WFM 층과 상이하기 때문에, 어떠한 Al 확산 문제들도 발생하지 않고 그리고/또는 n형 FET의 100으로부터 p형 FET의 층(99)으로의 Al 확산은 p형 WFM 층들의 일함수를 악화시키지 않아서, 거리 D1이 작은 경우에도 p-FET 임계 전압에 대한 임의의 손상을 회피한다. 도 26d는 도 26b에 도시된 바와 같이, 인근 n형 FET 디바이스로부터 거리 D1에 대한 p형 FET 디바이스의 Vfb 시프트를 도시한다.
도 27a는 게이트 컷 공정을 도시하고, 도 27b는 차폐 층이 없는 이음새 공극 결함을 도시하고, 도 27c는 차폐 층을 갖는 이음새 공극 결함을 도시하고, 도 27d는 차폐 층의 손상 보호 효과를 도시한다. 일부 실시예들에서, 금속 게이트 구조들이 형성된 후, 회로 설계에 기초하여 하나 이상의 금속 게이트 구조들이 편부들로 커팅된다. Y 방향에서 게이트 공간이 (작은 게이트 길이 디바이스들로 인해) 작을 때, 접착제 층(87) 및/또는 본체 금속 층(88)은 게이트 공간을 완전히 충전하지 않아서, 도 27b 및 도 27c에 도시된 바와 같이 공극 또는 이음새(270)를 형성할 수 있다. 영역 CMG에서 금속 게이트 커팅 공정 동안, 공극(270)은 금속 게이트 커팅 공정을 위한 가스들에 노출된다. 가스들은 O2, CF4, C2F6, Cl2 및 BCl3 중 하나 이상을 포함한다. 도 27b에 도시된 바와 같이 어떠한 차폐 층도 사용되지 않을 때, 제1 n형 WFM 층(100)은 공극(270)에서 노출되고 가스들에 의해 손상될 수 있다. 반대로, 도 27c에 도시된 바와 같이 차폐 층(110)이 사용될 때, 제1 n형 WFM 층(100)은 가스들로부터 보호된다. 도 27d에 도시된 바와 같이, 채널 길이 Lg가 더 작아지더라도(이는 더 작은 게이트 공간을 의미함), 차폐 층이 사용될 때 임계 전압은 유지된다.
모든 이점들이 필수적으로 본원에서 논의된 것은 아니며, 모든 실시예들 또는 예들에 대해 어떠한 특정 이점들도 요구되지 않고, 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있음을 이해할 것이다.
본 개시의 일 양상에 따르면, 반도체 디바이스는 채널 영역 및 소스/드레인 영역 위에 배치된 게이트 구조를 포함한다. 게이트 구조는 채널 영역 위의 게이트 유전체 층, 게이트 유전체 층 위의 제1 일함수 조절 층, 제1 일함수 조절 층 위의 제1 차폐 층, 제1 장벽 층 및 금속 게이트 전극 층을 포함한다. 제1 일함수 조절 층은 알루미늄을 포함한다. 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 n형 WFM 조절 층이고, 이는 2.5 eV 내지 4.4 eV 범위의 낮은 일함수를 갖고 그리고/또는 낮은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 표면 처리된 층이고, 이온 주입에 의해 화학적 변환 반응 중 하나에 의해 형성된 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는 제1 일함수 조절 층 아래에 또는 제1 차폐 층 위에 배치된 제2 차폐 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 제1 일함수 조절 층과는 상이한 재료로 제조되고 제1 일함수 조절 층과 상이한 재료보다 비교적 높은 일함수를 갖는 제2 일함수 조절 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 일함수 조절 층은 p형 일함수 조절 층이고, 이는 4.3 eV 내지 5.8 eV 범위의 높은 일함수들을 갖고 그리고/또는 높은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 제1 일함수 조절 층과는 상이한 재료로 제조되고 제1 일함수 조절 층과 상이한 재료보다 비교적 높은 일함수를 갖는 제3 일함수 조절 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 일함수 조절 층은 p형 일함수 조절 층이고, 이는 4.3 eV 내지 5.8 eV 범위의 높은 일함수들을 갖고 그리고/또는 높은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, p형 WF 조절 층은 TiN, WN, WCN, MoN 및 TaN 중 하나로 제조된다. 제1 일함수 조절 층은 제2 일함수 조절 층과 제3 일함수 조절 층 사이에 위치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는 게이트 유전체 층 위에 배치된 캡 층 및 캡 층 상에 배치된 제2 장벽 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 알루미늄을 포함하고 제1 차폐 층 위에 배치된 제2 일함수 조절 층, 및 제2 일함수 조절 층 상에 배치된 제2 차폐 층을 더 포함한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 제1 채널 영역 위에 배치된 제1 게이트 구조를 포함하는 제1 전계 효과 트랜지스터(FET), 및 제2 채널 영역 위에 배치된 제2 게이트 구조를 포함하는 제2 FET를 포함한다. 제1 FET의 임계 전압은 제2 FET의 임계 전압보다 절대값이 더 작다. 제1 및 제2 게이트 구조들 각각은 게이트 유전체 층, 게이트 유전체 층 위의 제1 일함수 조절 층, 제1 일함수 조절 층 위의 제1 차폐 층, 제1 장벽 층 및 금속 게이트 전극 층을 포함한다. 제1 일함수 조절 층은 알루미늄을 포함한다. 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 제2 게이트 구조는, 제1 일함수 조절 층과는 상이한 재료로 제조된 제2 일함수 조절 층을 더 포함하고, 제1 게이트 구조는 어떠한 제2 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 게이트 구조에서, 제2 일함수 조절 층은 제1 장벽 층에 의해 제1 일함수 조절 층으로부터 분리된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층은 제1 차폐 층 위에 배치되고, 제2 게이트 구조의 제2 일함수 조절 층은 제1 장벽 층 위에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 게이트 구조는, 제1 일함수 조절 층과는 상이한 재료로 제조되고 제1 일함수 조절 층 아래에 배치된 제3 일함수 조절 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층은 제1 일함수 조절 층 아래에 배치되고, 제2 게이트 구조의 제2 일함수 조절 층은 제1 장벽 층 아래에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 게이트 구조들 각각은, 제1 차폐 층 위에 배치된 알루미늄을 포함하는 제3 일함수 조절 층, 및 제3 일함수 조절 층 위에 배치된 제2 차폐 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 게이트 구조는, 알루미늄을 포함하는 제3 일함수 조절 층, 및 제3 일함수 조절 층 위에 배치된 제2 차폐 층을 더 포함한다. 제2 게이트 구조는 어떠한 제3 일함수 조절 층도 포함하지 않고 어떠한 제2 차폐 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 n형 일함수 조절 층이고, 이는 2.5 eV 내지 4.4 eV 범위의 낮은 일함수를 갖고 그리고/또는 낮은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 표면 층이고 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 제1 채널 영역 위에 배치된 제1 게이트 구조를 포함하는 제1 전계 효과 트랜지스터, 제2 채널 영역 위에 배치된 제2 게이트 구조를 포함하는 제2 FET, 및 제3 채널 영역 위에 배치된 제3 게이트 구조를 포함하는 제3 FET를 포함한다. 제1 FET의 임계 전압은 제2 FET의 임계 전압보다 절대값이 더 작고, 제2 FET의 임계 전압은 제3 FET의 임계 전압보다 절대값이 더 작다. 제1, 제2 및 제3 게이트 구조들 각각은 제1 게이트 유전체 층, 제1 게이트 유전체 층 위의 제1 일함수 조절 층, 제1 일함수 조절 층 위의 제1 차폐 층, 제1 장벽 층 및 금속 게이트 전극 층을 포함한다. 제1 일함수 조절 층은 알루미늄을 포함한다. 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 제3 게이트 구조들은, 제1 일함수 조절 층과는 상이한 재료로 제조된 제2 일함수 조절 층을 더 포함하고, 제1 및 제2 게이트 구조들은 어떠한 제2 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 및 제3 게이트 구조는, 제1 일함수 조절 층과는 상이한 재료로 제조된 제3 일함수 조절 층을 더 포함하고, 제1 게이트 구조들은 어떠한 제3 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 일함수 조절 층은 제1 일함수 조절 층 아래에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 게이트 구조 내의 제2 및 제3 일함수 조절 층의 두께는 제2 게이트 구조 내의 제3 일함수 조절 층의 두께보다 크다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 및 제3 게이트 구조들에서, 제3 일함수 조절 층은 제1 장벽 층에 의해 제1 일함수 조절 층으로부터 분리된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층은 제1 차폐 층 위에 배치되고, 제2 게이트 구조의 제3 일함수 조절 층은 제1 장벽 층 위에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층은 제1 일함수 조절 층 아래에 배치되고, 제2 및 제3 게이트 구조들의 제3 일함수 조절 층은 제1 장벽 층 아래에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 표면 층이고 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 제4 채널 영역 위에 배치된 제4 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제4 FET를 더 포함한다. 제4 게이트 구조는 제4 채널 영역 위의 제2 게이트 유전체 층, 게이트 유전체 층 위의 제4 일함수 조절 층, 제1 장벽 층과 동일한 재료로 제조된 제2 장벽 층, 및 제2 금속 게이트 전극 층을 포함한다. 제4 일함수 조절 층은 제2 일함수 조절 층과 동일한 재료로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 게이트 구조는 제1 일함수 조절 층과는 상이한 재료로 제조된 제3 일함수 조절 층을 더 포함하고, 제4 게이트 구조는 제3 일함수 조절 층과 동일한 재료로 제조된 제5 일함수 조절 층을 더 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 장벽 층은 제4 일함수 조절 층과 제5 일함수 조절 층 사이에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제4 게이트 구조 내의 제4 일함수 조절 층의 두께는 제3 게이트 구조 내의 제2 일함수 조절 층의 두께와 동일하다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 배리어 층은 제4 일함수 조절 층 아래에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 배리어 층은 제4 일함수 조절 층 위에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 제4 채널 영역 위에 배치된 제4 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제4 FET, 및 제5 채널 영역 위에 배치된 제5 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제5 FET를 더 포함한다. 제4 FET의 임계 전압은 제5 FET의 임계 전압보다 절대값이 더 작다. 제4 및 제5 게이트 구조 각각은 제2 게이트 유전체 층, 게이트 유전체 층 위의 제4 일함수 조절 층, 제1 장벽 층과 동일한 재료로 제조된 제2 장벽 층, 및 제2 금속 게이트 전극 층을 포함한다. 제4 일함수 조절 층은 제2 일함수 조절 층과 동일한 재료로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제4 게이트 구조는, 제1 일함수 조절 층과는 상이한 재료로 제조된 제5 일함수 조절 층을 더 포함하고, 제5 게이트 구조는 어떠한 제4 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 장벽 층은 제4 일함수 조절 층과 제5 일함수 조절 층 사이에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제4 게이트 구조 내의 제4 및 제5 일함수 조절 층의 두께는 제5 게이트 구조 내의 제5 일함수 조절 층의 두께보다 크다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 반도체 디바이스는, 제4 채널 영역 위에 배치된 제4 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제4 FET, 제5 채널 영역 위에 배치된 제5 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제5 FET, 및 제6 채널 영역 위에 배치된 제6 게이트 구조를 포함하고 제1, 제2 및 제3 FET들과 상이한 전도성을 갖는 제6 FET를 더 포함한다. 제4 FET의 임계 전압은 제5 FET의 임계 전압보다 절대값이 더 작고, 제5 FET의 임계 전압은 제6 FET의 임계 전압보다 절대값이 더 작다. 제4, 제5 및 제6 게이트 구조 각각은 제2 게이트 유전체 층, 제1 장벽 층과 동일한 재료로 제조된 제2 장벽 층, 및 금속 게이트 전극 층을 포함한다. 제4 및 제5 게이트 구조 각각은, 제3 일함수 조절 층과 동일한 재료로 제조된 제5 일함수 조절 층을 포함하고, 제6 게이트 구조는 어떠한 제4 및 제5 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제4 게이트 구조는, 제1 일함수 조절 층과는 상이한 재료로 제조된 제4 일함수 조절 층을 더 포함하고, 제5 게이트 구조는 어떠한 제4 일함수 조절 층도 포함하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 장벽 층은 제4 일함수 조절 층과 제5 일함수 조절 층 사이에 배치된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제4 게이트 구조 내의 제4 및 제5 일함수 조절 층의 두께는 제5 게이트 구조 내의 제5 일함수 조절 층의 두께보다 크다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 n형 일함수 조절 층이고, 이는 2.5 eV 내지 4.4 eV 범위의 낮은 일함수를 갖고 그리고/또는 낮은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2, 제3, 제4 및 제5 일함수 조절 층은 p형 일함수 조절 층들이고, 이들 각각은 4.3 eV 내지 5.8 eV 범위의 높은 일함수들을 갖고 그리고/또는 높은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, p형 일함수 조절 층은 TiN, WN, WCN, MoN 및 TaN 중 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2, 제3, 제4 및 제5 일함수 조절 층들은 TiN으로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층의 두께는 0.3 nm 내지 8 nm의 범위이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층 내의 산소 농도는 25 원자% 미만이다.
본 개시의 일 양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 반도체 재료로 제조된 채널 영역 위에 형성되고, 제1 일함수 조절 층이 게이트 유전체 층 위에 형성되고, 제1 차폐 층이 제1 일함수 조절 층 위에 형성되고, 금속 게이트 전극 층이 제1 차폐 층 위에 형성된다. 제1 일함수 조절 층은 알루미늄을 포함하고, 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 퇴적 방법에 의해 형성된 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 퇴적 방법에 의해 형성된 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 표면 영역이고 F를 함유하고, 제1 차폐 층은 불소 함유 재료로 제1 일함수 조절 층의 표면을 처리함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 표면 영역이고 Ga, In, Zr, Mn 및 Sn 중 하나 이상을 함유하고, 제1 차폐 층은 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상의 이온들을 제1 일함수 조절 층의 표면 영역에 주입함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 제1 일함수 조절 층의 형성 동안 Al 소스 재료를 감소시킴으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층과는 상이한 재료로 제조된 제2 차폐 층이 제1 차폐 층 상에 형성된다.전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 차폐 층은 제1 일함수 조절 층을 형성하기 전에 형성되고, 제1 일함수 조절 층은 제3 차폐 층 상에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함한다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층은 제1 일함수 조절 층이 형성되기 전에 게이트 유전체 층 위에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 장벽 층은 제1 차폐 층 위에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 장벽 층은 제1 일함수 조절 층을 형성하기 전에 형성되고, 제1 일함수 조절 층은 제2 장벽 층 상에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 알루미늄을 함유하는 제2 일함수 조절 층이 제1 차폐 층 위에 형성되고, 제2 차폐 층이 제2 일함수 조절 층 위에 형성된다. 제2 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제2 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 일함수 조절 층과는 상이한 재료로 제조된 하나 이상의 제2 일함수 조절 층들이 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층이 게이트 유전체 층 위에 형성되고, 제2 장벽 층이 제1 장벽 층 이후 형성된다. 하나 이상의 제2 일함수 조절 층들은 제2 장벽 층 위에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층이 게이트 유전체 층 위에 형성되고, 제2 장벽 층이 제1 장벽 층 이후 형성된다. 하나 이상의 제2 일함수 조절 층들은 제1 장벽 층이 형성된 후에 그리고 제2 장벽 층이 형성되기 전에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 장벽 층이 게이트 유전체 층 위에 형성되고, 제2 장벽 층이 제1 장벽 층 이후 형성된다. 2개의 일함수 조절 층들이 형성되는데, 2개의 제2 일함수 조절 층들 중 하나는 제1 장벽 층이 형성된 후에 그리고 제1 일함수 조절 층이 형성되기 전에 형성되고, 제2 일함수 조절 층들 중 다른 하나는 제2 장벽 층이 형성된 후에 형성된다.
본 개시의 다른 양상에 따르면, 제1 n형 전계 효과 트랜지스터(NFET), 제2 NFET, 제3 NFET, 제1 p형 FET(PFET), 제2 PFET 및 제3 PFET를 포함하는 반도체 디바이스를 제조하는 방법에서, 제1 NFET 영역, 제2 NFET 영역, 제3 NFET 영역, 제1 PFET 영역, 제2 PFET 영역 및 제3 PFET 영역 각각의 반도체 재료로 제조된 채널 영역 위에 게이트 유전체 층이 형성된다. 제1 장벽 층이 게이트 유전체 층 위에 형성되고, 알루미늄을 함유하는 n형 일함수 조절 층이 형성되고, 제1 차폐 층이 n형 일함수 조절 층 위에 형성되고, 제1 패터닝 동작에 의해, 제1 차폐 층 및 n형 일함수 조절 층이 제1, 제2 및 제3 PFET 영역들로부터 제거된다. 제2 장벽 층이 형성되고, 제1 p형 일함수 조절 층이 형성되고, 제2 패터닝 동작에 의해, 제1 p형 일함수 조절 층이 제1 및 제2 NFET 영역들 및 제1 및 제2 PFET 영역들로부터 제거된다. 제2 p형 일함수 조절 층이 형성되고, 제3 패터닝 동작에 의해, 제2 p형 일함수 조절 층이 제1 NFET 영역 및 제1 PFET 영역으로부터 제거되고, 접착제 층 및 금속 게이트 전극 층이 제1, 제2 및 제3 NFET 영역들 및 제1, 제2 및 제3 PFET 영역들에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, n형 일함수 조절 층이 제1 장벽 층 상에 형성되고, 제2 장벽 층이 제1, 제2 및 제3 NFET 영역들 내의 제1 차폐 층 상에 그리고 제1, 제2 및 제3 PFET 영역들 내의 제1 장벽 층 상에 형성되고, 제1 p형 일함수 조절 층이 제2 장벽 층 상에 형성되고, 제2 패터닝 동작 이후 제2 p형 일함수 조절 층이 제1 및 제2 NFET 영역들 및 제1 및 제2 PFET 영역들 내의 제2 장벽 층 상에 그리고 제3 NFET 영역 및 제3 PFET 영역 내의 제1 p형 일함수 조절 층 상에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 패터닝 동작이 제3 패터닝 동작 이전에 수행되고, 제3 패터닝 동작은 제1 패터닝 동작 이전에 수행되고, 제1 p형 일함수 조절 층이 제1 장벽 층 상에 형성되고, 제2 p형 일함수 조절 층이 제1 및 제2 NFET 영역들 및 제1 및 제2 PFET 영역들 내의 제1 장벽 층 상에 그리고 제3 NFET 영역 및 제3 PFET 영역 내의 제1 p형 일함수 조절 층 상에 형성되고, 제2 패터닝 동작 이후, 제2 장벽 층이 제3 패터닝 동작 이후 형성되고, n형 일함수 조절 층이 제2 장벽 층 상에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 패터닝 동작이 제1 패터닝 동작 이전에 수행되고, 제1 패터닝 동작은 제3 패터닝 동작 이전에 수행되고, 제1 p형 일함수 조절 층이 제1 장벽 층 상에 형성되고, n형 일함수 조절 층이 제1 및 제2 NFET 영역들 및 제1 및 제2 PFET 영역들 내의 제1 장벽 층 상에 그리고 제3 NFET 영역 및 제3 PFET 영역 내의 제1 p형 일함수 조절 층 상에 형성되고, 제2 패터닝 동작 이후, 제2 장벽 층이 제1 패터닝 동작 이후 형성되고, 제2 p형 일함수 조절 층이 제2 장벽 층 상에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, n형 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 퇴적 방법에 의해 형성된 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 퇴적 방법에 의해 형성된 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 n형 일함수 조절 층의 표면 영역이고 F를 함유하고, 제1 차폐 층은 불소 함유 재료로 n형 일함수 조절 층의 표면을 처리함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 n형 일함수 조절 층의 표면 영역이고 Ga, In, Zr, Mn 및 Sn 중 하나 이상을 함유하고, 제1 차폐 층은 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상의 이온들을 n형 일함수 조절 층의 표면 영역에 주입함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 차폐 층은 n형 일함수 조절 층의 형성 동안 Al 소스 재료를 감소시킴으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, n형 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 패터닝 동작 이후, 제1 차폐 층이 제거된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 장벽 층들은 TaN으로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 p형 일함수 조절 층들은 TiN으로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 n형 FET(NFET)의 임계 전압은 제2 n형 FET의 임계 전압보다 절대값이 더 작고, 제2 n형 FET의 임계 전압은 제3 n형 FET의 임계 전압보다 절대값이 더 작다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 p형 FET(PFET)의 임계 전압은 제2 p형 FET의 임계 전압보다 절대값이 더 작고, 제2 p형 FET의 임계 전압은 제1 p형 FET의 임계 전압보다 절대값이 더 작다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 제1 채널 영역 위에 배치된 제1 게이트 구조를 포함하는 제1 전계 효과 트랜지스터(FET), 및 제2 채널 영역 위에 배치된 제2 게이트 구조를 포함하는 제2 FET를 포함한다. 제1 FET는 n형 FET이고, 제2 FET는 p형 FET이다. 제1 게이트 구조는 게이트 유전체 층, 게이트 유전체 층 위의 제1 일함수 조절 층, 제1 일함수 조절 층 위의 제1 차폐 층, 제1 장벽 층 및 금속 게이트 전극 층을 포함한다. 제1 일함수 조절 층은 알루미늄을 포함한다. 제1 차폐 층은 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 게이트 구조는 제2 일함수 조절 층을 포함하고, n형 제1 FET 내의 제1 일함수 조절 층은 n형 제1 FET 및 p형 제2 FET의 금속 경계에 걸쳐, p형 제2 FET 내의 제2 일함수 조절 층과 직접 접촉하지 않는다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 게이트 구조는 제1 차폐 층 상에 제2 차폐 층을 더 포함하고, 제2 차폐 층은 제1 차폐 층과는 상이한 재료로 제조되고, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 게이트 구조는 제1 차폐 층 아래에 제3 차폐 층을 더 포함하고, 제3 차폐 층은 제1 차폐 층과는 상이한 재료로 제조되고, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제2 일함수 조절 층은 TaN, TiN, WN, TiC, WCN, MoN 및 Co로 이루어진 그룹으로부터 선택된 하나를 포함한다.
본 개시의 다른 양상에 따르면, 제1 n형 전계 효과 트랜지스터(NFET), 제2 NFET, 제3 NFET, 제1 p형 FET(PFET), 제2 PFET 및 제3 PFET를 포함하는 반도체 디바이스를 제조하는 방법에서, 제1 NFET 영역, 제2 NFET 영역, 제3 NFET 영역, 제1 PFET 영역, 제2 PFET 영역 및 제3 PFET 영역 각각의 반도체 재료로 제조된 채널 영역 위에 게이트 유전체 층이 형성된다. 제1 장벽 층이 게이트 유전체 층 위에 형성되고, 알루미늄을 함유하는 제1 n형 조절 층이 게이트 유전체 층 위에 형성되고, 제1 차폐 층이 제1 n형 일함수 조절 층 위에 형성되고, 제1 패터닝 동작에 의해, 제1 차폐 층 및 제1 n형 일함수 조절 층이 제3 NFET 영역 및 제1, 제2 및 제3 PFET 영역들로부터 제거된다. 알루미늄을 함유하는 제2 n형 조절 층이 게이트 유전체 층 위에 형성되고, 제2 차폐 층이 제2 n형 일함수 조절 층 위에 형성되고, 제2 패터닝 동작에 의해, 제2 차폐 층 및 제2 n형 일함수 조절 층이 제2 및 제3 PFET 영역들로부터 제거된다. 제2 장벽 층이 제1, 제2 및 제3 NFET 영역들 및 제1 PFET 영역 내의 제2 차폐 층 위에 그리고 제2 및 제3 PFET 영역들 내의 제1 장벽 층 위에 형성되고, p형 일함수 조절 층이 제2 장벽 층 위에 형성되고, 제3 패터닝 동작에 의해, p형 일함수 조절 층이 제1 및 제3 NFET 영역들 및 제2 PFET 영역들로부터 제거된다. 금속 게이트 전극 층이 제1, 제2 및 제3 NFET 영역들 및 제1, 제2 및 제3 PFET 영역들에 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 n형 일함수 조절 층들 각각은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 퇴적 방법에 의해 형성된 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 퇴적 방법에 의해 형성된 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 각각 제1 및 제2 n형 일함수 조절 층의 표면 영역이고 F를 함유하고, 제1 및 제2 차폐 층들 각각은 각각 불소 함유 재료로 제1 및 제2 n형 일함수 조절 층들의 표면을 처리함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 각각 제1 및 제2 n형 일함수 조절 층들의 표면 영역이고 Ga, In, Zr, Mn 및 Sn 중 하나 이상을 함유하고, 제1 및 제2 차폐 층들 각각은 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상의 이온들을 제1 및 제2 n형 일함수 조절 층들의 표면 영역에 각각 주입함으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 차폐 층들 각각은 n형 일함수 조절 층의 형성 동안 Al 소스 재료를 감소시킴으로써 형성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 및 제2 n형 일함수 조절 층들의 알루미늄 함량은 67 원자% 내지 86 원자%이고, 제1 및 제2 차폐 층들의 알루미늄 함량은 30 원자% 내지 55 원자%이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, n형 WF 조절 층/층들은 2.5 내지 4.4 범위의 낮은 일함수를 갖고 그리고/또는 낮은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, p형 WFM 조절 층/층들은 4.3 내지 5.8 범위의 높은 일함수를 갖고 그리고/또는 높은 전기음성도를 갖는 재료들로 구성된다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제1 n형 FET(NFET)의 임계 전압은 제2 n형 FET의 임계 전압보다 절대값이 더 작고, 제2 n형 FET의 임계 전압은 제3 n형 FET의 임계 전압보다 절대값이 더 작다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, 제3 p형 FET(PFET)의 임계 전압은 제2 p형 FET의 임계 전압보다 절대값이 더 작고, 제2 p형 FET의 임계 전압은 제1 p형 FET의 임계 전압보다 절대값이 더 작다. 본 개시의 다른 양상에 따르면, 상이한 임계 전압들을 갖는 n형 FET들 및 상이한 임계 전압들을 갖는 p형 FET들을 포함하는 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 형성되고, n형 FET들 및 p형 FET들 각각에 대해 하나 이상의 n형 일함수 조절 층들 및 하나 이상의 p형 일함수 조절 층들이 게이트 유전체 층 위에 형성되고, 금속 게이트 전극 층이 하나 이상의 일 조절 층들 위에 형성된다. 상이한 임계 전압들의 n형 FET들의 총 수는 N이고, 상이한 임계 전압들의 p형 FET들의 수는 M이다. n-일함수 조절 층 중 적어도 하나의 패터닝 동작이 수행되고, 또한 동시에 p-일함수 조절 층 중 적어도 하나의 패터닝 동작이 수행된다. 리소그래피 동작 및 에칭 동작의 세트를 각각 포함하는 패터닝 동작들의 수는 (N+M)/2와 동일하다. n-일함수 조절 층들의 수는 Y이고, 여기서 Y<N이고, p-일함수 조절 층들의 수는 X이고, 여기서 X< M-Y이며, n-일함수 조절 층들 및 p-일함수 조절 층들의 총 수는 (N+M)/2와 동일하다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, N은 3이고 M은 3이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, N은 3이고, M은 3이고, Y는 1이고, X는 2이다. 전술한 실시예 및 후술되는 실시예들 중 하나 이상에서, N은 3이고, M은 3이고, Y는 2이고, X는 1이다.
n-일함수 조절 층 중 적어도 하나의 패터닝 동작이 수행되고, 또한 동시에 p-일함수 조절 층 중 적어도 하나의 패터닝 동작이 수행된다. (즉, p-일함수 조절 층들의 패터닝과 함께 n-일함수 조절 층들 둘 모두의 동시적 패터닝이 수행된다). n-일함수 조절 층들의 수는 Y이고, 여기서 Y<N이고, p-일함수 조절 층들의 수는 X이고, 여기서 X< M-Y이며, n-일함수 조절 층들 및 p-일함수 조절 층들의 총 수는 (N+M)/2와 동일하다. n-일함수 조절 층의 일함수 값은 매우 낮고 그리고/또는 패터닝 공정들 이후 영향받지 않는다. 차폐 층은 n-일함수 조절 층을 보호하여, 최종 디바이스 내의 n-일함수 조절 층의 일함수 값은 패터닝 공정들을 겪은 후에도 여전히 약 2.2 내지 약 4.3 eV 범위로 매우 낮고, 이는 퇴적된 n-일함수 조절 층과 동일하고 그리고/또는 그보다 약간 낮다.
전술된 내용은 당업자들이 본 개시의 양상들을 더 양호하게 이해할 수 있도록 몇몇 실시예들 또는 예들의 특징들을 개략한다. 당업자들은 본원에서 소개된 실시예들 또는 예들의 동일한 목적들을 수행하고 그리고/또는 동일한 이점들을 달성하기 위해 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
채널 영역 위에 배치된 게이트 구조; 및
소스/드레인 영역
을 포함하고,
상기 게이트 구조는,
상기 채널 영역 위의 게이트 유전체 층;
상기 게이트 유전체 층 위의 제1 일함수 조절 층;
상기 제1 일함수 조절 층 위의 제1 차폐 층;
제1 장벽 층; 및
금속 게이트 전극 층을 포함하고,
상기 제1 일함수 조절 층은 알루미늄을 포함하고,
상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조되는, 반도체 디바이스.
3. 제2항에 있어서,
상기 제1 차폐 층은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
4. 제2항에 있어서,
상기 제1 차폐 층은 Si, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
5. 제2항에 있어서,
상기 제1 차폐 층은 Si, Ti, Ta, Cr, Mo 및 Co로 이루어진 그룹으로부터 선택된 적어도 하나의 탄화물로 제조되는, 반도체 디바이스.
6. 제2항에 있어서,
상기 제1 차폐 층은 Ti, Ta, Ni, W 및 Mo로 이루어진 그룹으로부터 선택된 적어도 하나의 실리사이드로 제조되는, 반도체 디바이스.
7. 제1항에 있어서,
상기 제1 일함수 조절 층의 알루미늄 함량은 67 원자% 내지 86 원자%이고,
상기 제1 차폐 층의 알루미늄 함량은 30 원자% 내지 55 원자%인, 반도체 디바이스.
8. 제1항에 있어서,
상기 제1 차폐 층은 제1 일함수 조절 층의 표면 층이고 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는, 반도체 디바이스.
9. 제1항에 있어서,
상기 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함하는, 반도체 디바이스.
10. 제1항에 있어서,
상기 제1 일함수 조절 층 아래에 또는 상기 제1 차폐 층 위에 배치된 제2 차폐 층을 더 포함하는, 반도체 디바이스.
11. 제1항에 있어서,
상기 제1 일함수 조절 층과는 상이한 재료로 제조된 제2 일함수 조절 층을 더 포함하는, 반도체 디바이스.
12. 제11항에 있어서,
상기 제1 일함수 조절 층과는 상이한 재료로 제조된 제3 일함수 조절 층을 더 포함하고,
상기 제1 일함수 조절 층은 상기 제2 일함수 조절 층과 상기 제3 일함수 조절 층 사이에 위치되는, 반도체 디바이스.
13. 제1항에 있어서,
알루미늄을 포함하고 상기 제1 차폐 층 위에 배치된 제2 일함수 조절 층; 및
상기 제2 일함수 조절 층 상에 배치된 제2 차폐 층을 더 포함하는, 반도체 디바이스.
14. 반도체 디바이스에 있어서,
제1 채널 영역 위에 배치된 제1 게이트 구조를 포함하는 제1 전계 효과 트랜지스터(FET); 및
제2 채널 영역 위에 배치된 제2 게이트 구조를 포함하는 제2 FET
를 포함하고,
상기 제1 FET는 n형 FET이고, 상기 제2 FET는 p형 FET이고,
상기 제1 게이트 구조는,
게이트 유전체 층;
상기 게이트 유전체 층 위의 제1 일함수 조절 층;
상기 제1 일함수 조절 층 위의 제1 차폐 층;
제1 장벽 층; 및
금속 게이트 전극 층을 포함하고,
상기 제1 일함수 조절 층은 알루미늄을 포함하고,
상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
15. 제14항에 있어서,
상기 제2 게이트 구조는 제2 일함수 조절 층을 포함하고,
상기 n형 제1 FET 내의 상기 제1 일함수 조절 층은 상기 n형 제1 FET 및 상기 p형 제2 FET의 금속 경계에 걸쳐, 상기 p형 제2 FET 내의 상기 제2 일함수 조절 층과 직접 접촉하지 않는, 반도체 디바이스.
16. 제14항에 있어서,
상기 제1 게이트 구조는 상기 제1 차폐 층 상에 제2 차폐 층을 더 포함하고,
상기 제2 차폐 층은 상기 제1 차폐 층과는 상이한 재료로 제조되고, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
17. 제16항에 있어서,
상기 제1 게이트 구조는 상기 제1 차폐 층 아래에 제3 차폐 층을 더 포함하고,
상기 제3 차폐 층은 상기 제1 차폐 층과는 상이한 재료로 제조되고, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
18. 제15항에 있어서,
상기 제2 일함수 조절 층은 TaN, TiN, WN, TiC, WCN, MoN 및 Co로 이루어진 그룹으로부터 선택된 하나를 포함하는, 반도체 디바이스.
19. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 재료로 제조된 채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제1 일함수 조절 층을 형성하는 단계;
상기 제1 일함수 조절 층 위에 제1 차폐 층을 형성하는 단계;
상기 제1 차폐 층 위에 금속 게이트 전극 층을 형성하는 단계
를 포함하고,
상기 제1 일함수 조절 층은 알루미늄을 포함하고,
상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스를 제조하는 방법.
20. 제19항에 있어서,
상기 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조되는, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    채널 영역 위에 배치된 게이트 구조; 및
    소스/드레인 영역
    을 포함하고,
    상기 게이트 구조는,
    상기 채널 영역 위의 게이트 유전체 층;
    상기 게이트 유전체 층 위의 제1 일함수 조절 층;
    상기 제1 일함수 조절 층 위의 제1 차폐 층;
    상기 제1 차폐 층 위의 제1 장벽 층; 및
    금속 게이트 전극 층을 포함하고,
    상기 제1 일함수 조절 층은 알루미늄을 포함하고,
    상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 일함수 조절 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 제조되는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 차폐 층은 제1 일함수 조절 층의 표면 층이고 F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 금속 게이트 전극 층은 접착제 층 및 본체 금속 층을 포함하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 일함수 조절 층 아래에 또는 상기 제1 차폐 층 위에 배치된 제2 차폐 층을 더 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 일함수 조절 층과는 상이한 재료로 제조된 제2 일함수 조절 층을 더 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 일함수 조절 층과는 상이한 재료로 제조된 제3 일함수 조절 층을 더 포함하고,
    상기 제1 일함수 조절 층은 상기 제2 일함수 조절 층과 상기 제3 일함수 조절 층 사이에 위치되는, 반도체 디바이스.
  8. 제1항에 있어서,
    알루미늄을 포함하고 상기 제1 차폐 층 위에 배치된 제2 일함수 조절 층; 및
    상기 제2 일함수 조절 층 상에 배치된 제2 차폐 층을 더 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 채널 영역 위에 배치된 제1 게이트 구조를 포함하는 제1 전계 효과 트랜지스터(FET); 및
    제2 채널 영역 위에 배치된 제2 게이트 구조를 포함하는 제2 FET
    를 포함하고,
    상기 제1 FET는 n형 FET이고, 상기 제2 FET는 p형 FET이고,
    상기 제1 게이트 구조는,
    게이트 유전체 층;
    상기 게이트 유전체 층 위의 제1 일함수 조절 층;
    상기 제1 일함수 조절 층 위의 제1 차폐 층;
    상기 제1 차폐 층 위의 제1 장벽 층; 및
    금속 게이트 전극 층을 포함하고,
    상기 제1 일함수 조절 층은 알루미늄을 포함하고,
    상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 재료로 제조된 채널 영역 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제1 일함수 조절 층을 형성하는 단계;
    상기 제1 일함수 조절 층 위에 제1 차폐 층을 형성하는 단계;
    상기 제1 차폐 층 위에 제1 장벽 층을 형성하는 단계;
    상기 제1 장벽 층 위에 금속 게이트 전극 층을 형성하는 단계
    를 포함하고,
    상기 제1 일함수 조절 층은 알루미늄을 포함하고,
    상기 제1 차폐 층은, 금속과, 금속 질화물과, 금속 탄화물과, 실리사이드와, F, Ga, In, Zr, Mn 및 Sn 중 하나 이상을 포함하는 층과, 그리고 상기 제1 일함수 조절 층보다 낮은 알루미늄 농도를 갖는 알루미늄 함유 층으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조되는, 반도체 디바이스를 제조하는 방법.
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