CN113314530A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在一种制造半导体器件的方法中，在由半导体材料制成的沟道区上方形成栅极介电层，在栅极介电层上方形成第一功函调整材料层，在第一功函调整材料层上方形成粘合增强层，在粘合增强层上形成包括抗反射有机材料层的掩模层，并且通过使用掩模层作为蚀刻掩模来对粘合增强层和第一功函调整材料层进行图案化。该粘合增强层对抗反射有机材料层的粘合强度高于对第一功函调整材料层的粘合强度。本申请的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路的按比例缩小的增加以及对集成电路的速度的日益苛刻的要求，晶体管需要在尺寸越来越小的情况下具有越来越大的驱动电流。因此，开发了三维场效应晶体管(FET)。三维(3D)FET包括位于衬底上方的垂直半导体纳米结构(诸如鳍、纳米线、纳米片等)。半导体纳米结构用于形成源极区和漏极区以及源极区与漏极区之间的沟道区。形成浅沟槽隔离(STI)区以限定半导体纳米结构。3D FET还包括栅极堆叠件，该栅极堆叠件形成在半导体鳍的侧壁和顶面上或纳米线、纳米片的所有侧上。由于3D FET具有三维沟道结构，因此对沟道进行离子注入工艺需要格外小心，以减少任何几何效应。随着集成电路的规模缩小的增加，附近器件之间的间隔减小，并且不同阈值电压器件接近在一起，从而由于各种工艺和/或结构问题而导致阈值电压偏移。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括布置在第一沟道区上方的第一栅极结构；以及第二场效应晶体管，具有不同于所述第一场效应晶体管的导电类型，并且包括布置在第二沟道区上方的第二栅极结构，其中：所述第一栅极结构包括：第一栅极介电层，在所述第一沟道区上方；第一功函调整材料层，在所述第一栅极介电层上方；粘合增强层，布置在所述第一功函调整材料层上方；以及第一金属栅电极层，所述第二栅极结构包括：第二栅极介电层，在所述第二沟道区上方；第二功函调整材料层，在所述第二栅极介电层上方；以及第二金属栅电极层，以及所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的氮，以及所述第二栅极结构不包括所述粘合增强层。
本申请的另一些实施例提供了一种半导体器件，包括：第一栅极介电层，布置在沟道区上方；第二栅极介电层，布置在所述第一栅极介电层上方；粘合增强层，布置在所述第二栅极介电层上方；一个或多个功函调整材料层，布置在所述粘合增强层上方；以及体栅电极层，布置在所述一个或多个功函调整材料层上方，其中：所述第二栅极介电层是La、Lu、Sc、Sr、Zr、Y、Dy、Eu或Y中的一种或多种的氧化物，并且所述粘合增强层包括TiNx、TiSiN、SiN、AlN或Al2O3中的一种或多种，其中，x为1.1至1.5。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在由半导体材料制成的沟道区上方形成栅极介电层；在所述栅极介电层上方形成第一功函调整材料层；在所述第一功函调整材料层上方形成粘合增强层；在所述粘合增强层上方形成掩模层，所述掩模层包括抗反射有机材料层；以及通过使用所述掩模层作为蚀刻掩模来对所述粘合增强层和所述第一功函调整材料层进行图案化，其中，所述粘合增强层对所述抗反射有机材料层的粘合强度高于对所述第一功函调整材料层的粘合强度，以及所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的氮。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出根据本发明的实施例的半导体器件的截面图，并且图1B示出该半导体器件的立体图。
图2A、图2B、图2C、图2D、图2E和图2F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出根据本发明的实施例的制造半导体器件的工艺流程。
图4A示出根据本发明的实施例的具有不同阈值电压的多个FET的栅极结构。图4B和图4C示出根据本发明的实施例的用于具有不同阈值电压的多个FET的各种功函调整材料层和高k栅极介电层。
图5A示出根据本发明的实施例的CMOS电路的平面图(布局)，图5B示出对应于图5A的区A1的截面图，并且图5C示出图5B的区B1的放大图。
图6A示出根据本发明的实施例的CMOS电路的平面图(布局)，图6B示出对应于图6A的区A1的截面图，并且图6C示出图6B的区B1的放大图。
图7示出根据本发明的实施例的制造半导体器件的工艺流程。
图8A、图8B、图8C、图8D、图8E和图8F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H和图10I示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图11示出根据本发明的实施例的制造半导体器件的工艺流程。
图12A、图12B、图12C、图12D、图12E和图12F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
具体实施方式
可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。在附图中，为了简化起见，可以省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意指“包含”或“由...组成”。此外，在后续制造工艺中，在所描述的操作之间可存在一个或多个附加操作，并且可以改变操作的顺序。在本发明中，除非另有说明，否则短语“A、B和C中的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和/或C)，并且不意指来自A的一个元素、来自B的一个元素和来自C的一个元素。在整个公开内容中，源极与漏极可互换使用，并且源极/漏极是指源极和漏极中的一个或两个。在以下实施例中，可以在其他实施例中采用如针对一个实施例(例如，一个或多个附图)所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
所公开的实施例涉及半导体器件，具体地涉及场效应晶体管(FET)的栅极结构及其制造方法。诸如本文公开的实施例通常不仅适用于平面FET，而且还适用于鳍式FET(FinFET)、双栅FET、全环栅FET、Ω栅FET或全环栅(GAA)FET(诸如横向全环栅FET或垂直全环栅FET)和/或纳米线晶体管、纳米片晶体管、纳米叉片晶体管、纳米板晶体管、或具有栅极结构中的一个或多个的功函调整材料(WFM)层的任何合适的器件。
随着技术规模缩小，半导体器件(例如，晶体管)被布置为更靠近彼此，并且邻近效应(对附近器件的损坏)倍受关注。在FET结构中，构建多个具有低Vt的Vt器件对于降低功耗和提高器件性能至关重要。金属栅膜的组分和厚度在限定器件功函方面起着至关重要的作用。通过调整布置在栅极介电层与体金属栅电极层(例如，W层)之间的一个或多个功函调整材料层(WFM)的材料和/或厚度，可以实现具有不同阈值电压的多个FET。此外，高k偶极层用于形成不同的Vt器件。在形成用于不同的Vt器件(以及用于不同的导电类型器件)的栅极结构时，执行各种图案化操作。在光刻操作中，底部抗反射层(BARC)与光刻胶层一起使用。然而，由有机材料制成的BARC层可能对诸如高k电介质或偶极层或功函调整材料层等下层具有低粘合强度。因此，在金属边界区处，用于蚀刻操作的湿化学物质可能渗透到BARC层与下层之间的界面中，并对下层造成损坏。此外，用于图案化和去除BARC层的等离子工艺也会对下层造成损坏。此外，在清洁工艺期间使用的湿化学物质或大气中的水分也会对高k偶极层和WFM层造成损坏。
本发明涉及在功函调整金属层和/或高k介电层上方使用粘合层来改善底部抗反射层的粘合性。
图1A示出根据本发明的实施例的半导体器件的截面图。
在一些实施例中，半导体器件包括布置在鳍结构20的沟道区上方的栅极堆叠件80。栅极堆叠件80包括界面层81、栅极介电层82、作为保护层的第一导电层83、作为第一阻挡层的第二导电层84、功函调整材料层或功函调整层(WFM层86)、胶层87和体栅电极层88，如图1A所示。在一些实施例中，鳍结构20设置在在衬底10上方并且从隔离绝缘层30突出。此外，栅侧壁间隔件46布置在栅极堆叠件80的相对侧面上，并且形成一个或多个介电层50以覆盖栅侧壁间隔件46。在一些实施例中，一块绝缘材料42布置在栅侧壁间隔件46与隔离绝缘层30之间。此外，如图1B所示，在凹进的鳍结构上方形成源/漏外延层60。尽管图1A示出两个鳍结构并且图1B示出三个鳍结构，但是鳍结构的数量不限于图1A和图1B所示的数量。
在一些实施例中，鳍结构(沟道区)由用于n型FET的Si制成，并且由用于p型FET的SiGe制成。在一些实施例中，SiGe的Ge浓度介于约20原子％至60原子％的范围内，并且在其他实施例中介于约30原子％至50原子％的范围内。在一些实施例中，n型FET的沟道区包括Ge，Ge的量小于p型FET的SiGe沟道。在其他实施例中，p型FET和n型FET的沟道区都由Si或化合物半导体制成。
在一些实施例中，第一导电层83包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度介于约0.3nm至约30nm的范围内，并且在其他实施例中介于约0.5nm至约25nm的范围内。在一些实施例中，第一导电层83是具有例如柱状晶粒的晶体。在一些实施例中，不形成第一导电层83。在一些实施例中，形成第一导电层83，然后在用湿蚀刻工艺进行退火操作之后将其去除。
在一些实施例中，第二导电层84包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TaN。在一些实施例中，第二导电层84的厚度介于约0.3nm至约30nm的范围内，并且在其他实施例中介于约0.5nm至约25nm的范围内。在一些实施例中，第二导电层84用作阻挡层或蚀刻停止层。在一些实施例中，第二导电层84比第一导电层83更薄。在一些实施例中，不形成第二导电层84。
在一些实施例中，WFM层86由诸如TiN、WN、WCN、Ru、W、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的单层或或这些材料中的两种或多层等导电材料制成。对于具有Si沟道的n型FET，使用诸如TiAl、TiAlC、TaAl和/或TaAlC等含铝层以及可选的在其下方形成的TaN、TiN、WN、TiC、WCN、MoN和/或Co中的一种或多种。对于具有SiGe沟道的p型FET，使用TaN、TiN、WN、TiC、WCN、MoN和/或Co中的一种或多种以及在其上方形成的TiAl、TiAlC、TaAl和TaAlC中的一种或多种。
在一些实施例中，胶层87由TiN、Ti和Co中的一种或多种制成。在一些实施例中，体栅电极层88包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。
如上所述，在一些实施例中，不形成第一导电层83和第二导电层84。在这种情况下，一个或多个WFM层直接形成在栅极介电层82上。
图2A至图3F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出根据本发明的实施例的制造半导体器件的工艺流程。可以认为，在顺序制造工艺中，可以在图2A至图3F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于所述方法的附加实施例，可以代替或消除下文描述的一些操作。操作/工艺的顺序可以互换。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度介于约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，其杂质浓度介于约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括诸如锗等另一种基本半导体；诸如锗；化合物半导体，包括诸如SiC和SiGe等IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP等III-V族化合物半导体；或其组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC等非晶衬底或诸如氧化硅等绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区。
在一些实施例中，用于p型FET的衬底10的一部分通过蚀刻而凹进，并且在凹槽上方形成SiGe层。图2A至图3F示出n-FET的情况，但是对于p型FET，大多数制造工艺基本相同。
鳍结构20可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来对鳍结构20进行图案化，所述光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻法来获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍结构20进行图案化。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻布置。然而，鳍结构的数量不限于两个。数量可以是一个、三个、四个或五个或更多。另外，可以与鳍结构20的两侧相邻地布置多个伪鳍结构中的一个，以提高图案化工艺中的图案保真度。鳍结构20的宽度在一些实施例中介于约5nm至约40nm的范围内，并且在某些实施例中介于约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中介于约100nm至约300nm的范围内，并且在其他实施例中介于约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中介于约5nm至约80nm的范围内，并且在其他实施例中介于约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是实例，并且可以改变以适合集成电路的不同规模。
在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层30，如图2B所示。
隔离绝缘层30包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积、介电材料而不是氧化硅。顾名思义，可流动介电材料可以在沉积期间“流动”，来以高高宽比填充间隙或空间。通常，将各种化学方法添加到含硅的前体以使沉积的膜流动。在一些实施例中，添加氢氮键。可流动电介质前体，特别是可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ与HSQ的混合物、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸四乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。这些、氧化硅材料是在多次操作工艺中形成的。在沉积可流动膜之后将其固化，然后进行退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由一层或多层旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或掺杂氟化物的硅酸盐玻璃(FSG)形成。
在鳍结构20上方形成隔离绝缘层30之后，执行平坦化操作以去除隔离绝缘层30和掩模层的一部分(例如，形成在焊盘上的焊盘氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，进一步去除隔离绝缘层30，以使得暴露将成为沟道层的鳍结构20的上部，如图2B所示。
在某些实施例中，例如通过将衬底浸入氢氟酸(HF)中，使用湿蚀刻工艺来执行隔离绝缘层30的部分去除。在另一实施例中，使用干蚀刻工艺执行部分去除隔离绝缘层30。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以执行热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，通过在诸如N2、Ar或He环境等惰性气体环境中在约900℃至约1050℃的温度下使用快速热退火(RTA)进行约1.5秒至约10秒来执行热工艺。
然后在部分鳍结构20上方形成伪栅极结构40，如图2C所示。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，然后执行图案化操作以便获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来执行多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括一层或多层氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，伪栅极介电层的厚度介于约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是掺杂有均匀或不均匀掺杂的多晶硅。在本实施例中，伪栅电极层44的宽度介于约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度介于约30nm至约50nm的范围内。另外，可以与伪栅极结构40的两侧相邻地布置多个伪栅极结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度介于约5nm至约40nm的范围内，并且在某些实施例中介于约7nm至约15nm的范围内。
此外，如图2C和图2D所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。图2D是在y-x平面上的截面。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。绝缘材料层以共形方式沉积，以使得其形成为在垂直表面(诸如伪栅极结构40的侧壁、水平表面和顶部)上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度介于约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其他合适的介电材料中的一种或多种。绝缘材料层可以通过ALD或CVD或任何其他合适的方法形成。接下来，通过各向异性蚀刻去除绝缘材料层的底部，从而形成栅侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两层至四层不同绝缘材料。在一些实施例中，伪栅极介电层42的一部分布置在侧壁间隔件46与隔离绝缘层30之间。在其他实施例中，伪栅极介电层42的任何部分未布置在侧壁间隔件46与隔离绝缘层30之间。
随后，在一些实施例中，使鳍结构20的未被伪栅极结构40覆盖的源极/漏极区蚀刻(凹进)以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层60(见图1B)。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP以及用于p型FinFET的掺杂有B的SiGe或Ge。在一些实施例中，第一外延层中的P(磷)的量介于约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度介于约5nm至20nm的范围内，并且在其他实施例中介于约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25原子％至约32原子％，并且在其他实施例中为约28原子％至约30原子％。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层的磷量，并且介于约1×1020原子/cm3至约2×1020原子/cm3的范围内。在此实施例中，第二外延层的厚度介于约20nm至40nm的范围内，或者在其他实施例中介于约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35原子％至约55原子％，在其他实施例中为约41原子％至约46原子％。在一些实施例中，第三外延层包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且介于约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20原子％，并且其他实施例中，Ge的量小于约1原子％至约18原子％。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层60。LPCVD工艺是在约400至850℃的温度和约1托至200托的压力下使用诸如SiH4、Si2H6或Si3H8等硅源气体；诸如GeH4或G2H6等锗源气体；诸如CH4或SiH3CH3等碳源气体和诸如PH3等磷源气体来执行的。
然后，如图2C和图2D所示，在S/D外延层60和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括诸如Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物等有机材料可以用于ILD层50。
在形成ILD层50之后，执行诸如CMP的平坦化操作，从而暴露伪栅电极层44的顶部，如图2C和图2D所示。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氧氮化硅层。
然后，去除伪栅电极层44和伪栅极介电层42，从而形成如图2E和图2F所示的栅极间隔47。图2F是在y-x平面上的截面。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液等湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子干蚀刻和/或湿蚀刻来去除伪栅极介电层42。
图3A示出在栅极间隔47中暴露鳍结构20的沟道区之后的结构。在图3A至图3F中，省略了侧壁间隔件46和ILD层50。
如图3B所示，在图3G的S301处，在鳍结构20上形成界面层81，并且在图3G的S303处在界面层81上形成栅极介电层82。在一些实施例中，通过使用化学氧化来形成界面层。在一些实施例中，界面层81包括氧化硅、氮化硅和氧化硅锗中的一种。在一些实施例中，当沟道由Si制成时，界面层是氧化硅层81N，而当沟道由SiGe制成时，界面层是硅锗氧化层81P(见图4A)。在一些实施例中，界面层81的厚度介于约0.6nm至约2nm的范围内。在一些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其他合适的高k电介质材料和/或其组合。栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD等高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度介于约1nm至约30nm的范围内。在一些实施例中，在栅极介电层82上形成如下所述的一个或多个高k偶极层。在一些实施例中，在形成偶极层之后执行退火操作。此外，在一些实施例中，进行清洁操作以去除在偶极层的图案化操作中产生的偶极层的残留物。
然后，如图3C所示，在图3G的S305处形成第一导电层83。在一些实施例中，第一导电层83可以通过CVD、ALD或任何合适的方法形成。在一些实施例中，第一导电层83由TiN或TiSiN制成。在一些实施例中，不形成第一导电层83。
在一些实施例中，在图3G的S307处，在形成第一导电层83之后在一些实施例中在600℃至约950℃的温度下进行第一退火操作约1nsec(尖峰退火，诸如激光退火和/或等温退火)至约360sec。第一退火可以帮助使栅极介电层82致密化并且将氮掺入栅极介电层82中。氮有助于钝化氧空位，减少泄漏并且提高器件可靠性。第一退火还可以帮助形成稳定的混合层，这有助于为后续将金属栅膜沉积到介电层上提供稳定的平台。当温度太高时，第一退火会导致在高k栅极介电层82中形成结晶和晶界，这影响界面层81的泄漏性能和再生长，从而降低器件速度。相反，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密化和/或氮化作用，并在后续金属栅极沉积工艺中引起器件的不稳定性/变化。在一些实施例中，当不形成第一导电层83时，在此阶段不执行退火操作。在一些实施例中，形成第一导电层83，然后执行退火操作，之后通过湿蚀刻工艺去除第一导电层83。
在一些实施例中，将包括界面层81、栅极介电层82和第一导电层83的堆叠结构于一些实施例中的约室温(25℃)至约550℃的温度下浸入含氟气体(例如，F2和/或NF3)中约4秒至约15分钟。接合氟有助于改善功函调整，降低PMOS器件的Vt，钝化栅极介电层82中的氧空位，减少泄漏并且减少栅极介电层中的悬空键。此后，在第一导电层83上方形成由例如晶体、多晶或非晶硅制成的覆盖层，并于在一些实施例中在约550℃至约1300℃的温度下执行第二退火操作约1nsec(尖峰退火，诸如激光退火)至360sec。在一些实施例中，退火温度为900℃至1100℃。在一些实施例中，这导致氟扩散到覆盖层、第一导电层83和栅极介电层82中。在第二退火操作之后，去除覆盖层。用硅覆盖层进行的第二退火还有助于提高栅极介电层82的质量。在相对较低的温度下形成诸如高k介电层等栅极介电层以避免结晶和晶界形成，同时在相对较高的温度下沉积金属栅极膜。因此，期望在金属栅极沉积之前使高k介电层更热稳定。在如上所述的温度范围内用覆盖层进行第二退火可以使高k介电层致密化并且使其热稳定，而在金属栅极沉积期间没有任何热氧化物反向。第二退火还有助于将氟从外层(例如，覆盖层)热扩散到第一导电层83、栅极介电层82和界面层81中。覆盖层用于保护栅极介电层82和第一导电层83免受不期望的氧化损坏并且使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终器件结构中不再需要覆盖层，并因此将其去除。
在其他实施例中，不执行伴随Si覆盖层的形成和第二退火操作的氟浸泡操作。
随后，在图3G的S309处形成第二导电层作为第一阻挡层84，然后在图3G的S311处形成一个或多个WFM层86。在图3G的S313，在功函调整层86上方形成包括胶层87和体金属层(栅电极层)88的金属栅层。
在一些实施例中，第二导电层84由TaN制成并且用作蚀刻停止阻挡层。在随后形成以形成多个Vt器件的p型和n型WFM层的图案化期间，阻挡层86用作湿蚀刻停止层。在一些实施例中，不形成第二导电层84。
功函调整材料(WFM)层86可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，可以为可使用不同金属层的n沟道FET和p沟道FET分别形成WFM层。可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层(体金属层)88和胶层87。当未形成第一导电层和第二导电层时，WFM层86直接形成在栅极介电层82上。在一些实施例中，形成并在退火操作S307之后去除第一导电层83，此后不形成第二导电层并且在栅极介电层82上直接形成WFM层86。
图4A示出根据本发明的实施例的具有不同阈值电压的FET的栅极结构的截面图。图4B和图4C示出根据本发明的实施例的用于具有不同阈值电压的多个FET的各种功函调整材料层。
在一些实施例中，半导体器件包括具有WFM层结构WF1的第一n型FET N1、具有WFM层结构WF2的第二n型FET N2、具有WFM层结构WF3的第三n型FET N3、具有WFM层结构WF3的第一p型FET P1、具有WFM层结构WF2的第二p型FET P2和具有WFM层结构WF1的第三p型FET P3。第一n型FET N1(超低压FET)的阈值电压的绝对值小于第二n型FET N2(低压FET)的阈值电压，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3(标准电压FET)的阈值电压。类似地，第一n型FET P1(超低压FET)的阈值电压的绝对值小于第二p型FET P2(低压FET)的阈值电压，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3(标准电压FET)的阈值电压。第一n型FET N1的绝对值中的阈值电压被设计为具有与第一p型FET P1的绝对值中的阈值电压相同的阈值电压，第二n型FET N2的绝对值中的阈值电压被设计为具有第二p型FET P2的绝对值中的相同的阈值电压，并且第三n型FET N3的绝对值中的阈值电压被设计为具有第三p型FET P3的绝对值中的相同的阈值电压。
在一些实施例中，WFM层结构WF1包括第一WFM层100，WFM层结构WF2包括更靠近栅极介电层82的第二WFM层89-2和第一WFM层100，并且第三WFM层结构WF3包括更靠近栅极介电层82的第三WFM层89-1、第二WFM层89-2和第一WFM层100，如图4A所示。
在图4B中，半导体器件包括三个不同的阈值电压电平。在其他实施例中，如图4C所示，对于n型FET和p型FET分别利用多于三个，例如八个不同阈值电压。在图4C中，不仅调整WFM层结构，而且调整栅极介电层82的配置HK1、HK2和HK3(例如，材料、厚度等)以获得期望的阈值电压。HK1、HK2、HK3由不同材料组成，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其他合适的高k电介质材料和/或其组合。在一些实施例中，HK1、HK2和HK3由具有不同浓度的稀土金属和/或III族掺杂剂(诸如La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr等)的高k电介质组成。在一些实施例中，HK3由HfOx组成，HK2由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，并且HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，使得HK1中的La(或Y、Lu、Sr、Sc、Dy)的量高于HK2。在一些实施例中，HK1由HfOx组成，HK2由HfAlOx(或HfZrOx、HfTiOx)组成，并且HK3由HfAlOx(或HfZrOx、HfTiOx)组成，使得HK3中的Al(或Zr、Ti)的量高于HK2。在一些实施例中，HK2由HfOx组成，HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，并且HK3由HfAlOx(或HfZrOx、HfTiOx)组成。在一些实施例中，HK1、HK2和HK3的厚度介于约0.6nm至约30nm的范围内。在一些实施例中，使用多于三个不同的高k介电膜。
在CMOS器件中，栅电极通常用于n型FET和p型FET(由其共享)，并因此选择具有基本相同的阈值电压的n型FET和p型FET。例如，具有超低压FET的CMOS器件包括第一n型FETN1和第一p型FET P1。图5A示出这种CMOS器件的平面图(布局)。
如图5A所示，栅电极80布置在一个或多个鳍结构20(沟道区)上方。在一些实施例中，n型FET NFET和p型FET PFET中的每一个包括两个鳍结构。在其他实施例中，每个FET的鳍结构的数量是一个或三个或更多个(例如，多达10个)。图5B示出对应于图5A的区A1的截面图，并且图5C示出图5B的区B1的放大图。在图5B和图5C中，省略了胶层87和体金属层88(以虚线示出)。
如上所述，n型FET NFET(例如，N1)具有带有第一WFM层100的WFM层结构WF1(仅)，并且p型FET(例如，P1)具有带有第二WFM层和第三WFM层(89-2和89-1，在图5B中统称为89)和第一WFM层100的WFM层结构WF3。因此，在n型FET NFET和p型FET PFET的边界MB中，不连续地形成第二和第三WFM层89。
类似地，在图6A至图6C中，具有阈值电压Vt3的CMOS器件包括具有WFM层结构WF2的n型FET和具有WFM层结构WF3的p型FET(参见图4C)。图6B示出对应于图6A的区A2的截面图，并且图6C示出图6B的区B2的放大图。在图6B和图6C中，省略了胶层87和体金属层88。
如图6A所示，栅电极80布置在一个或多个鳍结构20(沟道区)上方。如上所述，n型FET NFET具有带有第一WFM层100和第二WFM层89-2的WFM层结构WF2，并且p型FET具有带有第二WFM层和第三WFM层以及第一WFM层100的WFM层结构WF3。因此，在n型FET NFET和p型FETPFET的边界MB处，不连续地形成第三WFM层89-1。
在一些实施例中，鳍结构的顶部(沟道区)上和鳍结构的侧面上的栅极介电层82的厚度基本彼此相等(例如，差小于约0.2nm，或者厚度的变化为约0.5％至约5％)。在一些实施例中，鳍结构的顶部(沟道区)上和鳍结构的侧面上的栅极介电层82的组成基本彼此相等(例如，O/Hf比的变化为约0.5％至约5％)。在一些实施例中，鳍结构的顶部上和鳍结构的侧面上的导电层(例如，WFM层)的厚度基本彼此相等(例如，差小于约0.2nm，或者厚度的变化为约0.5％至约5％)。在一些实施例中，鳍结构的面对金属边界的一侧上与鳍结构的另一侧上的导电层(例如，WFM层)的厚度基本彼此相等(例如，差小于约0.2nm，或者厚度的变化为约0.5％至约5％)。在一些实施例中，鳍结构上的栅极介电层82的厚度与金属边界处的侧壁的厚度基本彼此相等(例如，差小于约0.3nm，或者厚度的变化为约0.5％至约7.5％)。在一些实施例中，鳍结构上的导电层(例如，WFM层)与金属边界处的侧壁的厚度基本彼此相等(例如，差小于约0.3nm，或者厚度的变化为约0.5％至约7.5％)。在一些实施例中，导电层(例如，WFM层)的表面粗糙度Ra大于0nm且小于0.8nm，并且栅极介电层的表面粗糙度大于0nm且小于约0.7nm。
在形成用于不同的Vt器件(以及用于不同的导电类型器件)的栅极结构时，执行各种图案化操作。在光刻操作中，底部抗反射层(BARC)与光刻胶层一起使用。
然而，由有机材料制成的BARC层可能对诸如偶极高k电介质或功函调整材料层等下层具有低粘合强度。因此，在金属边界处，用于蚀刻操作的湿化学物质可能穿透到BARC层与下层鳍之间的界面中，并对下层造成损坏。此外，用于图案化和去除BARC层的等离子工艺也会对下层和鳍结构造成损坏。此外，在清洁工艺期间使用的湿化学药品或大气中的水分还会对高k偶极层和WFM层造成损坏。在本发明中，如下所述，在BARC层下方采用粘合增强层。
图7示出根据本发明的实施例的半导体器件的制造的各个阶段的工艺流程，并且图8A至图8F示出其截面图。可以认为，在顺序制造工艺中，可以在图7和图8A至图8F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于所述方法的附加实施例，可以代替或消除下文描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用关于图1A至图8B的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。尽管图8A至图8F示出关于图7和图8A解释的WFM层100，但图8C、图8E和图8B所示的任何结构都可以用作WFM层100。
在图7的S701中，暴露鳍结构的沟道区以用于第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3。在一些实施例中，用于n型FET的沟道区由Si制成，并且用于p型FET的沟道区由SiGe制成。
在图7的S702处，使用化学氧化方法来在每个沟道区20上形成界面层81N和81P。在一些实施例中，当沟道由Si制成时，界面层是氧化硅层81N，而当沟道由SiGe制成时，界面层是硅锗氧化层81P。在图7的S703处，在界面层81N/81P上形成栅极介电层(例如，高k栅极介电层)82。在一些实施例中，在不同FET器件处形成不同的栅极介电层。在一些实施例中，在图7的S704处，在栅极介电层82上形成保护层83，随后在S705处进行退火操作，并且在图7的S706处，在保护层83上形成阻挡层84。在其他实施例中，不形成保护层和阻挡层。在其他实施例中，形成保护层，执行退火，并且随后去除保护层并且不形成阻挡层。
在图7的S707处，如图8A所示，在栅极介电层82上形成第三WFM层89-1。第三WFM层89-1包括通过例如CVD、ALD、PVD或任何其他合适的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些实施例中，第三WFM层89-1的厚度介于约0.5nm至约20nm的范围内，并且在其他实施例中介于约1nm至约10nm的范围内。
在图7的S708处，执行第一图案化操作以从用于第一n型FET N1、第二n型FET N2、第二p型FET P2和第三p型FET P3的区去除第三WFM层89-1。在一些实施例中，在第三WFM层89-1上形成由有机材料制成的底部抗反射涂层(BARC)层200，并且在底部抗反射涂层200上形成光刻胶层205，如图8A所示。通过使用一个或多个光刻操作，对光刻胶层205进行图案化，以在用于第一和第二n型FET以及第二和第三p型FET的区处暴露底部抗反射涂层200。然后，通过一个或多个等离子蚀刻操作去除暴露的底部抗反射涂层200，以在第一和第二n型FET以及第二和第三p型FET的区处暴露第三WFM层89-1，如图8A所示。等离子蚀刻操作利用包括N2和H2的气体，包括O2/Cl2的气体和/或O2气体。在一些实施例中，不使用底部抗反射层，并且在第三WFM层89-1上形成由有机材料制成的光刻胶层。
随后，通过适当的蚀刻操作去除第一和第二n型FET以及第二和第三p型FET中的第三WFM层89-1，如图8B所示。在一些实施例中，蚀刻操作包括湿蚀刻操作。蚀刻溶液(蚀刻剂)包括HCl和H2O2的水溶液、NH4OH与H2O2的组合的水溶液、HCl、NH4OH与H2O2的组合的水溶液、HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。
在图7的S709处，在用于第一和第二n型FET以及第二和第三p型FET的区中的栅极介电层82上以及用于第三n型FET和第一p型FET的区中的第三WFM层89-1上形成第二WFM层89-2，如图8C所示。第二WFM层89-2包括通过例如CVD、ALD、PVD或任何其他合适的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些实施例中，第二WFM层89-2的厚度介于约0.5nm至约20nm的范围内，并且在其他实施例中介于约1nm至约10nm的范围内。在一些实施例中，第二与第三WFM层由相同的材料制成。
在图7的S710处，执行第二图案化操作以从用于第一n型FET N1和第三p型FET P3的区去除第二WFM层89-2。第二图案化操作与第一图案化操作基本相同或相似。图8D示出从第一n型FET N1和第三p型FET P3的区去除第二WFM层89-2之后的结构。
在图7的S711处，在用于第一n型FET和第三p型FET的区中的栅极介电层82上以及在用于第二和第三n型FET以及第一和第二p型FET的区中的第二WFM层89-2上形成第一WFM层100，如图8E所示。在一些实施例中，通过例如ALD形成第一WFM层100。在一些实施例中，第一WFM层100的厚度介于约0.6nm至约40nm的范围内，并且在其他实施例中介于约1nm至约20nm的范围内。在一些实施例中，第一WFM层100的厚度大于第二和第三WFM层中的每一个。
在图7的S712处，在第一WFM层100上形成保护层110。在一些实施例中，保护层110包括一个或多个金属氮化物层，诸如TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN。在其他实施例中，不形成保护层。
在图7的S713处，形成胶层87，然后在图7的S714处形成体栅极金属层88，如图8F所示。在一些实施例中，胶层87由TiN、Ti和/或Co制成。在一些实施例中，体金属层88由W、Al、Co或任何其他合适的金属材料制成。
如图8A至图8F所示，底部抗反射涂层(BARC)层200用于对诸如WFM层等下层进行图案化。在一些实施例中，BARC层200由有机材料制成，并且对用作第二WFM层89-1和第三WFM层89-2的诸如TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN或Ru等金属氮化物层具有低粘合强度。此外，BARC层200对用作第一WFM层100的TiAl、TiAlC、TaAl和TaAlC具有低粘合强度。根据本发明的实施例，在BARC层200下方使用粘合增强层。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。可以认为，在顺序制造工艺中，可以在图9A至图9H所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于所述方法的附加实施例，可以代替或消除下文描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用关于图1A至图8F的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在图9A至图9H中，跨金属边界MB连续设置区A和区B，并且通过后续的制造操作在n型区和p型区上方连续形成公共栅电极。在一些实施例中，区A用于一个或多个n型FET，并且区B用于一个或多个p型FET。在一些实施例中，区A用于一个或多个p型FET，并且区B用于一个或多个n型FET。
如图9A所示，在在栅极介电层82上方形成WFM层89之后，在区A和区B两者中形成粘合增强层500。在一些实施例中，粘合增强层500比WFM层89对BARC层具有更高的粘合强度。在一些实施例中，粘合增强层500是比WFM层89具有更高氮浓度的富氮层。在一些实施例中，WFM层89是无氮的(不包含氮)或以小于约50原子％的量包含氮。在一些实施例中，粘合增强层500包含介于50原子％至80原子％的范围内的氮，并且在其他实施例中，粘合增强层500包含介于55原子％至75原子％的范围内的氮。粘合增强层500包括以下各项中的一种或多种：TiNx(其中x为约1.1至1.5)、TiSiN、氮化硅(SiN)、AlN、氧化铝(AlOx或Al2O3)、氧化钴(CoOx)或氧化钛(TiOx或TiO2)。在一些实施例中，TiNx层包括约22原子％至约35原子％的量的Ti和约24原子％至约51原子％的量的N(其余为C和/或O)。在一些实施例中，粘合增强层500的厚度介于约0.2nm至约2nm的范围内，并且在其他实施例中介于约0.3nm至约1.5nm的范围内。如果厚度超过此范围，则粘合增强层500会影响功函，并且如果厚度小于此范围，则粘合性增强可能不足。在一些实施例中，粘合增强层500包括Al2O3与AlN层的组合。在一些实施例中，粘合增强层500包括Al2O3与TiN层的组合。在一些实施例中，粘合增强层500包括HMDS、基于Ti底漆或Si基有机化合物(例如，基于二苯基硅烷二醇的化合物)。当将Si基有机材料用作粘合增强层500时，随后去除粘合增强层500，但在一些实施例中，一些硅以大于约0.5原子％至小于约11原子％的量保留在WFM层上，并且碳还以大于约0.1％至小于约1.5％的量保留。
在一些实施例中，粘合增强层500通过CVD、ALD或任何其他合适的膜形成方法形成。在其他实施例中，通过氮化下层(WFM层89)形成粘合增强层500。在一些实施例中，N2和/或NH3用作氮气源气体。在一些实施例中，使用等离子。当通过下层的氮化形成粘合增强层500时，粘合增强层500比下层(WFM层89)具有更高的氮浓度。
然后，如图9B所示，区A和区B两者中的粘合增强层上方形成BARC层200和光刻胶层205。在一些实施例中，BARC层200的厚度介于约50nm至约2000nm的范围内，并且在其他实施例中介于约100nm至约200nm的范围内。
接下来，通过使用一个或多个光刻操作，对光刻胶层205图案化并从区A去除，如图9C所示。此外，通过使用一个或多个蚀刻操作(例如，干蚀刻)，通过将图案化光刻胶层205蚀刻掩模来对BARC层200进行图案化并从区A去除，如图9D所示。
然后，如图9E所示，从区A蚀刻粘合增强层500和WFM层89。在一些实施例中，使用湿蚀刻从区A去除粘合增强层500和WFM层89。粘合层500提高了WFM层89和BARC层200之间的粘合强度，在区B处防止了BARC层从跨越区A与区B之间的金属边界经由BARC层下方的界面穿透进入区B，并且还抑制在区B处的BARC层200下方的蚀刻。随后，从区B去除光刻胶层205和BARC层200。在一些实施例中，执行等离子灰化操作以从区B去除BARC层200，并且执行使用水、HF、HCl和NH4OH中的一种或多种的混合物的湿灰清洁以去除BARC残留物。由于粘合增强层500在区B处覆盖WFM层89，因此防止了WFM层从鳍结构的顶部损失。由于良好的结合，BARC层200可以在复杂结构上具有共形沉积，因此在等离子蚀刻和灰化工艺期间有效地保护栅极介电层和鳍结构。应当注意，在不存在粘合增强层500的情况下，BARC层200与WFM层89之间的粘合在区B处可能不充分，并且湿化学药品(在从区A去除WFM层89期间使用)可能穿过此不良粘合的BARC-WFM层界面处的间隙穿过金属边界MB进入区B，并可能导致不必要的损坏或从区B蚀刻WFM层89。
随后，如图9G所示，在图9F的结构上方形成WFM层100。在一些实施例中，代替WFM层100，形成与WFM层89(89-1)具有相同或相似组分的另一个WFM层89(89-2)。
在其他实施例中，去除粘合增强层500，然后如图9H所示形成WFM层100。特别地，当粘合增强层500由绝缘材料(SiN、AlOx、CoOx或TiOx)制成时，去除粘合增强层500。
如图8A和图8B所示，粘合增强层500用于对WFM层89-1进行图案化，如图8C和图8D所示，粘合增强层500也用于对WFM层89-2进行图案化。此外，当对WFM层100进行图案化时，在WFM层100上方采用粘合增强层。
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H和图10I示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。可以认为，在顺序制造工艺中，可以在图10A至图10H所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于所述方法的附加实施例，可以代替或消除下文描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用关于图1A至图9H的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
如图10A所示，半导体器件包括例如用于具有不同阈值电压的FET的三个区R1、R2和R3。在一些实施例中，两个或三个FET由相同栅电极控制(例如，栅电极在两个或三个区上方延伸)，因此两个或三个区连续形成。在其他实施例中，区是分开形成的。
在一些实施例中，粘合增强层用于对高k栅极介电层进行图案化。在一些实施例中，栅极介电层包括具有基底高k介电层82和布置在基底高k介电层82上的一个或多个偶极高k介电层182、282的多个层。在一些实施例中，偶极高k介电层包括La2O3、Lu2O3、Sc2O3、SrO、ZrO2、Y2O3、DyOx、EuOx和Yb2O3中的一种。在一些实施例中，半导体器件包括具有高k介电层的FET、具有高k介电层和高k介电层上的偶极高k介电层的FET、以及具有高k介电层和高k介电层上的两个偶极高k介电层的FET。由此形成的这些FET提供不同的阈值电压。在一些实施例中，在退火操作之后，执行可选的湿蚀刻以部分或完全去除182和282层。在一些实施例中，在退火操作之后，不执行湿蚀刻操作，并且将182和282层保持在最终FET器件的栅极堆叠件中。
在一些实施例中，如图10A所示，在高k介电层82上方形成第一高k偶极层182，并且在第一偶极高k介电层182上方形成粘合增强层510。在一些实施例中，粘合增强层比第一高k偶极层182对BARC层具有更高的粘合强度。在一些实施例中，粘合增强层510比第一高k偶极层182具有更高的氮浓度。
在一些实施例中，粘合增强层510包括TiNx(其中，x为约1.1至1.5)、TiSiN、SiN、AlN和Al2O3中的一种或多种。在一些实施例中，TiNx层包括约22原子％至约35原子％的量的Ti和约24原子％至约51原子％的量的N(其余为C和/或O)。在一些实施例中，粘合增强层510的厚度介于约0.2nm至约2nm的范围内，并且在其他实施例中介于约0.3nm至约1.5nm的范围内。在一些实施例中，粘合增强层510包括Al2O3与AlN层的组合。在一些实施例中，粘合增强层510包括Al2O3与TiN层的组合。
然后，如图10B所示，在粘合增强层上方形成BARC层202和光刻胶层207。在一些实施例中，BARC层202的厚度介于约50nm至约2000nm的范围内，并且在其他实施例中介于约100nm至约200nm的范围内。
接下来，通过使用一个或多个光刻操作，将对光刻胶层207进行图案化，如图10C所示。此外，通过使用一个或多个蚀刻操作(例如，干蚀刻)，通过将图案化光刻胶层205用作蚀刻掩模来对BARC层202进行图案化，如图10D所示。
然后，如图10E所示，从区R1和R2蚀刻粘合增强层510和第一偶极高k介电层182。在一些实施例中，湿蚀刻用于从区R1和R2去除粘合增强层510和第一偶极高k介电层182。由于粘合层510提高第一偶极高k介电层182与BARC层202之间的粘合强度，所以在区R3和R2之间或区R3和R1之间的金属边界处的防止BARC层的剥离，并且还抑制了区R3处的BARC层202下方的蚀刻。应当注意，在不存在粘合增强层510的情况下，BARC层202与第一偶极高k介电层182之间粘合在区R3处可能不充分，并且湿化学药品(在从区R1和R2去除高k介电层182期间使用)可能穿过此不良粘合的BARC-第一偶极高k介电层界面处的间隙穿过金属边界进入区R3和并可能导致不必要的损坏或从区R3蚀刻第一偶极高k介电层182。随后，从区R3去除光刻胶层207和BARC层202。在一些实施例中，执行等离子灰化操作，并且随后执行湿灰清洁操作以从区R3去除BARC残留物。由于在区R3处，粘合增强层510覆盖第一偶极高k介电层182，因此防止了大气水分、灰化工艺的等离子或鳍结构的顶部上的湿清洗工艺化学物质造成对区R3上的第一偶极高k介电层182的任何损坏或损失。应当注意，在没有粘合增强层510的情况下，偶极高k介电层182、282本质上是高度吸湿的，并因此在水基湿清洁期间(例如，在灰分清洁工艺期间)可能容易与水分和/或水反应。水分形成氢氧化物(例如，La(OH)3)，其具有比氧化物低得多的k值并因此降低FET器件的k值、速度和/或性能。
此外，在一些实施例中，如图10G所示，形成第二偶极高k介电层282。通过使用如图10B至图10F所示的相似技术，对第二偶极高k介电层282进行图案化，如图10H所示。在形成图10H所示的结构之后，形成一个或多个如上所述的功函调整材料层和体栅电极层。在一些实施例中，在400℃至约700℃之间的温度下执行退火操作约2秒至约100秒，以将偶极掺杂元素从偶极高k介电层182、282引入到基底高k介电层82中，以形成具有不同掺杂剂量的高k介电层821和822，如图10I所示。在一些实施例中，偶极掺杂元素包括La、Lu、Sc、Sr、Zr、Y、Dy、Eu和Yb中的一种或多种，其包含在偶极高k介电层182、282中。在一些实施例中，扩散层821和822形成在高k介电层82的一部分处，并且在其他实施例中，高k介电层82被完全转换为扩散层821和822。扩散到栅极介电层82中的偶极掺杂元素的量取决于偶极高k介电层的厚度和/或数量。在一些实施例中，比具有高k介电层和一个偶极高k介电层的FET以及具有高k介电层并且没有偶极高k介电层的FET，在高k介电层上具有高k介电层和两个偶极高k介电层的FET具有最高浓度的掺杂剂元素。在一些实施例中，在退火操作之后，执行可选的湿蚀刻以部分或完全去除偶极层182和282的残留物。在一些实施例中，不执行湿蚀刻操作，以使得偶极高k介电层182、282保持在FET器件的最终栅极结构中。
在一些实施例中，去除粘合增强层510，并且其他实施例中，不去除粘合增强层510，并且保留为栅极介电层的一部分。
图11示出根据本发明的实施例的制造半导体器件的工艺流程。图12A、图12B、图12C、图12D、图12E和图12F示出根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。可以认为，在顺序制造工艺中，可以在图12A至图12F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于所述方法的附加实施例，可以代替或消除下文描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用关于图1A至图10I的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在图12A至图12E中，提供了具有不同阈值电压(N1’、N2’和N3’)的三个n型FET和具有不同阈值电压(P1’、P2’和P3’)的三个p型FET。在图11的S1101处，类似于图7的S701，暴露鳍结构的沟道区以用于第一n型FET N1’、第二n型FET N2’、第三n型FET N3’、第一p型FETP1’、第二p型FET P2’和第三p型FET P3’。在一些实施例中，用于n型FET的沟道区由Si制成，并且用于p型FET的沟道区由SiGe制成。
在图11的S1102处，类似于图7的S702，使用化学氧化方法来在每个沟道区20上形成界面层81N和81P。在图11的S1103处，类似于图7的S703，在界面层81N/81P上形成栅极介电层(例如，高k栅极介电层)82。
在图11的S1104处，如图12A所示，在高k栅极介电层82上方形成第一高k偶极层182，并且在图11的S1105处，在第一偶极高k介电层182上方形成粘合增强层510。然后，如图12A所示，形成BARC层200和光刻胶层205并对其进行图案化，以在区N3’和P1’中留下图案化的光刻胶层205和BARC层200。
然后，如图12B所示，通过一个或多个蚀刻操作去除粘合增强层510和第一偶极层182。此外，从区N3’和P1’去除光刻胶层205、BARC层200和粘合增强层510。在一些实施例中，不从区N3’和P1’去除粘合增强层510。接下来，在图11的S1106处，如图12C所示，在区N1’、N2’、N3’、P1’、P2’和P3’中形成第二偶极层282。此外，通过使用一种或多种光刻和蚀刻操作，从区N1’和P3’去除第二偶极层282，如图12D所示。在一些实施例中，类似于关于图12A和图12B所解释的操作，在第二偶极层上形成粘合增强层并且在BARC与的光刻胶的双层。
然后，在图11的S1107处，如图12E所示执行退火操作。在一些实施例中，在介于约400℃至约700℃的范围内的温度下执行退火操作约2秒至约100秒，以将偶极掺杂元素从偶极高k介电层182、282引入到高k介电层82中，以形成具有不同掺杂剂量的高k介电层821和822，如图12E所示。在一些实施例中，偶极掺杂元素包括La、Lu、Sc、Sr、Zr、Y、Dy、Eu和Yb中的一种或多种，其包含在偶极高k介电层182、282中。在一些实施例中，扩散层821和822形成在高k介电层82的一部分处，并且在其他实施例中，高k介电层82被完全转换为扩散层821和822。扩散到栅极介电层82中的偶极掺杂元素的量取决于偶极高k介电层的厚度和/或数量。在一些实施例中，比具有高k介电层和一个偶极高k介电层的FET以及具有高k介电层并且没有偶极高k介电层的FET，在高k介电层上具有高k介电层和两个偶极高k介电层的FET具有最高浓度的掺杂剂元素。在一些实施例中，在退火操作之后，在图11的S1108处，执行可选的湿蚀刻以部分或完全去除偶极层182和282的残留物，如图12F所示。在一些实施例中，不执行湿蚀刻操作，以使得偶极高k介电层182、282保持在FET器件的最终栅极结构中。随后，在图11的S1109处，类似于关于图7至图9H所说明的操作，形成一个或多个WFM层。此外，可选地形成保护层，并且在图11的S1110处形成胶层，然后类似于图7的S712-S714，在图11的S1111处形成体栅极金属层88。
将认为，并非在本文中必须讨论所有优点，没有特定的优点对于所有实施例都是需要的，并且其他实施例可以提供不同的优点。
根据本申请的一个方面，一种半导体器件包括：第一场效应晶体管(FET)，包括布置在第一沟道区上方的第一栅极结构；以及第二FET，其导电类型不同于所述第一FET，并且包括布置在第二沟道区上方的第二栅极结构。所述第一栅极结构包括：第一栅极介电层，在所述第一沟道区上方；第一功函调整材料层，在所述第一栅极介电层上方；粘合增强层，布置在所述第一功函调整材料层上方；以及第一金属栅电极层。所述第二栅极结构包括：第二栅极介电层，在所述第二沟道区上方；第二功函调整材料层，在所述第二栅极介电层上方；以及第二金属栅电极层，并且所述第二栅极结构不包括所述粘合增强层。所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的量的氮。在前述和以下实施例中的一个或多个中，所述粘合增强层比所述第一功函调整材料层具有更高的氮浓度。在前述和以下实施例中的一个或多个中，所述粘合增强层包括TiNx、TiSiN或AlN中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，所述第一功函调整材料层包括WN、WCN、MoN和Ru中的一种或多种。在前述和以下实施例中的一个或多个中，所述第二功函调整材料层包括TaAl、TaAlC、TiAl和TiAlC中的一种或多种。在前述和以下实施例中的一个或多个中，所述粘合增强层的厚度介于0.2nm至2nm的范围内。在前述和以下实施例中的一个或多个中，所述第一栅极结构还包括第三功函调整材料层，所述第三功函调整材料层由与所述第二功函调整材料层相同的材料制成，并且布置在所述粘合增强层上方。在前述和以下实施例中的一个或多个中，所述第一沟道区的所述第一栅极介电层、所述第一功函调整材料层和所述粘合增强层中的每一个的厚度变化大于0.5％且小于5.0％。在前述和以下实施例中的一个或多个中，在整个所述第一FET中所述第一栅极结构中的所有层的厚度和组成是恒定的。
根据本发明的另一方面，一种半导体器件包括：第一栅极介电层，布置在沟道区上方；第二栅极介电层，布置在所述第一栅极介电层上方；粘合增强层，布置在所述第二栅极介电层上方；一个或多个功函调整材料层，布置在所述粘合增强层上方；以及体栅电极层，布置在所述一个或多个功函调整材料层上方。所述第二栅极介电层是La、Lu、Sc、Sr、Zr、Y、Dy、Eu或Y中的一种或多种的氧化物，并且所述粘合增强层包括TiNx、TiSiN、SiN、AlN和Al2O3中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，所述第一栅极介电层包括与所述第二栅极介电层不同的高k介电材料。在前述和以下实施例中的一个或多个中，所述一个或多个第一功函调整材料层包括WN、WCN、MoN和Ru中的一种或多种。在前述和以下实施例中的一个或多个中，所述一个或多个功函调整材料层包括TaAl、TaAlC、TiAl和TiAlC中的一种或多种。在前述和以下实施例中的一个或多个中，所述一个或多个功函调整材料层包括TiN、TiSiN、TaN和TaSiN中的一种或多种。在前述和以下实施例中的一个或多个中，所述粘合增强层的厚度介于0.3nm至1.5nm的范围内。在前述和以下实施例中的一个或多个中，半导体器件还包括：第三栅极介电层，所述第三栅极介电层布置在所述第二栅极介电层与所述一个或多个功函调整材料层之间。
根据本发明的另一方面，一种半导体器件包括布置在沟道区和源极/漏极区上方的栅极结构。所述栅极结构包括所述沟道区上方的栅极介电层、所述栅极介电层上方的一个或多个功函调整材料层以及所述一个或多个功函调整材料层上方的金属栅电极层。粘合增强层布置在相邻的第一功函调整材料层之间。在前述和以下实施例中的一个或多个中，所述粘合增强层比所述两个功函调整材料层中的更靠近所述栅极介电层布置的功函调整材料层具有更高的氮浓度。在前述和以下实施例中的一个或多个中，所述粘合增强层包括TiNx、TiSiN或AlN中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，所述功函调整材料层包括由WN、WCN、MoN和Ru中的一种或多种制成的第一层，并且所述粘合增强层布置在所述第一层上方。在前述和以下实施例中的一个或多个中，所述功函调整材料层包括TaAl、TaAlC、TiAl和TiAlC中的一种或多种制成的第一层，并且所述粘合增强层布置在所述第一层下方。在前述和以下实施例中的一个或多个中，所述粘合增强层的厚度介于0.2nm至2nm的范围内。
根据本发明的另一方面，在一种制造半导体器件的方法中，在由半导体材料制成的沟道区上方形成栅极介电层，在栅极介电层上方形成第一功函调整材料层，在第一功函调整材料层上方形成粘合增强层，在粘合增强层上形成包括抗反射有机材料层的掩模层，并且通过使用所述掩模层作为蚀刻掩模来对粘合增强层和第一功函调整材料层进行图案化。粘合增强层对抗反射有机材料层的粘合强度高于对第一功函调整材料层的粘合强度。在前述和以下实施例中的一个或多个中，所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的氮。在前述和以下实施例中的一个或多个中，所述粘合增强层的氮浓度高于所述第一功函调整材料层的氮浓度。在前述和以下实施例中的一个或多个中，所述粘合增强层包括TiNx、TiSiN或AlN中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，去除所述掩模层，并且在所述粘合增强层上方形成第二功函调整材料层。在前述和以下实施例中的一个或多个中，所述粘合增强层包括TiNx、TiSiN、SiN、AlN和Al2O3中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，除所述掩模层，并且去除所述粘合增强层，并且在所述第一功函调整材料层上方形成第二功函调整材料层。在前述和以下实施例中的一个或多个中，通过氮化所述第一功函调整材料层的表面区来形成所述粘合增强层。在前述和以下实施例中的一个或多个中，所述粘合增强层的厚度介于0.2nm至2nm的范围内。
根据本发明的另一方面，在一种制造半导体器件的方法中，在由半导体材料制成的沟道区上方形成第一栅极介电层，在所述第一栅极介电层上方形成第二栅极介电层，在所述第二栅极介电层上方形成粘合增强层，在所述粘合增强层上形成包括有机材料的掩模层，并且通过使用所述掩模层作为蚀刻掩模来对所述粘合增强层和所述第二栅极介电层进行图案化。所述粘合增强层包括TiNx、TiSiN、SiN、AlN或Al2O3中的一种或多种，其中，x为约1.1至1.5。在前述和以下实施例中的一个或多个中，所述第二栅极介电层包括La、Lu、Sc、Sr、Zr、Y、Dy、Eu和Y中的一种或多种的氧化物。在前述和以下实施例中的一个或多个中，去除所述掩模层，并且去除所述粘合增强层。在前述和以下实施例中的一个或多个中，在去除所述粘合增强层后，在所述第二栅极介电层上方形成第三栅极介电层。在前述和以下实施例中的一个或多个中，所述第二栅极介电层和所述第三栅极介电层分别包括La、Lu、Sc、Sr、Zr、Y、Dy、Eu和Y中的一种或多种的氧化物。在前述和以下实施例中的一个或多个中，去除所述掩模层，并且在所述粘合增强层上方形成第三栅极介电层。
根据本发明的另一方面，在一种制造半导体器件的方法中，在由半导体材料制成的沟道区上方形成第一层；在所述第一层上方形成粘合增强层；在所述粘合增强层上方形成由有机材料制成的底部抗反射层；在所述底部抗反射层上方形成光刻胶图案；通过将所述光刻胶图案用作蚀刻掩模来对所述底部抗反射层的一部分进行图案化；通过将所述图案化的底部抗反射层用作蚀刻掩模来对进行所述第一层的一部分图案化；去除所述光刻胶图案和所述图案化的底部抗反射层；以及在所述第一层上方形成第二层。在前述和以下实施例中的一个或多个中，所述粘合增强层比所述第一层具有更高的氮浓度。在前述和以下实施例中的一个或多个中，所述第一层是氧化物层。在前述和以下实施例中的一个或多个中，所述第一层是导电层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一场效应晶体管(FET)，包括布置在第一沟道区上方的第一栅极结构；以及
第二场效应晶体管，具有不同于所述第一场效应晶体管的导电类型，并且包括布置在第二沟道区上方的第二栅极结构，其中：
所述第一栅极结构包括：
第一栅极介电层，在所述第一沟道区上方；
第一功函调整材料层，在所述第一栅极介电层上方；
粘合增强层，布置在所述第一功函调整材料层上方；以及
第一金属栅电极层，
所述第二栅极结构包括：
第二栅极介电层，在所述第二沟道区上方；
第二功函调整材料层，在所述第二栅极介电层上方；以及
第二金属栅电极层，以及
所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的氮，以及
所述第二栅极结构不包括所述粘合增强层。
2.根据权利要求1所述的半导体器件，其中，所述粘合增强层比所述第一功函调整材料层具有更高的氮浓度。
3.根据权利要求1所述的半导体器件，其中，所述粘合增强层包括TiNx、TiSiN或AlN中的一种或多种，其中，x为1.1至1.5。
4.根据权利要求1所述的半导体器件，其中，所述第一功函调整材料层包括WN、WCN、MoN或Ru中的一种或多种。
5.根据权利要求1所述的半导体器件，其中，所述第二功函调整材料层包括TaAl、TaAlC、TiAl或TiAlC中的一种或多种。
6.根据权利要求1所述的半导体器件，其中，所述粘合增强层的厚度介于0.2nm至2nm的范围内。
7.根据权利要求1所述的半导体器件，其中，所述第一栅极结构还包括第三功函调整材料层，所述第三功函调整材料层由与所述第二功函调整材料层相同的材料制成，并且布置在所述粘合增强层上方。
8.根据权利要求1所述的半导体器件，其中，所述第一沟道区的所述第一栅极介电层、所述第一功函调整材料层和所述粘合增强层中的每一个的厚度变化大于0.5％且小于5.0％。
9.一种半导体器件，包括：
第一栅极介电层，布置在沟道区上方；
第二栅极介电层，布置在所述第一栅极介电层上方；
粘合增强层，布置在所述第二栅极介电层上方；
一个或多个功函调整材料层，布置在所述粘合增强层上方；以及
体栅电极层，布置在所述一个或多个功函调整材料层上方，其中：
所述第二栅极介电层是La、Lu、Sc、Sr、Zr、Y、Dy、Eu或Y中的一种或多种的氧化物，并且
所述粘合增强层包括TiNx、TiSiN、SiN、AlN或Al2O3中的一种或多种，其中，x为1.1至1.5。
10.一种制造半导体器件的方法，包括：
在由半导体材料制成的沟道区上方形成栅极介电层；
在所述栅极介电层上方形成第一功函调整材料层；
在所述第一功函调整材料层上方形成粘合增强层；
在所述粘合增强层上方形成掩模层，所述掩模层包括抗反射有机材料层；以及
通过使用所述掩模层作为蚀刻掩模来对所述粘合增强层和所述第一功函调整材料层进行图案化，
其中，所述粘合增强层对所述抗反射有机材料层的粘合强度高于对所述第一功函调整材料层的粘合强度，以及
所述第一功函调整材料层是无氮的或包含小于50原子％的量的氮，并且所述粘合增强层包含介于55原子％至75原子％的范围内的氮。
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